JP2000101434A - 乗算型ディジタル／アナログ変換回路 - Google Patents
乗算型ディジタル／アナログ変換回路Info
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- JP2000101434A JP2000101434A JP10265538A JP26553898A JP2000101434A JP 2000101434 A JP2000101434 A JP 2000101434A JP 10265538 A JP10265538 A JP 10265538A JP 26553898 A JP26553898 A JP 26553898A JP 2000101434 A JP2000101434 A JP 2000101434A
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Abstract
(57)【要約】
【課題】 縦列接続されてパイプライン型アナログ／デ
ィジタル変換器に使用される場合に、このパイプライン
型アナログ／ディジタル変換器の動作速度を向上させる
ことができる乗算型ディジタル／アナログ変換回路を提
供する。 【解決手段】 差動増幅器１の正転入力端にチャージ容
量素子Ｃ１が接続され、正転入力端とチャージ容量素子
Ｃ１との間には、チャージ容量素子Ｃ１の一端の接続相
手を正転入力端又は共通基準電位Ｖｃｏｍが入力される
共通基準電位端子に切換えるスイッチＳＷ３が接続され
ている。また、差動増幅器１の反転出力端に帰還抵抗Ｒ
ｆ１が接続され、チャージ容量素子Ｃ１の他端の接続相
手を帰還抵抗Ｒｆ１又は正転入力電位Ｖｉｎ+が入力さ
れる正転入力端子に切換えるスイッチＳＷ１が設けられ
ている。更に、帰還抵抗Ｒｆ１には、正転基準入力電位
Ｖｒ１+が入力される正転基準電位端子に接続された入
力抵抗ＲＩ１が接続されている。
ィジタル変換器に使用される場合に、このパイプライン
型アナログ／ディジタル変換器の動作速度を向上させる
ことができる乗算型ディジタル／アナログ変換回路を提
供する。 【解決手段】 差動増幅器１の正転入力端にチャージ容
量素子Ｃ１が接続され、正転入力端とチャージ容量素子
Ｃ１との間には、チャージ容量素子Ｃ１の一端の接続相
手を正転入力端又は共通基準電位Ｖｃｏｍが入力される
共通基準電位端子に切換えるスイッチＳＷ３が接続され
ている。また、差動増幅器１の反転出力端に帰還抵抗Ｒ
ｆ１が接続され、チャージ容量素子Ｃ１の他端の接続相
手を帰還抵抗Ｒｆ１又は正転入力電位Ｖｉｎ+が入力さ
れる正転入力端子に切換えるスイッチＳＷ１が設けられ
ている。更に、帰還抵抗Ｒｆ１には、正転基準入力電位
Ｖｒ１+が入力される正転基準電位端子に接続された入
力抵抗ＲＩ１が接続されている。
Description
【０００１】
【発明の属する技術分野】本発明はアナログ／ディジタ
ル変換器等に使用される乗算型ディジタル／アナログ変
換回路に関し、特に、動作の高速化を図った乗算型ディ
ジタル／アナログ変換回路に関する。
ル変換器等に使用される乗算型ディジタル／アナログ変
換回路に関し、特に、動作の高速化を図った乗算型ディ
ジタル／アナログ変換回路に関する。
【０００２】
【従来の技術】従来、ディジタル信号処理ＬＳＩへの集
積を目的としてＣＭＯＳ技術による高速動作が可能で低
消費電力のアナログ／ディジタル変換器（ＡＤＣ）の開
発が行われている。このようなアナログ／ディジタル変
換器を構成する回路の一つに、チャージ分配技術を使用
した乗算型ディジタル／アナログ変換回路（Multiplyin
g Digital-to-Analog Converter回路；以下、ＭＤＡＣ
回路という。）が組み込まれている。チャージ分配技術
を使用したＭＤＡＣ回路は、特に多段構成のアナログ／
ディジタル変換器に使用され、ＭＯＳトランジスタの高
入力インピーダンス及びスイッチ回路の実現容易性を利
用して精度よくアナログ演算及び信号の保持を行うこと
ができるという特徴を有する。
積を目的としてＣＭＯＳ技術による高速動作が可能で低
消費電力のアナログ／ディジタル変換器（ＡＤＣ）の開
発が行われている。このようなアナログ／ディジタル変
換器を構成する回路の一つに、チャージ分配技術を使用
した乗算型ディジタル／アナログ変換回路（Multiplyin
g Digital-to-Analog Converter回路；以下、ＭＤＡＣ
回路という。）が組み込まれている。チャージ分配技術
を使用したＭＤＡＣ回路は、特に多段構成のアナログ／
ディジタル変換器に使用され、ＭＯＳトランジスタの高
入力インピーダンス及びスイッチ回路の実現容易性を利
用して精度よくアナログ演算及び信号の保持を行うこと
ができるという特徴を有する。
【０００３】チャージ分配技術を使用したＭＤＡＣ回路
は、例えばStephen H.Lewis et al.,”A Pipelined 9-s
tage video-rate analog-to-digital converter”, IEE
E 1991 CICC、Won-Chul Song et al.,”A 10-b 20-Msam
ple/s Low-Power CMOS ADC”, IEEE Journal of SSC, v
ol.30, No.5, May 1995等に記載されている。これらの
文献に記載されているように、クロック制御されたスイ
ッチの切換えにより容量素子に蓄えられる電荷の分配が
行われ、ＭＤＡＣ回路は入力電位と基準電位との差電圧
を増幅する機能を有する。
は、例えばStephen H.Lewis et al.,”A Pipelined 9-s
tage video-rate analog-to-digital converter”, IEE
E 1991 CICC、Won-Chul Song et al.,”A 10-b 20-Msam
ple/s Low-Power CMOS ADC”, IEEE Journal of SSC, v
ol.30, No.5, May 1995等に記載されている。これらの
文献に記載されているように、クロック制御されたスイ
ッチの切換えにより容量素子に蓄えられる電荷の分配が
行われ、ＭＤＡＣ回路は入力電位と基準電位との差電圧
を増幅する機能を有する。
【０００４】また、このようなＭＤＡＣ回路はサンプリ
ング動作と増幅動作とをクロックにより切換えることが
できるため、縦列接続によりパイプライン型アナログ／
ディジタル変換器に内蔵されて使用される。図５は従来
のパイプライン型アナログ／ディジタル変換器を示すブ
ロック図である。
ング動作と増幅動作とをクロックにより切換えることが
できるため、縦列接続によりパイプライン型アナログ／
ディジタル変換器に内蔵されて使用される。図５は従来
のパイプライン型アナログ／ディジタル変換器を示すブ
ロック図である。
【０００５】パイプライン型アナログ／ディジタル変換
器には、入力された電圧Ｖｉｎを所定の時間保持しその
後増幅して出力するサンプルホールドアンプ（Ｓ／Ｈア
ンプ）２１が設けられており、このＳ／Ｈアンプ２１に
（ｎ−１）個のＭＤＡＣ回路ＭＤＡＣ１乃至ＭＤＡＣ
（ｎ−１）が縦列接続されている。また、アナログディ
ジタルサブコンバータＡＤＳＣ１乃至ＡＤＳＣｎがＳ／
Ｈアンプ２１及びＭＤＡＣ回路ＭＤＡＣ１乃至ＭＤＡＣ
（ｎ−１）の出力端に接続されている。更に、これらの
回路からＮビットの信号が送信されこれをディジタル補
正するディジタル補正回路２２が設けられている。そし
て、このディジタル補正回路２２から補正されたディジ
タル出力Ｄｏｕｔが出力される。
器には、入力された電圧Ｖｉｎを所定の時間保持しその
後増幅して出力するサンプルホールドアンプ（Ｓ／Ｈア
ンプ）２１が設けられており、このＳ／Ｈアンプ２１に
（ｎ−１）個のＭＤＡＣ回路ＭＤＡＣ１乃至ＭＤＡＣ
（ｎ−１）が縦列接続されている。また、アナログディ
ジタルサブコンバータＡＤＳＣ１乃至ＡＤＳＣｎがＳ／
Ｈアンプ２１及びＭＤＡＣ回路ＭＤＡＣ１乃至ＭＤＡＣ
（ｎ−１）の出力端に接続されている。更に、これらの
回路からＮビットの信号が送信されこれをディジタル補
正するディジタル補正回路２２が設けられている。そし
て、このディジタル補正回路２２から補正されたディジ
タル出力Ｄｏｕｔが出力される。
【０００６】このようなパイプライン型アナログ／ディ
ジタル変換器に使用される従来のＭＤＡＣ回路について
説明する。図６は１ビットで制御される従来のＭＤＡＣ
回路を示す回路図である。
ジタル変換器に使用される従来のＭＤＡＣ回路について
説明する。図６は１ビットで制御される従来のＭＤＡＣ
回路を示す回路図である。
【０００７】従来のＭＤＡＣ回路には、差動増幅器１１
が設けられており、その正転入力端にチャージ容量素子
Ｃ１１及びＣ１２が相互に並列に接続され、同様に反転
入力端にチャージ容量素子Ｃ１３及びＣ１４が接続され
ている。正転入力端とチャージ容量素子Ｃ１１及びＣ１
２との間には、クロック（図示せず）によりチャージ容
量素子Ｃ１１及びＣ１２の一端の接続相手を正転入力端
又は共通基準電位Ｖｃｏｍに切換えるように制御される
スイッチＳＷ１３が接続されている。同様に、反転入力
端とチャージ容量素子Ｃ１３及びＣ１４との間には、ス
イッチＳＷ１４が接続されている。
が設けられており、その正転入力端にチャージ容量素子
Ｃ１１及びＣ１２が相互に並列に接続され、同様に反転
入力端にチャージ容量素子Ｃ１３及びＣ１４が接続され
ている。正転入力端とチャージ容量素子Ｃ１１及びＣ１
２との間には、クロック（図示せず）によりチャージ容
量素子Ｃ１１及びＣ１２の一端の接続相手を正転入力端
又は共通基準電位Ｖｃｏｍに切換えるように制御される
スイッチＳＷ１３が接続されている。同様に、反転入力
端とチャージ容量素子Ｃ１３及びＣ１４との間には、ス
イッチＳＷ１４が接続されている。
【０００８】また、クロックによりチャージ容量素子Ｃ
１１の他端の接続相手を差動増幅器１１の反転出力端又
は正転入力電位Ｖｉｎ+に切換えるように制御されるス
イッチＳＷ１１が設けられ、チャージ容量素子Ｃ１２の
他端の接続相手を正転基準入力電位Ｖｒ１１+又は正転
入力電位Ｖｉｎ+に切換えるように制御されるスイッチ
ＳＷ１５が設けられている。同様に、チャージ容量素子
Ｃ１４の他端の接続相手を差動増幅器１１の正転出力端
又は反転入力電位Ｖｉｎ-に切換えるように制御される
スイッチＳＷ１２が設けられ、チャージ容量素子Ｃ１３
の他端の接続相手を反転基準入力電位Ｖｒ１１-又は反
転入力電位Ｖｉｎ-に切換えるように制御されるスイッ
チＳＷ１６が設けられている。
１１の他端の接続相手を差動増幅器１１の反転出力端又
は正転入力電位Ｖｉｎ+に切換えるように制御されるス
イッチＳＷ１１が設けられ、チャージ容量素子Ｃ１２の
他端の接続相手を正転基準入力電位Ｖｒ１１+又は正転
入力電位Ｖｉｎ+に切換えるように制御されるスイッチ
ＳＷ１５が設けられている。同様に、チャージ容量素子
Ｃ１４の他端の接続相手を差動増幅器１１の正転出力端
又は反転入力電位Ｖｉｎ-に切換えるように制御される
スイッチＳＷ１２が設けられ、チャージ容量素子Ｃ１３
の他端の接続相手を反転基準入力電位Ｖｒ１１-又は反
転入力電位Ｖｉｎ-に切換えるように制御されるスイッ
チＳＷ１６が設けられている。
【０００９】なお、チャージ容量素子Ｃ１１、Ｃ１２、
Ｃ１３及びＣ１４の容量はＣである。
Ｃ１３及びＣ１４の容量はＣである。
【００１０】次に、上述のように構成された従来のＭＤ
ＡＣ回路の動作について説明する。図７は従来のＭＤＡ
Ｃ回路の動作を示す図であって、（ａ）はサンプリング
時の接続状態を簡易的に示す回路図であり、（ｂ）は増
幅時の接続状態を簡易的に示す回路図である。
ＡＣ回路の動作について説明する。図７は従来のＭＤＡ
Ｃ回路の動作を示す図であって、（ａ）はサンプリング
時の接続状態を簡易的に示す回路図であり、（ｂ）は増
幅時の接続状態を簡易的に示す回路図である。
【００１１】サンプリング時には、図７（ａ）に示すよ
うに、スイッチＳＷ１１及びＳＷ１５は夫々チャージ容
量素子Ｃ１１及びＣ１２の接続相手を正転入力電位Ｖｉ
ｎ+に切換え、スイッチＳＷ１２及びＳＷ１６は夫々チ
ャージ容量素子Ｃ１４及びＣ１３の接続相手を反転入力
電位Ｖｉｎ-に切換え、スイッチＳＷ１３及びＳＷ１４
は夫々チャージ容量素子Ｃ１１及びＣ１２並びにチャー
ジ容量素子Ｃ１３及びＣ１４の接続相手を共通基準電位
Ｖｃｏｍに切換える。そして、入力電位と共通基準電位
との差電圧により、下記数式１で示される電荷Ｑ+がチ
ャージ容量素子Ｃ１１及びＣ１２に総量で充電され、数
式２で示される電荷Ｑ-がチャージ容量素子Ｃ１３及び
Ｃ１４に総量で充電される。
うに、スイッチＳＷ１１及びＳＷ１５は夫々チャージ容
量素子Ｃ１１及びＣ１２の接続相手を正転入力電位Ｖｉ
ｎ+に切換え、スイッチＳＷ１２及びＳＷ１６は夫々チ
ャージ容量素子Ｃ１４及びＣ１３の接続相手を反転入力
電位Ｖｉｎ-に切換え、スイッチＳＷ１３及びＳＷ１４
は夫々チャージ容量素子Ｃ１１及びＣ１２並びにチャー
ジ容量素子Ｃ１３及びＣ１４の接続相手を共通基準電位
Ｖｃｏｍに切換える。そして、入力電位と共通基準電位
との差電圧により、下記数式１で示される電荷Ｑ+がチ
ャージ容量素子Ｃ１１及びＣ１２に総量で充電され、数
式２で示される電荷Ｑ-がチャージ容量素子Ｃ１３及び
Ｃ１４に総量で充電される。
【００１２】
【数１】Ｑ+＝２Ｃ×（Ｖｉｎ+−Ｖｃｏｍ）
【００１３】
【数２】Ｑ-＝２Ｃ×（Ｖｉｎ-−Ｖｃｏｍ）
【００１４】一方、増幅時には、図７（ｂ）に示すよう
に、スイッチＳＷ１１はチャージ容量素子Ｃ１１の接続
相手を反転出力端に切換え、スイッチＳＷ１２はチャー
ジ容量素子Ｃ１４の接続相手を正転出力端に切換え、ス
イッチＳＷ１３及びＳＷ１４は夫々チャージ容量素子Ｃ
１１及びＣ１２並びにチャージ容量素子Ｃ１３及びＣ１
４の接続相手を差動増幅器１１に切換え、スイッチＳＷ
１５はチャージ容量素子Ｃ１２の接続相手を正転基準入
力電位Ｖｒ１１+に切替え、スイッチＳＷ１６はチャー
ジ容量素子Ｃ１３の接続相手を反転基準入力電位Ｖｒ１
１-に切替える。これにより、チャージ分配が行われ
る。このとき、数式１又は２で表される電荷Ｑ+及びＱ-
が共通基準電位が接続される容量と差動増幅器の帰還容
量とに保持及び分配されるため、差動増幅器１１の入力
電位をＶＩとすると、下記数式３及び４が成り立つ。
に、スイッチＳＷ１１はチャージ容量素子Ｃ１１の接続
相手を反転出力端に切換え、スイッチＳＷ１２はチャー
ジ容量素子Ｃ１４の接続相手を正転出力端に切換え、ス
イッチＳＷ１３及びＳＷ１４は夫々チャージ容量素子Ｃ
１１及びＣ１２並びにチャージ容量素子Ｃ１３及びＣ１
４の接続相手を差動増幅器１１に切換え、スイッチＳＷ
１５はチャージ容量素子Ｃ１２の接続相手を正転基準入
力電位Ｖｒ１１+に切替え、スイッチＳＷ１６はチャー
ジ容量素子Ｃ１３の接続相手を反転基準入力電位Ｖｒ１
１-に切替える。これにより、チャージ分配が行われ
る。このとき、数式１又は２で表される電荷Ｑ+及びＱ-
が共通基準電位が接続される容量と差動増幅器の帰還容
量とに保持及び分配されるため、差動増幅器１１の入力
電位をＶＩとすると、下記数式３及び４が成り立つ。
【００１５】
【数３】２Ｃ×（Ｖｉｎ+−Ｖｃｏｍ）＝Ｃ×（Ｖｒ+−
ＶＩ）＋Ｃ×（Ｖｏｕｔ-−ＶＩ）
ＶＩ）＋Ｃ×（Ｖｏｕｔ-−ＶＩ）
【００１６】
【数４】２Ｃ×（Ｖｉｎ-−Ｖｃｏｍ）＝Ｃ×（Ｖｒ-−
ＶＩ）＋Ｃ×（Ｖｏｕｔ+−ＶＩ）
ＶＩ）＋Ｃ×（Ｖｏｕｔ+−ＶＩ）
【００１７】従って、数式３及び４から、下記数式５が
導かれる。
導かれる。
【００１８】
【数５】Ｖｏｕｔ+−Ｖｏｕｔ-＝−（２×（Ｖｉｎ+−
Ｖｉｎ-）−（Ｖｒ１１+−Ｖｒ１１-））
Ｖｉｎ-）−（Ｖｒ１１+−Ｖｒ１１-））
【００１９】つまり、入力差動信号の２倍と差動基準電
位との差分が得られる。また、信号処理がすべて差分で
行われるので、同相ノイズに対して強い。
位との差分が得られる。また、信号処理がすべて差分で
行われるので、同相ノイズに対して強い。
【００２０】次に、２ビット又は３ビットで制御される
従来のＭＤＡＣ回路について説明する。図８は２ビット
で制御される従来のＭＤＡＣ回路を示す回路図である。
なお、図８に示す従来のＭＤＡＣ回路において、図６に
示す従来のＭＤＡＣ回路と同一の構成要素には、同一の
符号を付してその詳細な説明は省略する。
従来のＭＤＡＣ回路について説明する。図８は２ビット
で制御される従来のＭＤＡＣ回路を示す回路図である。
なお、図８に示す従来のＭＤＡＣ回路において、図６に
示す従来のＭＤＡＣ回路と同一の構成要素には、同一の
符号を付してその詳細な説明は省略する。
【００２１】２ビットで制御される従来のＭＤＡＣ回路
には、チャージ容量素子Ｃ１１及びＣ１２とスイッチＳ
Ｗ１３との接続点に接続されたチャージ容量素子Ｃ１５
及びチャージ容量素子Ｃ１３及びＣ１４とスイッチＳＷ
１４との接続点に接続されたチャージ容量素子Ｃ１６が
設けられている。更に、チャージ容量素子Ｃ１５の他端
の接続相手を正転基準入力電位Ｖｒ１２+又は正転入力
電位Ｖｉｎ+に切替えるように制御されるスイッチＳＷ
１７及びチャージ容量素子Ｃ１６の他端の接続相手を反
転基準入力電位Ｖｒ１２-又は反転入力電位Ｖｉｎ-に切
替えるように制御されるスイッチＳＷ１８が設けられて
いる。
には、チャージ容量素子Ｃ１１及びＣ１２とスイッチＳ
Ｗ１３との接続点に接続されたチャージ容量素子Ｃ１５
及びチャージ容量素子Ｃ１３及びＣ１４とスイッチＳＷ
１４との接続点に接続されたチャージ容量素子Ｃ１６が
設けられている。更に、チャージ容量素子Ｃ１５の他端
の接続相手を正転基準入力電位Ｖｒ１２+又は正転入力
電位Ｖｉｎ+に切替えるように制御されるスイッチＳＷ
１７及びチャージ容量素子Ｃ１６の他端の接続相手を反
転基準入力電位Ｖｒ１２-又は反転入力電位Ｖｉｎ-に切
替えるように制御されるスイッチＳＷ１８が設けられて
いる。
【００２２】なお、チャージ容量素子Ｃ１５及びＣ１６
の容量は２Ｃである。
の容量は２Ｃである。
【００２３】このように構成された従来のＭＤＡＣ回路
においては、下記数式６で示される出力が得られる。
においては、下記数式６で示される出力が得られる。
【００２４】
【数６】Ｖｏｕｔ+−Ｖｏｕｔ-＝−（２2×（Ｖｉｎ+−
Ｖｉｎ-）−２1×（Ｖｒ１２+−Ｖｒ１２-）−２0×
（Ｖｒ１１+−Ｖｒ１１-））
Ｖｉｎ-）−２1×（Ｖｒ１２+−Ｖｒ１２-）−２0×
（Ｖｒ１１+−Ｖｒ１１-））
【００２５】また、図９は３ビットで制御される従来の
ＭＤＡＣ回路を示す回路図である。なお、図９に示す従
来のＭＤＡＣ回路において、図８に示す従来のＭＤＡＣ
回路と同一の構成要素には、同一の符号を付してその詳
細な説明は省略する。
ＭＤＡＣ回路を示す回路図である。なお、図９に示す従
来のＭＤＡＣ回路において、図８に示す従来のＭＤＡＣ
回路と同一の構成要素には、同一の符号を付してその詳
細な説明は省略する。
【００２６】３ビットで制御される従来のＭＤＡＣ回路
には、チャージ容量素子Ｃ１１及びＣ１２とスイッチＳ
Ｗ１３との接続点に接続されたチャージ容量素子Ｃ１７
及びチャージ容量素子Ｃ１３及びＣ１４とスイッチＳＷ
１４との接続点に接続されたチャージ容量素子Ｃ１８が
設けられている。更に、チャージ容量素子Ｃ１７の他端
の接続相手を正転基準入力電位Ｖｒ１３+又は正転入力
電位Ｖｉｎ+に切替えるように制御されるスイッチＳＷ
１９及びチャージ容量素子Ｃ１８の他端の接続相手を反
転基準入力電位Ｖｒ１３-又は反転入力電位Ｖｉｎ-に切
替えるように制御されるスイッチＳＷ２０が設けられて
いる。
には、チャージ容量素子Ｃ１１及びＣ１２とスイッチＳ
Ｗ１３との接続点に接続されたチャージ容量素子Ｃ１７
及びチャージ容量素子Ｃ１３及びＣ１４とスイッチＳＷ
１４との接続点に接続されたチャージ容量素子Ｃ１８が
設けられている。更に、チャージ容量素子Ｃ１７の他端
の接続相手を正転基準入力電位Ｖｒ１３+又は正転入力
電位Ｖｉｎ+に切替えるように制御されるスイッチＳＷ
１９及びチャージ容量素子Ｃ１８の他端の接続相手を反
転基準入力電位Ｖｒ１３-又は反転入力電位Ｖｉｎ-に切
替えるように制御されるスイッチＳＷ２０が設けられて
いる。
【００２７】なお、チャージ容量素子Ｃ１７及びＣ１８
の容量は４Ｃである。
の容量は４Ｃである。
【００２８】このように構成された従来のＭＤＡＣにお
いては、下記数式７で示される出力が得られる。
いては、下記数式７で示される出力が得られる。
【００２９】
【数７】Ｖｏｕｔ+−Ｖｏｕｔ-＝−（２3×（Ｖｉｎ+−
Ｖｉｎ-）−２2×（Ｖｒ１３+−Ｖｒ１３-）−２1×
（Ｖｒ１２+−Ｖｒ１２-）−２0×（Ｖｒ１１+−Ｖｒ１
１-））
Ｖｉｎ-）−２2×（Ｖｒ１３+−Ｖｒ１３-）−２1×
（Ｖｒ１２+−Ｖｒ１２-）−２0×（Ｖｒ１１+−Ｖｒ１
１-））
【００３０】このように、ＭＤＡＣ回路をその制御をｎ
ビットで行うような構造とした場合、入力差動信号の２
n倍と２進重み付けした基準電圧との差分が得られる。
ビットで行うような構造とした場合、入力差動信号の２
n倍と２進重み付けした基準電圧との差分が得られる。
【００３１】
【発明が解決しようとする課題】しかしながら、従来の
ＭＤＡＣ回路においては、図８及び９に示すように、２
ビット、３ビットとビット数が１ビットずつ増大する
と、サンプリングに必要な総入力容量が４Ｃ、８Ｃと２
倍ずつ増加し、前段に接続される増幅器の負荷が極めて
大きくなる。このため、例えば図５に示すパイプライン
型アナログ／ディジタル変換器に使用される場合、前段
に接続される増幅器（Ｓ／Ｈアンプ又はＭＤＡＣ）の帯
域が大きく制限され、動作速度の向上が困難であるとい
う問題点がある。
ＭＤＡＣ回路においては、図８及び９に示すように、２
ビット、３ビットとビット数が１ビットずつ増大する
と、サンプリングに必要な総入力容量が４Ｃ、８Ｃと２
倍ずつ増加し、前段に接続される増幅器の負荷が極めて
大きくなる。このため、例えば図５に示すパイプライン
型アナログ／ディジタル変換器に使用される場合、前段
に接続される増幅器（Ｓ／Ｈアンプ又はＭＤＡＣ）の帯
域が大きく制限され、動作速度の向上が困難であるとい
う問題点がある。
【００３２】本発明はかかる問題点に鑑みてなされたも
のであって、縦列接続されてパイプライン型アナログ／
ディジタル変換器に使用される場合に、このパイプライ
ン型アナログ／ディジタル変換器の動作速度を向上させ
ることができる乗算型ディジタル／アナログ変換回路を
提供することを目的とする。
のであって、縦列接続されてパイプライン型アナログ／
ディジタル変換器に使用される場合に、このパイプライ
ン型アナログ／ディジタル変換器の動作速度を向上させ
ることができる乗算型ディジタル／アナログ変換回路を
提供することを目的とする。
【００３３】
【課題を解決するための手段】本発明に係る乗算型ディ
ジタル／アナログ変換回路は、正転入力電位が入力され
る正転入力端子と、反転入力電位が入力される反転入力
端子と、正転基準入力電位が入力されるｎ個の正転基準
電位端子（ｎは１又は２以上の整数）と、反転基準入力
電位が入力されるｎ個の反転基準電位端子と、前記正転
基準電位端子の夫々に１個ずつ接続されたｎ個の第１の
入力抵抗と、前記反転基準電位端子の夫々に１個ずつ接
続されたｎ個の第２の入力抵抗と、差動増幅器と、この
差動増幅器の反転出力端とｎ個の前記第１の入力抵抗と
の間に接続された第１の帰還抵抗と、前記差動増幅器の
正転出力端とｎ個の前記第２の入力抵抗との間に接続さ
れた第２の帰還抵抗と、第１の容量素子と、第２の容量
素子と、共通基準電位が入力される共通基準電位端子
と、前記第１の容量素子の一端を前記第１の入力抵抗と
前記第１の帰還抵抗との接続点又は前記正転入力端子に
切換えて接続させる第１のスイッチと、前記第２の容量
素子の一端を前記第２の入力抵抗と前記第２の帰還抵抗
との接続点又は前記反転入力端子に切換えて接続させる
第２のスイッチと、前記第１の容量素子の他端を前記差
動増幅器の正転入力端又は前記共通基準電位端子に切換
えて接続させる第３のスイッチと、前記第２の容量素子
の他端を前記差動増幅器の反転入力端又は前記共通基準
電位端子に切換えて接続させる第４のスイッチと、を有
することを特徴とする。
ジタル／アナログ変換回路は、正転入力電位が入力され
る正転入力端子と、反転入力電位が入力される反転入力
端子と、正転基準入力電位が入力されるｎ個の正転基準
電位端子（ｎは１又は２以上の整数）と、反転基準入力
電位が入力されるｎ個の反転基準電位端子と、前記正転
基準電位端子の夫々に１個ずつ接続されたｎ個の第１の
入力抵抗と、前記反転基準電位端子の夫々に１個ずつ接
続されたｎ個の第２の入力抵抗と、差動増幅器と、この
差動増幅器の反転出力端とｎ個の前記第１の入力抵抗と
の間に接続された第１の帰還抵抗と、前記差動増幅器の
正転出力端とｎ個の前記第２の入力抵抗との間に接続さ
れた第２の帰還抵抗と、第１の容量素子と、第２の容量
素子と、共通基準電位が入力される共通基準電位端子
と、前記第１の容量素子の一端を前記第１の入力抵抗と
前記第１の帰還抵抗との接続点又は前記正転入力端子に
切換えて接続させる第１のスイッチと、前記第２の容量
素子の一端を前記第２の入力抵抗と前記第２の帰還抵抗
との接続点又は前記反転入力端子に切換えて接続させる
第２のスイッチと、前記第１の容量素子の他端を前記差
動増幅器の正転入力端又は前記共通基準電位端子に切換
えて接続させる第３のスイッチと、前記第２の容量素子
の他端を前記差動増幅器の反転入力端又は前記共通基準
電位端子に切換えて接続させる第４のスイッチと、を有
することを特徴とする。
【００３４】本発明においては、制御のためのビット数
が増加した場合、第１及び第２の容量素子の容量を増加
させなくとも、適応することが可能である。従って、縦
列接続されてアナログ／ディジタル変換器に組み込まれ
る場合であっても、前段に接続される増幅器の帯域への
制限が緩和される。このため、このようなアナログ／デ
ィジタル変換器の高速動作が可能となる。
が増加した場合、第１及び第２の容量素子の容量を増加
させなくとも、適応することが可能である。従って、縦
列接続されてアナログ／ディジタル変換器に組み込まれ
る場合であっても、前段に接続される増幅器の帯域への
制限が緩和される。このため、このようなアナログ／デ
ィジタル変換器の高速動作が可能となる。
【００３５】なお、前記第１乃至第４のスイッチは、外
部に設けられたクロックにより制御されることができ
る。
部に設けられたクロックにより制御されることができ
る。
【００３６】また、前記第１の帰還抵抗は、ｎ個の前記
第１の入力抵抗のいずれかと同一の抵抗値を有し、前記
第２の帰還抵抗は、ｎ個の前記第２の入力抵抗のいずれ
かと同一の抵抗値を有することができる。
第１の入力抵抗のいずれかと同一の抵抗値を有し、前記
第２の帰還抵抗は、ｎ個の前記第２の入力抵抗のいずれ
かと同一の抵抗値を有することができる。
【００３７】更に、前記第１の帰還抵抗の抵抗値は、ｎ
個の前記第１の入力抵抗のいずれとも相違し、前記第２
の帰還抵抗の抵抗値は、ｎ個の前記第２の入力抵抗のい
ずれとも相違してもよい。
個の前記第１の入力抵抗のいずれとも相違し、前記第２
の帰還抵抗の抵抗値は、ｎ個の前記第２の入力抵抗のい
ずれとも相違してもよい。
【００３８】更にまた、前記第１の帰還抵抗と前記第２
の帰還抵抗とは、同一の抵抗値を有し、ｎ個の前記第１
の入力抵抗は、夫々ｎ個の前記第２の入力抵抗と同一の
抵抗値を有することができる。
の帰還抵抗とは、同一の抵抗値を有し、ｎ個の前記第１
の入力抵抗は、夫々ｎ個の前記第２の入力抵抗と同一の
抵抗値を有することができる。
【００３９】また、前記第１の容量素子と前記第２の容
量素子とは、同一の容量を有することができる。
量素子とは、同一の容量を有することができる。
【００４０】
【発明の実施の形態】以下、本発明の実施例に係る乗算
型ディジタル／アナログ変換回路について、添付の図面
を参照して具体的に説明する。第１の実施例は、１ビッ
トで制御されるＭＤＡＣ回路である。図１は本発明の第
１の実施例に係るＭＤＡＣ回路を示す回路図である。
型ディジタル／アナログ変換回路について、添付の図面
を参照して具体的に説明する。第１の実施例は、１ビッ
トで制御されるＭＤＡＣ回路である。図１は本発明の第
１の実施例に係るＭＤＡＣ回路を示す回路図である。
【００４１】本実施例には、差動増幅器１が設けられて
おり、その正転入力端にチャージ容量素子Ｃ１が接続さ
れ、反転入力端にチャージ容量素子Ｃ２が接続されてい
る。正転入力端とチャージ容量素子Ｃ１との間には、ク
ロック（図示せず）によりチャージ容量素子Ｃ１の一端
の接続相手を正転入力端又は共通基準電位Ｖｃｏｍが入
力される共通基準電位端子に切換えるように制御される
スイッチＳＷ３が接続されている。同様に、反転入力端
とチャージ容量素子Ｃ２との間には、クロックによりチ
ャージ容量素子Ｃ２の一端の接続相手を反転入力端又は
前記共通基準電位端子に切換えるように制御されるスイ
ッチＳＷ４が接続されている。
おり、その正転入力端にチャージ容量素子Ｃ１が接続さ
れ、反転入力端にチャージ容量素子Ｃ２が接続されてい
る。正転入力端とチャージ容量素子Ｃ１との間には、ク
ロック（図示せず）によりチャージ容量素子Ｃ１の一端
の接続相手を正転入力端又は共通基準電位Ｖｃｏｍが入
力される共通基準電位端子に切換えるように制御される
スイッチＳＷ３が接続されている。同様に、反転入力端
とチャージ容量素子Ｃ２との間には、クロックによりチ
ャージ容量素子Ｃ２の一端の接続相手を反転入力端又は
前記共通基準電位端子に切換えるように制御されるスイ
ッチＳＷ４が接続されている。
【００４２】また、差動増幅器１の反転出力端に帰還抵
抗Ｒｆ１が接続され、正転出力端に帰還抵抗Ｒｆ２が接
続されている。そして、クロックによりチャージ容量素
子Ｃ１の他端の接続相手を帰還抵抗Ｒｆ１又は正転入力
電位Ｖｉｎ+が入力される正転入力端子に切換えるよう
に制御されるスイッチＳＷ１が設けられ、クロックによ
りチャージ容量素子Ｃ２の他端の接続相手を帰還抵抗Ｒ
ｆ２又は反転入力電位Ｖｉｎ-が入力される反転入力端
子に切換えるように制御されるスイッチＳＷ２が設けら
れている。更に、帰還抵抗Ｒｆ１には、正転基準入力電
位Ｖｒ１+が入力される正転基準電位端子に接続された
入力抵抗ＲＩ１が接続されている。同様に、帰還抵抗Ｒ
ｆ２には、反転基準入力電位Ｖｒ１-が入力される反転
基準電位端子に接続された入力抵抗ＲＩ２が接続されて
いる。
抗Ｒｆ１が接続され、正転出力端に帰還抵抗Ｒｆ２が接
続されている。そして、クロックによりチャージ容量素
子Ｃ１の他端の接続相手を帰還抵抗Ｒｆ１又は正転入力
電位Ｖｉｎ+が入力される正転入力端子に切換えるよう
に制御されるスイッチＳＷ１が設けられ、クロックによ
りチャージ容量素子Ｃ２の他端の接続相手を帰還抵抗Ｒ
ｆ２又は反転入力電位Ｖｉｎ-が入力される反転入力端
子に切換えるように制御されるスイッチＳＷ２が設けら
れている。更に、帰還抵抗Ｒｆ１には、正転基準入力電
位Ｖｒ１+が入力される正転基準電位端子に接続された
入力抵抗ＲＩ１が接続されている。同様に、帰還抵抗Ｒ
ｆ２には、反転基準入力電位Ｖｒ１-が入力される反転
基準電位端子に接続された入力抵抗ＲＩ２が接続されて
いる。
【００４３】なお、チャージ容量素子Ｃ１及びＣ２の容
量はＣであり、帰還抵抗Ｒｆ１及びＲｆ２並びに入力抵
抗ＲＩ１及びＲＩ２の抵抗はＲである。
量はＣであり、帰還抵抗Ｒｆ１及びＲｆ２並びに入力抵
抗ＲＩ１及びＲＩ２の抵抗はＲである。
【００４４】次に、上述のように構成された実施例に係
るＭＤＡＣ回路の動作について説明する。図２は本発明
の実施例に係るＭＤＡＣ回路の動作を示す図であって、
（ａ）はサンプリング時の接続状態を簡易的に示す回路
図であり、（ｂ）は増幅時の接続状態を簡易的に示す回
路図である。
るＭＤＡＣ回路の動作について説明する。図２は本発明
の実施例に係るＭＤＡＣ回路の動作を示す図であって、
（ａ）はサンプリング時の接続状態を簡易的に示す回路
図であり、（ｂ）は増幅時の接続状態を簡易的に示す回
路図である。
【００４５】サンプリング時には、図２（ａ）に示すよ
うに、スイッチＳＷ１はチャージ容量素子Ｃ１の接続相
手を正転入力端子（電位：Ｖｉｎ+）に切換え、スイッ
チＳＷ２はチャージ容量素子Ｃ２の接続相手を反転入力
端子（電位：Ｖｉｎ-）に切換え、スイッチＳＷ３及び
ＳＷ４は夫々チャージ容量素子Ｃ１及びＣ２の接続相手
を共通基準電位端子（電位：Ｖｃｏｍ）に切換える。そ
して、入力電位と共通基準電位との差電圧により、下記
数式８で示される電荷Ｑ+がチャージ容量素子Ｃ１に充
電され、数式９で示される電荷Ｑ-がチャージ容量素子
Ｃ２に充電される。
うに、スイッチＳＷ１はチャージ容量素子Ｃ１の接続相
手を正転入力端子（電位：Ｖｉｎ+）に切換え、スイッ
チＳＷ２はチャージ容量素子Ｃ２の接続相手を反転入力
端子（電位：Ｖｉｎ-）に切換え、スイッチＳＷ３及び
ＳＷ４は夫々チャージ容量素子Ｃ１及びＣ２の接続相手
を共通基準電位端子（電位：Ｖｃｏｍ）に切換える。そ
して、入力電位と共通基準電位との差電圧により、下記
数式８で示される電荷Ｑ+がチャージ容量素子Ｃ１に充
電され、数式９で示される電荷Ｑ-がチャージ容量素子
Ｃ２に充電される。
【００４６】
【数８】Ｑ+＝Ｃ×（Ｖｉｎ+−Ｖｃｏｍ）
【００４７】
【数９】Ｑ-＝Ｃ×（Ｖｉｎ-−Ｖｃｏｍ）
【００４８】一方、増幅時には、図２（ｂ）に示すよう
に、スイッチＳＷ１はチャージ容量素子Ｃ１の接続相手
を帰還抵抗Ｒｆ１に切換え、スイッチＳＷ２はチャージ
容量素子Ｃ２の接続相手を帰還抵抗Ｒｆ２に切換え、ス
イッチＳＷ３及びＳＷ４は夫々チャージ容量素子Ｃ１及
びＣ２の接続相手を差動増幅器１に切換える。このと
き、正転基準電位端子（電位：Ｖｒ１+）に縦列接続さ
れた抵抗間の電位をＶｐ、反転基準電位端子（電位：Ｖ
ｒ１-）に縦列接続された抵抗間の電位をＶｎとする
と、正転出力電位Ｖｏｕｔ+は下記数式１０で示され、
反転出力電位Ｖｏｕｔ-は下記数式１１で示される。
に、スイッチＳＷ１はチャージ容量素子Ｃ１の接続相手
を帰還抵抗Ｒｆ１に切換え、スイッチＳＷ２はチャージ
容量素子Ｃ２の接続相手を帰還抵抗Ｒｆ２に切換え、ス
イッチＳＷ３及びＳＷ４は夫々チャージ容量素子Ｃ１及
びＣ２の接続相手を差動増幅器１に切換える。このと
き、正転基準電位端子（電位：Ｖｒ１+）に縦列接続さ
れた抵抗間の電位をＶｐ、反転基準電位端子（電位：Ｖ
ｒ１-）に縦列接続された抵抗間の電位をＶｎとする
と、正転出力電位Ｖｏｕｔ+は下記数式１０で示され、
反転出力電位Ｖｏｕｔ-は下記数式１１で示される。
【００４９】
【数１０】Ｖｏｕｔ+＝２Ｖｐ−Ｖｒ１+
【００５０】
【数１１】Ｖｏｕｔ-＝２Ｖｎ−Ｖｒ１-
【００５１】このとき、チャージ容量素子Ｃ１及びＣ２
に充電されている電荷は変化しないので、差動増幅器１
の入力電位をＶＩとすると、下記数式１２及び１３が成
り立つ。
に充電されている電荷は変化しないので、差動増幅器１
の入力電位をＶＩとすると、下記数式１２及び１３が成
り立つ。
【００５２】
【数１２】 Ｃ×（Ｖｉｎ+−Ｖｃｏｍ）＝Ｃ×（Ｖｐ−ＶＩ）
【００５３】
【数１３】 Ｃ×（Ｖｉｎ-−Ｖｃｏｍ）＝Ｃ×（Ｖｎ−ＶＩ）
【００５４】従って、数式１０乃至１３から、下記数式
１４が導かれる。
１４が導かれる。
【００５５】
【数１４】Ｖｏｕｔ+−Ｖｏｕｔ-＝−（２×（Ｖｉｎ+
−Ｖｉｎ-）−（Ｖｒ１+−Ｖｒ１-））
−Ｖｉｎ-）−（Ｖｒ１+−Ｖｒ１-））
【００５６】つまり、本実施例によっても、従来のＭＤ
ＡＣ回路と同様に、入力差動信号の２倍と差動基準電位
との差分が得られる。
ＡＣ回路と同様に、入力差動信号の２倍と差動基準電位
との差分が得られる。
【００５７】次に、本発明の第２の実施例について説明
する。第２の実施例は２ビットで制御される。図３は本
発明の第２の実施例に係るＭＤＡＣ回路を示す回路図で
ある。なお、図３に示す第２の実施例において、図１に
示す第１の実施例と同一の構成要素には、同一の符号を
付してその詳細な説明は省略する。
する。第２の実施例は２ビットで制御される。図３は本
発明の第２の実施例に係るＭＤＡＣ回路を示す回路図で
ある。なお、図３に示す第２の実施例において、図１に
示す第１の実施例と同一の構成要素には、同一の符号を
付してその詳細な説明は省略する。
【００５８】本実施例には、帰還抵抗Ｒｆ１と入力抵抗
ＲＩ１との接続点に接続された入力抵抗ＲＩ３が設けら
れており、入力抵抗ＲＩ３は正転基準入力電位Ｖｒ２+
が入力される正転基準電位端子に接続されている。同様
に、帰還抵抗Ｒｆ２と入力抵抗ＲＩ２との接続点に接続
された入力抵抗ＲＩ４が設けられており、入力抵抗ＲＩ
４は反転基準入力電位Ｖｒ２-が入力される反転基準電
位端子に接続されている。なお、入力抵抗ＲＩ３及びＲ
Ｉ４の抵抗はＲ／２である。
ＲＩ１との接続点に接続された入力抵抗ＲＩ３が設けら
れており、入力抵抗ＲＩ３は正転基準入力電位Ｖｒ２+
が入力される正転基準電位端子に接続されている。同様
に、帰還抵抗Ｒｆ２と入力抵抗ＲＩ２との接続点に接続
された入力抵抗ＲＩ４が設けられており、入力抵抗ＲＩ
４は反転基準入力電位Ｖｒ２-が入力される反転基準電
位端子に接続されている。なお、入力抵抗ＲＩ３及びＲ
Ｉ４の抵抗はＲ／２である。
【００５９】このように構成された第２の実施例におい
ては、下記数式１５で示される出力が得られる。
ては、下記数式１５で示される出力が得られる。
【００６０】
【数１５】Ｖｏｕｔ+−Ｖｏｕｔ-＝−（２2×（Ｖｉｎ+
−Ｖｉｎ-）−２1×（Ｖｒ２+−Ｖｒ２-）−２0×（Ｖ
ｒ１+−Ｖｒ１-））
−Ｖｉｎ-）−２1×（Ｖｒ２+−Ｖｒ２-）−２0×（Ｖ
ｒ１+−Ｖｒ１-））
【００６１】つまり、従来の２ビット制御のＭＤＡＣ回
路と同様の出力を得ることができる。また、本実施例で
は、ビット数が増加しても１ビット制御のときよりも大
きなチャージ容量素子は必要とならない。従って、図５
に示す変換器に使用しても前段に接続された増幅器の帯
域の制限が緩和される。従って、前段の負荷容量を小さ
くすることにより、動作を高速化することが可能であ
る。また、信号が差動で処理されるため、同相ノイズに
強い構成である。
路と同様の出力を得ることができる。また、本実施例で
は、ビット数が増加しても１ビット制御のときよりも大
きなチャージ容量素子は必要とならない。従って、図５
に示す変換器に使用しても前段に接続された増幅器の帯
域の制限が緩和される。従って、前段の負荷容量を小さ
くすることにより、動作を高速化することが可能であ
る。また、信号が差動で処理されるため、同相ノイズに
強い構成である。
【００６２】次に、本発明の第３の実施例について説明
する。第３の実施例は３ビットで制御される。図４は本
発明の第３の実施例に係るＭＤＡＣ回路を示す回路図で
ある。なお、図４に示す第３の実施例において、図３に
示す第２の実施例と同一の構成要素には、同一の符号を
付してその詳細な説明は省略する。
する。第３の実施例は３ビットで制御される。図４は本
発明の第３の実施例に係るＭＤＡＣ回路を示す回路図で
ある。なお、図４に示す第３の実施例において、図３に
示す第２の実施例と同一の構成要素には、同一の符号を
付してその詳細な説明は省略する。
【００６３】本実施例には、帰還抵抗Ｒｆ１と入力抵抗
ＲＩ１との接続点に接続された入力抵抗ＲＩ５が設けら
れており、入力抵抗ＲＩ５は正転基準入力電位Ｖｒ３+
が入力される正転基準電位端子に接続されている。同様
に、帰還抵抗Ｒｆ２と入力抵抗ＲＩ２との接続点に接続
された入力抵抗ＲＩ６が設けられており、入力抵抗ＲＩ
６は反転基準入力電位Ｖｒ３-が入力される反転基準電
位端子に接続されている。なお、入力抵抗ＲＩ５及びＲ
Ｉ６の抵抗はＲ／４である。
ＲＩ１との接続点に接続された入力抵抗ＲＩ５が設けら
れており、入力抵抗ＲＩ５は正転基準入力電位Ｖｒ３+
が入力される正転基準電位端子に接続されている。同様
に、帰還抵抗Ｒｆ２と入力抵抗ＲＩ２との接続点に接続
された入力抵抗ＲＩ６が設けられており、入力抵抗ＲＩ
６は反転基準入力電位Ｖｒ３-が入力される反転基準電
位端子に接続されている。なお、入力抵抗ＲＩ５及びＲ
Ｉ６の抵抗はＲ／４である。
【００６４】このように構成された第３の実施例におい
ては、下記数式１６で示される出力が得られる。
ては、下記数式１６で示される出力が得られる。
【００６５】
【数１６】Ｖｏｕｔ+−Ｖｏｕｔ-＝−（２3×（Ｖｉｎ+
−Ｖｉｎ-）−２2×（Ｖｒ３+−Ｖｒ３-）−２1×（Ｖ
ｒ２+−Ｖｒ２-）−２0×（Ｖｒ１+−Ｖｒ１-））
−Ｖｉｎ-）−２2×（Ｖｒ３+−Ｖｒ３-）−２1×（Ｖ
ｒ２+−Ｖｒ２-）−２0×（Ｖｒ１+−Ｖｒ１-））
【００６６】つまり、従来の３ビット制御のＭＤＡＣ回
路と同様の出力を得ることができる。また、本実施例に
おいても、ビット数が増加しても１ビット制御のときよ
りも大きなチャージ容量素子は必要とならない。従っ
て、図５に示す変換器に使用しても前段に接続された増
幅器の帯域の制限が緩和される。従って、前段の負荷容
量を小さくすることにより、動作を高速化することが可
能である。また、信号が差動で処理されるため、同相ノ
イズに強い構成である。
路と同様の出力を得ることができる。また、本実施例に
おいても、ビット数が増加しても１ビット制御のときよ
りも大きなチャージ容量素子は必要とならない。従っ
て、図５に示す変換器に使用しても前段に接続された増
幅器の帯域の制限が緩和される。従って、前段の負荷容
量を小さくすることにより、動作を高速化することが可
能である。また、信号が差動で処理されるため、同相ノ
イズに強い構成である。
【００６７】このように、第１、第２及び第３の実施例
に示すように、ビット数が増加しても、入力容量は常に
一定であるため、縦列接続された場合でも、前段の負荷
容量は小さく高速化につながる。
に示すように、ビット数が増加しても、入力容量は常に
一定であるため、縦列接続された場合でも、前段の負荷
容量は小さく高速化につながる。
【００６８】なお、第１乃至第３の実施例においては、
１組の入力抵抗と１組の帰還抵抗との抵抗値が一致して
いるが、入力抵抗と帰還抵抗との間で抵抗値は必ずしも
一致している必要はない。
１組の入力抵抗と１組の帰還抵抗との抵抗値が一致して
いるが、入力抵抗と帰還抵抗との間で抵抗値は必ずしも
一致している必要はない。
【００６９】
【発明の効果】以上詳述したように、本発明によれば、
同相ノイズに強い構造で第１及び第２の容量素子の容量
を増加させなくとも、制御ビット数の増加に適応するこ
とができ、アナログ信号の演算及び保持を行うことがで
きる。従って、縦列接続されてアナログ／ディジタル変
換器に組み込まれる場合であっても、前段に接続される
増幅器の帯域への制限を緩和し、このようなアナログ／
ディジタル変換器を高速に動作させることができる。
同相ノイズに強い構造で第１及び第２の容量素子の容量
を増加させなくとも、制御ビット数の増加に適応するこ
とができ、アナログ信号の演算及び保持を行うことがで
きる。従って、縦列接続されてアナログ／ディジタル変
換器に組み込まれる場合であっても、前段に接続される
増幅器の帯域への制限を緩和し、このようなアナログ／
ディジタル変換器を高速に動作させることができる。
【図１】本発明の第１の実施例に係るＭＤＡＣ回路を示
す回路図である。
す回路図である。
【図２】本発明の実施例に係るＭＤＡＣ回路の動作を示
す図であって、（ａ）はサンプリング時の接続状態を簡
易的に示す回路図であり、（ｂ）は増幅時の接続状態を
簡易的に示す回路図である。
す図であって、（ａ）はサンプリング時の接続状態を簡
易的に示す回路図であり、（ｂ）は増幅時の接続状態を
簡易的に示す回路図である。
【図３】本発明の第２の実施例に係るＭＤＡＣ回路を示
す回路図である。
す回路図である。
【図４】本発明の第３の実施例に係るＭＤＡＣ回路を示
す回路図である。
す回路図である。
【図５】従来のパイプライン型アナログ／ディジタル変
換器を示すブロック図である。
換器を示すブロック図である。
【図６】１ビットで制御される従来のＭＤＡＣ回路を示
す回路図である。
す回路図である。
【図７】従来のＭＤＡＣ回路の動作を示す図であって、
（ａ）はサンプリング時の接続状態を簡易的に示す回路
図であり、（ｂ）は増幅時の接続状態を簡易的に示す回
路図である。
（ａ）はサンプリング時の接続状態を簡易的に示す回路
図であり、（ｂ）は増幅時の接続状態を簡易的に示す回
路図である。
【図８】２ビットで制御される従来のＭＤＡＣ回路を示
す回路図である。
す回路図である。
【図９】３ビットで制御される従来のＭＤＡＣ回路を示
す回路図である。
す回路図である。
１、１１；差動増幅器 Ｒｆ１、Ｒｆ２；帰還抵抗 ＲＩ１、ＲＩ２、ＲＩ３、ＲＩ４、ＲＩ５、ＲＩ６；入
力抵抗 Ｃ１、Ｃ２、Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４、Ｃ１
５、Ｃ１６、Ｃ１７、Ｃ１８；チャージ容量素子 ＭＤＡＣ１、ＭＤＡＣ２、ＭＤＡＣ（ｎ−１）；ＭＤＡ
Ｃ回路 ＡＤＳＣ１、ＡＤＳＣ２、ＡＤＳＣｎ；アナログディジ
タルサブコンバータ ２１；サンプリングホールドアンプ ２２；ディジタル補正回路
力抵抗 Ｃ１、Ｃ２、Ｃ１１、Ｃ１２、Ｃ１３、Ｃ１４、Ｃ１
５、Ｃ１６、Ｃ１７、Ｃ１８；チャージ容量素子 ＭＤＡＣ１、ＭＤＡＣ２、ＭＤＡＣ（ｎ−１）；ＭＤＡ
Ｃ回路 ＡＤＳＣ１、ＡＤＳＣ２、ＡＤＳＣｎ；アナログディジ
タルサブコンバータ ２１；サンプリングホールドアンプ ２２；ディジタル補正回路
Claims (6)
- 【請求項１】 正転入力電位が入力される正転入力端子
と、反転入力電位が入力される反転入力端子と、正転基
準入力電位が入力されるｎ個の正転基準電位端子（ｎは
１又は２以上の整数）と、反転基準入力電位が入力され
るｎ個の反転基準電位端子と、前記正転基準電位端子の
夫々に１個ずつ接続されたｎ個の第１の入力抵抗と、前
記反転基準電位端子の夫々に１個ずつ接続されたｎ個の
第２の入力抵抗と、差動増幅器と、この差動増幅器の反
転出力端とｎ個の前記第１の入力抵抗との間に接続され
た第１の帰還抵抗と、前記差動増幅器の正転出力端とｎ
個の前記第２の入力抵抗との間に接続された第２の帰還
抵抗と、第１の容量素子と、第２の容量素子と、共通基
準電位が入力される共通基準電位端子と、前記第１の容
量素子の一端を前記第１の入力抵抗と前記第１の帰還抵
抗との接続点又は前記正転入力端子に切換えて接続させ
る第１のスイッチと、前記第２の容量素子の一端を前記
第２の入力抵抗と前記第２の帰還抵抗との接続点又は前
記反転入力端子に切換えて接続させる第２のスイッチ
と、前記第１の容量素子の他端を前記差動増幅器の正転
入力端又は前記共通基準電位端子に切換えて接続させる
第３のスイッチと、前記第２の容量素子の他端を前記差
動増幅器の反転入力端又は前記共通基準電位端子に切換
えて接続させる第４のスイッチと、を有することを特徴
とする乗算型ディジタル／アナログ変換回路。 - 【請求項２】 前記第１乃至第４のスイッチは、外部に
設けられたクロックにより制御されることを特徴とする
請求項１に記載の乗算型ディジタル／アナログ変換回
路。 - 【請求項３】 前記第１の帰還抵抗は、ｎ個の前記第１
の入力抵抗のいずれかと同一の抵抗値を有し、前記第２
の帰還抵抗は、ｎ個の前記第２の入力抵抗のいずれかと
同一の抵抗値を有することを特徴とする請求項１又は２
に記載の乗算型ディジタル／アナログ変換回路。 - 【請求項４】 前記第１の帰還抵抗の抵抗値は、ｎ個の
前記第１の入力抵抗のいずれとも相違し、前記第２の帰
還抵抗の抵抗値は、ｎ個の前記第２の入力抵抗のいずれ
とも相違することを特徴とする請求項１又は２に記載の
乗算型ディジタル／アナログ変換回路。 - 【請求項５】 前記第１の帰還抵抗と前記第２の帰還抵
抗とは、同一の抵抗値を有し、ｎ個の前記第１の入力抵
抗は、夫々ｎ個の前記第２の入力抵抗と同一の抵抗値を
有することを特徴とする請求項１乃至４のいずれか１項
に記載の乗算型ディジタル／アナログ変換回路。 - 【請求項６】 前記第１の容量素子と前記第２の容量素
子とは、同一の容量を有することを特徴とする請求項１
乃至５のいずれか１項に記載の乗算型ディジタル／アナ
ログ変換回路。
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| JP26553898A JP3173473B2 (ja) | 1998-09-18 | 1998-09-18 | 乗算型ディジタル／アナログ変換回路 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007159087A (ja) * | 2005-11-08 | 2007-06-21 | Denso Corp | サンプルホールド回路およびマルチプライングｄ／ａコンバータ |
| JP2009021785A (ja) * | 2007-07-11 | 2009-01-29 | Hitachi Ltd | アナログデジタル変換器及びその制御方法並びに無線トランシーバ回路 |
| WO2011027465A1 (ja) * | 2009-09-04 | 2011-03-10 | 富士通株式会社 | スイッチドキャパシタ回路およびａｄ変換回路 |
| WO2012009413A3 (en) * | 2010-07-13 | 2012-05-18 | University Of Washington Through Its Center For Comm... | Methods and systems for compressed sensing analog to digital conversion |
-
1998
- 1998-09-18 JP JP26553898A patent/JP3173473B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007159087A (ja) * | 2005-11-08 | 2007-06-21 | Denso Corp | サンプルホールド回路およびマルチプライングｄ／ａコンバータ |
| JP4654998B2 (ja) * | 2005-11-08 | 2011-03-23 | 株式会社デンソー | サンプルホールド回路およびマルチプライングｄ／ａコンバータ |
| JP2009021785A (ja) * | 2007-07-11 | 2009-01-29 | Hitachi Ltd | アナログデジタル変換器及びその制御方法並びに無線トランシーバ回路 |
| WO2011027465A1 (ja) * | 2009-09-04 | 2011-03-10 | 富士通株式会社 | スイッチドキャパシタ回路およびａｄ変換回路 |
| JP5252085B2 (ja) * | 2009-09-04 | 2013-07-31 | 富士通株式会社 | スイッチドキャパシタ回路およびａｄ変換回路 |
| US8629797B2 (en) | 2009-09-04 | 2014-01-14 | Fujtisu Limited | Switched capacitor circuit and stage circuit for AD converter |
| WO2012009413A3 (en) * | 2010-07-13 | 2012-05-18 | University Of Washington Through Its Center For Comm... | Methods and systems for compressed sensing analog to digital conversion |
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