JP5609684B2 - Ａｄ変換装置および信号処理システム - Google Patents

Description

本技術は、無線通信における受信機をはじめとし、オーディオ機器や医療計測器等に応用されるアナログデジタル（ＡＤ）変換装置および信号処理システムに関するものである。

図１は、ＡＤ変換器（ＡＤＣ；Analog to Digital Converter）の概略構成を示す図である。
図１において、ＸはＡＤ変換器１の入力電圧を示し、この入力電圧Ｘはアナログ信号である。一方、ＹはＡＤ変換器１の出力電圧を示し、出力電圧Ｙはデジタル信号となる。

ＡＤ変換器１は、内部で用いている回路素子の非理想性に起因して歪みを生じる。回路が歪んでいる場合には出力に信号の基本波成分のみでなく高調波成分を含むことになる。
この高調波成分の内偶数次の成分に関しては、ＡＤ変換器を全差動構成とすることで十分な減衰量が取れるが奇数次の成分はそのまま出力に現れる。

図１に示すＡＤ変換器１が歪み特性を有するとき、ある程度小さな入力Ｘに対して出力Ｙは、次の式（１）のように表せる。

ここで、ここでａ_ｉはｉ次の歪み成分の利得を示し、上述のとおり偶数次の歪みは生じないものとしている。

ところで、通常高調波歪みはその次数が上がるにつれて利得が低下していくため最低次数の３次歪みが歪み特性の良し悪しを支配する。
式（１）からわかるとおり、入力信号が大きくなるにつれて歪み成分はより大きな増加率で増えていく。
そのため、従来は歪み特性を改善するためには、入力信号を小さく制限することが行われている。換言すれば、ＡＤ変換器は、ダイナミックレンジが歪みで制限されている。

本技術は、ダイナミックレンジが歪みで制限されるＡＤ変換の特性を大幅に改善することが可能なＡＤ変換装置および信号処理システムを提供することにある。

本技術の第１の観点のＡＤ変換器は、入力アナログ信号をデジタル信号に変換する第１のアナログデジタル（ＡＤ）変換器と、入力アナログ信号を係数αでα倍したアナログ信号をデジタル信号に変換する第２のＡＤ変換器と、上記第１のＡＤ変換器の出力信号に上記係数αを２乗した値α^２を掛け合わせる第１の演算器と、上記第２のＡＤ変換器の出力信号に上記係数αを−１乗した値α^−１を掛け合わせる第２の演算器と、上記第１の演算器の演算結果と上記第２の演算器の演算結果との差分をとり、入力信号のＡＤ変換結果として出力する第３の演算器とを有する。

本技術の第２の観点の信号処理システムは、アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換装置を有し、上記ＡＤ変換装置は、入力アナログ信号をデジタル信号に変換する第１のアナログデジタル（ＡＤ）変換器と、入力アナログ信号を係数αでα倍したアナログ信号をデジタル信号に変換する第２のＡＤ変換器と、上記第１のＡＤ変換器の出力信号に上記係数αを２乗した値α^２を掛け合わせる第１の演算器と、上記第２のＡＤ変換器の出力信号に上記係数αを−１乗した値α^−１を掛け合わせる第２の演算器と、上記第１の演算器の演算結果と上記第２の演算器の演算結果との差分をとり、入力信号のＡＤ変換結果として出力する第３の演算器と、を含む。

本技術によればダイナミックレンジが歪みで制限されるＡＤ変換の特性を大幅に改善することができる。

ＡＤ変換器（ＡＤＣ）の概略構成を示す図である。 本第１の実施形態に係る歪み補償機能を含むＡＤ変換装置の構成を示す図である。 本第２の実施形態に係る歪み補償機能を含むＡＤ変換装置の構成を示す図である。 図３のパイプライン型ＡＤ変換器の入力段の構成例を示す回路図である。 本第３の実施形態に係る歪み補償機能を含むＡＤ変換装置の構成を示す図である。 図５のΔΣ型ＡＤ変換器としてのΔΣ変調器の構成例を示す回路図である。 本第４の実施形態に係る信号処理システムの構成例を示すブロック図である。

以下、本実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態
２．第２の実施形態
３．第３の実施形態
４．第４の実施形態

＜１．第１の実施形態＞
図２は、本第１の実施形態に係る歪み補償機能を含むＡＤ変換装置の構成を示す図である。

本第１の実施形態に係るＡＤ変換装置１０は、図２に示すように、第１のＡＤ変換器（ＡＤＣ１）１１、第２のＡＤ変換器（ＡＤＣ２）１２、利得付与回路１３、第１の乗算器１４、第２の乗算器１５、および減算器１６を有する。
利得付与回路１３は第２のＡＤ変換器１２の入力部に配置されてもよい。
また、第１の乗算器１４は第１の演算器に相当し、第２の乗算器１５が第２の演算器に相当し、減算器１６が第３の演算器に相当する。
また、図２において、ＸはＡＤ変換装置１０の入力電圧を示し、この入力電圧Ｘはアナログ信号である。一方、ＹはＡＤ変換装置１０の出力電圧を示し、出力電圧Ｙはデジタル信号となる。

本実施形態において、第１のＡＤ変換器１１と第２のＡＤ変換器１２は、全く特性が同じであるＡＤ変換器が適用される。ここでｅ₁とｅ₂はそれぞれ第１のＡＤ変換器１１と第２のＡＤ変換器１２で生じる雑音を表している。
第２のＡＤ変換器１２の入力部に利得α（α＜1）を掛け合わせる利得付与回路１３が配置されている。この回路１３はアナログ回路として実現する。
本実施形態においては、第１のＡＤ変換器１１には入力信号Ｘがそのまま入力され、第２のＡＤ変換器１２には入力信号Ｘに利得αが掛け合わされた信号が入力される。

第１のＡＤ変換器１１の出力は、第１の乗算器１４においてαの２乗が掛け合わされ、信号ｙ１として減算器１６に供給される。
第２のＡＤ変換器１２の出力は、第２の乗算器１５において１／αが掛け合わされ、信号ｙ２として、減算器１６に供給される。
減算器１６は、第２の乗算器１５の出力信号ｙ２と第１の乗算器１４の出力信号ｙ１の差分をとり、その結果をＡＤ変換装置１０の出力電圧Ｙとしている。

このとき、第１のＡＤ変換器１１と第２のＡＤ変換器１２はともに上記式（１）で表される入出力間伝達特性を有するので、雑音を考慮しないとき第１の乗算器１４および第２の乗算器１５の出力信号ｙ１，ｙ２はそれぞれ次の式（２）、（３）のように表される。

なおここでは歪み成分は支配的となる３次歪みのみを考慮している。
式（２）と式（３）より、図２のＡＤ変換装置１０の出力Ｙは、次の式（４）のようになり、３次歪みの成分がキャンセルアウトされる。

信号成分も小さくなってはいるが、従来のようにただ小さい入力信号を(１−α²)としただけでは出力にａ_３(１−α²)³Ｘの３次歪み成分が生じることになる。
これに対して、本実施形態では完全に３次成分が除去できる。
また、実際のＡＤ変換器（ＡＤＣ）では雑音が生じることになり、図２に示す雑音が生じた場合出力Ｙに現れる雑音ｅ_ｏｕｔは、次の式（５）のようになる。

式（４）と式（５）より、２つの第１のＡＤ変換器および第２のＡＤ変換器は特性が同一なので生じる雑音も等しい電力を有する（e₁=e₂）ことを考慮すると、出力での信号対雑音比（Signal to Noise Ratio _ SNR）は、次の式（６）のように表せる。

ここで、第１のＡＤ変換器１１または第２のＡＤ変換器１２自体に信号Ｘを入力した時の出力のＳＮＲがａ₁Ｘ／ｅなので式（６）より本実施形態によってＳＮＲが劣化してしまうことがわかる。
α＝０．５５付近でＳＮＲは最大となる。
一方で、αが１／（２のべき乗)で表されるときアナログの係数が容易に実現できるほか、デジタルでの係数も単純なビットシフトで実現できる。
このため、実現の容易さを考慮するとα＝０．５が最も好ましい係数となり、このときのＳＮＲの劣化は８ｄＢ程度となる。

＜２．第２の実施形態＞
図３は、本第２の実施形態に係る歪み補償機能を含むＡＤ変換装置の構成を示す図である。

本第２の実施形態に係るＡＤ変換装置１０Ａが第１の実施形態のＡＤ変換装置１０と異なる点は、第１のＡＤ変換器１１Ａおよび第２のＡＤ変換器１２Ａとして、パイプライン(Pipeline)型ＡＤ変換器を適用したことにある。
第２のＡＤ変換器１２Ａの入力信号に対する利得の掛け合わせは、後述するように、パイプライン型ＡＤ変換器の入力の値を異ならせることで実現されている。

本第２の実施形態に係るＡＤ変換装置１０Ａは、パイプライン型第１のＡＤ変換器（ＡＤＣ１）１１Ａ、パイプライン型第２のＡＤ変換器（ＡＤＣ２）１２Ａ、第１の乗算器１４Ａ、第２の乗算器１５Ａ、および減算器１６を有する。
本第２の実施形態において、歪み除去のための係数αは０．５としている。
したがって、第１の乗算器１４Ａでは、第１のＡＤ変換器１１Ａの出力に１／４が掛け合されることになり、第２の乗算器１５Ａでは、第２のＡＤ変換器１２Ａの出力に２が掛け合されることになる。

図４は、図３のパイプライン型ＡＤ変換器の入力段の構成例を示す回路図である。

図４の入力段回路２０は、演算増幅器ＯＴＡ(Operational Transconductance Amplifier)２１、容量Ｃ２１，Ｃ２２、サンプリング用容量Ｎ＊Ｃ１１，Ｎ＊Ｃ１２、Ｃｆｂ１１，Ｃｆｂ１２を有する。
入力段回路２０は、差動入力電圧Ｖｉｎ，−Ｖｉｎの入力端子Ｔ１１，Ｔ１２、正側入力電圧用の参照電圧Ｖｒｅｆの入力端子Ｔ１３、参照電圧−Ｖｒｅｆの入力端子Ｔ１４を有する。
入力段回路２０は、負側入力電圧の参照電圧Ｖｒｅｆの入力端子Ｔ１５、参照電圧−Ｖｒｅｆの入力端子Ｔ１６を有する。
入力段回路２０は、スイッチＳＷ１１〜ＳＷ２４、およびノードＮＤ１１〜ＮＤ２０を有する。

容量Ｎ＊Ｃ１１はノードＮＤ１１とノードＮＤ１３との間に接続され、容量Ｎ＊Ｃ１２はノードＮＤ１２とノードＮＤ１４との間に接続されている。
容量Ｃｆｂ１１はノードＮＤ１５とノードＮＤ１３との間に接続され、容量Ｃｆｂ１２はノードＮＤ１６とノードＮＤ１４との間に接続されている。
容量Ｃ２１は、演算増幅器ＯＴＡ２１の第１入力側ノードＮＤ１７と第１出力側ノードＮＤ１９との間に接続されている。容量Ｃ２２は演算増幅器ＯＴＡ２１の第２入力側ノードＮＤ１８と第２出力側ノードＮＤ２０との間に接続されている。

スイッチＳＷ１１は入力端子Ｔ１１とノードＮＤ１１との間に接続され、信号Φｄｌによりオン、オフされ、スイッチＳＷ１２は入力端子Ｔ１２とノードＮＤ１２との間に接続され、信号Φｄｌによりオン、オフされる。
スイッチＳＷ１３はノードＮＤ１１と基準電位との間に接続され、信号Φの反転信号／Φ（／は反転を示す）によりオン、オフされる。
スイッチＳＷ１４はノードＮＤ１２と基準電位との間に接続され、信号Φの反転信号／Φによりオン、オフされる。
スイッチＳＷ１５はノードＮＤ１３と基準電位との間に接続され、信号Φによりオン、オフされる。
スイッチＳＷ１６はノードＮＤ１４と基準電位との間に接続され、信号Φによりオン、オフされる。

スイッチＳＷ１７は入力端子Ｔ１３とノードＮＤ１５との間に接続され、信号Φの反転信号／Φによりオン、オフされる。
スイッチＳＷ１８は共通電位ＶｃｍとノードＮＤ１５との間に接続され、信号Φによりオン、オフされる。
スイッチＳＷ１９は入力端子Ｔ１４とノードＮＤ１５との間に接続され、信号Φの反転信号／Φによりオン、オフされる。

スイッチＳＷ２０は入力端子Ｔ１５とノードＮＤ１６との間に接続され、信号Φの反転信号／Φによりオン、オフされる。
スイッチＳＷ２１は共通電位ＶｃｍとノードＮＤ１６との間に接続され、信号Φによりオン、オフされる。
スイッチＳＷ２２は入力端子Ｔ１６とノードＮＤ１６との間に接続され、信号Φの反転信号／Φによりオン、オフされる。

スイッチＳＷ２３は入力端子Ｔ１３とノードＮＤ１７との間に接続され、信号Φの反転信号／Φによりオン、オフされる。
スイッチＳＷ２４は入力端子Ｔ１４とノードＮＤ１８との間に接続され、信号Φの反転信号／Φによりオン、オフされる。

図４の例では、スイッチＳＷ１１，ＳＷ１２，ＳＷ１５，ＳＷ１６，ＳＷ１７，ＳＷ２２がオンとなっている状態を示している。
容量Ｎ＊Ｃ１１は、スイッチＳＷ１５がオン状態のときに入力電圧Ｖｉｎをサンプリングし、オフ状態のときにサンプリングした電圧ＶｉｎをノードＮＤ１３側に発生し、その電圧信号を出力する。
容量Ｎ＊Ｃ１２は、スイッチＳＷ１６がオン状態のときに入力電圧−Ｖｉｎをサンプリングし、オフ状態のときにサンプリングした電圧−ＶｉｎをノードＮＤ１３側に発生し、その電圧信号を出力する。
容量Ｃｆｂ１１，Ｃｆｂ１２も同様の機能を有し、サンプリングした参照電圧Ｖｒｅｆ、あるいは、−Ｖｒｅｆ、あるいは共通電圧Ｖｃｍをサンプリングし、ノードＮＤ１５、ＮＤ１６側に発生させる。

前述したように、本第２の実施形態においては、パイプライン型ＡＤ変換器の歪み除去に本技術を適用した場合を示しており、歪み除去のための係数αは０．５としている。
この場合、第２のＡＤ変換器１２Ａの入力信号はアナログ的に０．５倍する必要があるが、これは、図４中の入力である容量Ｎ＊Ｃ１１，Ｎ＊Ｃ１２を第１のＡＤ変換器１１Ａと第２のＡＤ変換器１２Ａで別々の値とすれば容易に実現できる。
つまり、第１のＡＤ変換器１１ＡにおいてはＮ＝２とし、第２のＡＤ変換器１２ＡにおいてはＮ＝１とする。
また、それぞれのＡＤ変換器１１Ａ，１２Ａの出力にかけ合わせる係数はα＝０．５としたので、第１のＡＤ変換器１１Ａの出力側の第１の乗算器１４Ａで掛け合される値α^２＝０．２５（１／４）とる。
一方、第２のＡＤ変換器１２Ａの出力側の第２の乗算器１５Ａで掛け合される値α^−１＝２となる。
そしてこの乗算はどちらのＡＤ変換器でも出力されたデジタルコードをビットシフトすることで実現できる。

＜３．第３の実施形態＞
図５は、本第３の実施形態に係る歪み補償機能を含むＡＤ変換装置の構成を示す図である。

本第３の実施形態に係るＡＤ変換装置１０Ｂが第１の実施形態のＡＤ変換装置１０と異なる点は、第１のＡＤ変換器１１Ｂおよび第２のＡＤ変換器１２Ｂとして、連続時間系のΔΣ型ＡＤ変換器を適用したことにある。

本第３の実施形態に係るＡＤ変換装置１０Ｂは、ΔΣ型第１のＡＤ変換器（ＡＤＣ１）１１Ｂ、ΔΣ型第２のＡＤ変換器（ＡＤＣ２）１２Ｂ、第１の乗算器１４Ｂ、第２の乗算器１５Ｂ、および減算器１６を有する。
本第３の実施形態において、歪み除去のための係数αは０．２５としている。
したがって、第１の乗算器１４Ｂでは、第１のＡＤ変換器１１Ｂの出力に１／１６が掛け合されることになり、第２の乗算器１５Ｂでは、第２のＡＤ変換器１２Ｂの出力に４が掛け合されることになる。

図６は、図５のΔΣ型ＡＤ変換器としてのΔΣ変調器の構成例を示す回路図である。

図６のΔΣ変調器３０は、連続時間系２次１ビットフィードバック型ΔΣ変調器として形成されている。

図６のΔΣ変調器３０は、差動の入力信号を受信する回路として構成されている。
図６において、Ｖ_ｉｎｐは正側アナログ入力信号を、Ｖ_ｉｎｍは負側アナログ信号を、Ｖ_ｏｕｔはデジタル出力信号をそれぞれ表している。
また、Ｖ_ｒｅｆｐ，Ｖ_ｒｅｆｍは第１のデジタルアナログ（ＤＡ）変換器ＤＡＣ３１および第２のＤＡ変換器ＤＡＣ３２の基準電圧を、Ｖｃｋはクロック信号をそれぞれ表している。

ΔΣ変調器３０は、図６に示すように、第１のアナログ信号入力端子Ｔ_Ｖｉｎｐ、第２のアナログ信号入力端子Ｔ_Ｖｉｎｍ、第１の基準電圧入力端子Ｔ_{Ｖｒｅｆｐ}、第２の基準電圧入力端子Ｔ_{Ｖｒｅｆｍ}、クロック入力端子Ｔ_Ｖｃｋを有する。
また、ΔΣ変調器３０は、入力抵抗Ｎ＊Ｒ３１，Ｎ＊Ｒ３２、デジタル信号の出力端子Ｔ_Ｖｏｕｔを有する。
ΔΣ変調器３０は、第１のＤＡ変換器ＤＡＣ３１の第１の出力端子Ｔ_{ＶＤＡＣ１}に対して接続された抵抗Ｒ３７、並びに、第２の出力端子Ｔ_{ＶＤＡＣ２}に対して接続された抵抗Ｒ３８を有する。
ΔΣ変調器３０は、第２のＤＡ変換器ＤＡＣ３２の第１の出力端子Ｔ_{ＶＤＡＣ３}に対し接続された抵抗Ｒ３５／Ｍ、並びに、第２の出力端子Ｔ_{ＶＤＡＣ４}に対して接続された抵抗Ｒ３６／Ｍを有する。
ΔΣ変調器３０は、第２の積分器ＩＮＴ３２の出力部に、第１の加算器ＡＤＤ３１および、抵抗Ｒ３３，Ｒ３４を有する。

第１の加算器ＡＤＤ３１は、抵抗Ｒ３３と抵抗Ｒ３７の接続点により第１端子Ｔ_ＡＤＤ１が形成され、抵抗Ｒ３４と抵抗Ｒ３８の接続点により第２端子Ｔ_ＡＤＤ２が形成されている。
第２の加算器ＡＤＤ３２は、抵抗Ｎ＊Ｒ３１と抵抗Ｒ３６／Ｍの接続点により第３端子Ｔ_ＡＤＤ３が形成され、抵抗Ｎ＊Ｒ３２と抵抗Ｒ３５／Ｍの接続点により第４端子Ｔ_ＡＤＤ４が形成されている。

第１の積分器ＩＮＴ３１は、差動入出力の演算増幅器ＯＴＡ３１、および容量Ｃ３３，Ｃ３４を有する。
演算増幅器ＯＴＡ３１は、負側入力端子（反転入力端子−）が第１の加算器ＡＤＤ３１の第１端子Ｔ_ＡＤＤ１に接続され、正側入力端子（非反転入力端子＋）が第１の加算器ＡＤＤ３１の第２端子Ｔ_ＡＤＤ２に接続されている。
演算増幅器ＯＴＡ３１の正側出力端子が量子化器Ｑｕａｎ３１の正側入力端子に接続され、負側出力端子が量子化器Ｑｕａｎ３１の負側入力端子に接続されている。
そして、演算増幅器ＯＴＡ３１の正側出力端子と負側入力端子間に容量Ｃ３３が接続されている。
演算増幅器ＯＴＡ３１の負側出力端子と正側入力端子間に容量Ｃ３４が接続されている。

第２の積分器ＩＮＴ３２は、差動入出力の演算増幅器ＯＴＡ３２、および容量Ｍ＊Ｃ３１，Ｍ＊Ｃ３２を有する。
演算増幅器ＯＴＡ３２は、負側入力端子（反転入力端子−）が第２の加算器ＡＤＤ３２Ａの第３端子Ｔ_ＡＤＤ３に接続され、正側入力端子（非反転入力端子＋）が第２の加算器ＡＤＤ３２の第４端子Ｔ_ＡＤＤ４に接続されている。
演算増幅器ＯＴＡ３２の正側出力端子が抵抗Ｒ３３に接続され、負側出力端子が抵抗Ｒ３４に接続されている。
そして、演算増幅器ＯＴＡ３２の正側出力端子と負側入力端子間に容量Ｍ＊Ｃ３１が接続されている。
演算増幅器ＯＴＡ３２の負側出力端子と正側入力端子間に容量Ｍ＊Ｃ３２が接続されている。

第１のＤＡ変換器ＤＡＣ３１は、図６に示すように、スイッチＳＷ３１，ＳＷ３２，ＳＷ３３，ＳＷ３４を有する。
スイッチＳＷ３１の端子ａは第１の出力端子Ｔ_{ＶＤＡＣ１}に接続され、端子ｂはスイッチＳＷ３２の端子ａに接続されている。
スイッチＳＷ３２の端子ｂは第１の基準電圧入力端子Ｔ_{Ｖｒｅｆｐ}に接続され、端子ｃは第２の基準電圧入力端子Ｔ_{Ｖｒｅｆｍ}に接続されている。
スイッチＳＷ３３の端子ａは第２の出力端子Ｔ_{ＶＤＡＣ２}に接続され、端子ｂはスイッチＳＷ３４の端子ａに接続されている。
スイッチＳＷ３４の端子ｂは第１の基準電圧入力端子Ｔ_{Ｖｒｅｆｐ}に接続され、端子ｃは第２の基準電圧入力端子Ｔ_{Ｖｒｅｆｍ}に接続されている。

第２のＤＡ変換器ＤＡＣ３２は、図６に示すように、スイッチＳＷ３５，ＳＷ３６，ＳＷ３７，ＳＷ３８を有する。
スイッチＳＷ３５の端子ａは第３の出力端子Ｔ_{ＶＤＡＣ３}に接続され、端子ｂはスイッチＳＷ３６の端子ａに接続されている。
スイッチＳＷ３６の端子ｂは第１の基準電圧入力端子Ｔ_{Ｖｒｅｆｐ}に接続され、端子ｃは第２の基準電圧入力端子Ｔ_{Ｖｒｅｆｍ}に接続されている。
スイッチＳＷ３７の端子ａは第４の出力端子Ｔ_{ＶＤＡＣ４}に接続され、端子ｂはスイッチＳＷ３８の端子ａに接続されている。
スイッチＳＷ３８の端子ｂは第１の基準電圧入力端子Ｔ_{Ｖｒｅｆｐ}に接続され、端子ｃは第２の基準電圧入力端子Ｔ_{Ｖｒｅｆｍ}に接続されている。

このような構成を有する図６のΔΣ変調器３０は、上述したように、連続時間系２次１ビットフィードバック型ΔΣ変調器として形成され、第１のＤＡ変換器ＤＡＣ３１が２段目の帰還ＤＡ変換器の役割を有している。

第１のＤＡ変換器ＤＡＣ３１および第２のＤＡ変換器ＤＡＣ３２は、クロック信号Ｖｃｋに同期し出力電圧を発生する。
第１のＤＡ変換器ＤＡＣ３１および第２のＤＡ変換器ＤＡＣ３２の出力電圧はΔΣ変調器３０の出力デジタル信号Ｖ_ｏｕｔのレベルによって決定される。
出力デジタル信号Ｖ_ｏｕｔがハイレベル（High）のときは、負側基準電圧Ｖｒｅｆｍが選択され、ΔΣ変調器３０の出力を下げる向きに動作する。
一方、出力デジタル信号Ｖ_ｏｕｔがローレベル（Low）のときは、正側基準電圧Ｖｒｅｆｐが選択され、ΔΣ変調器３０の出力を上昇させるように動作する。

前述したように、本第３の実施形態においては、ΔΣ型ＡＤ変換器の歪み除去に本技術を適用した場合を示しており、歪み除去のための係数αは０．２５としている。
ΔΣＡＤＣはΔΣ変調器とデジタル回路であるデシメーションフィルタ（Decimation Filter）を合わせたものと定義され、歪み等の非理想性はΔΣ変調器のブロックで発生する。
図６のΔΣ変調器３０は抵抗と容量を用いた積分器ＩＮＴ３１，ＩＮＴ３２を２つ用いた２次のループフィルタと１ビットの量子化器としての比較器とスイッチによって基準電圧を切り替えて帰還をかける１ビットＤＡ変換器で構成されている。
第２のΔΣＡＤ変換器１２Ｂにおいてα＝０．２５の係数を持たせる必要がある。
これは入力段の抵抗Ｎ＊Ｒ３１(とＮ＊Ｒ３２)または積分容量Ｍ＊Ｃ３１(とＭ＊Ｃ３２)とＤＡＣ３２の負荷抵抗Ｒ３６／Ｍ(とＲ３５／Ｍ)をΔΣ型第１のＡＤ変換器１１ＢとΔΣ型第２のＡＤ変換器１２Ｂで違う値を用いればよい。
具体的には、ΔΣ型第１のＡＤ変換器１１ＢにおいてＮ＝１、Ｍ＝１とすると、ΔΣ型第２のＡＤ変換器１２ＢにおいてはＮ＝４とするか、もしくはＭ＝４とすれば容易に実現できる。
ぞれぞれのΔΣ型ＡＤ変換器１１Ｂ，１２Ｂの出力にかけ合わせる係数α^２＝０．０６２５とα^−１＝４も、前述した第２の実施形態と同様にビットシフトのみで容易に実現できる。

本実施形態によれば、無線通信における受信機をはじめとし、オーディオ機器や医療計測器等に応用されるＡＤ変換器において次のような効果を得ることができる。
すなわち、ＡＤ変換器において発生する３次歪み成分を同一のＡＤ変換器を２つ用意しそれぞれの入出力に適切な係数を掛けて差分をとることで除去し、ダイナミックレンジが歪みで制限されるＡＤ変換器の特性を大幅に改善することができる。
この手法は低電源電圧化でのＡＤ変換器の設計において特に有効となる。

＜４．第４の実施形態＞
図７は、本第４の実施形態に係る信号処理システムの構成例を示すブロック図である。

本信号処理システム１００は、第１から第３の実施形態に係るＡＤ変換装置１０〜１０Ｂが適用可能な信号処理システムとして形成されている。信号処理システム１００としては、通信機の受信装置の信号処理システム等が例示される。

本信号処理システム１００は、アナログ信号処理回路１１０、ＡＤ変換器１２０、およびデジタル信号処理回路１３０を含んで構成されている。
信号処理システム１００において、ＡＤ変換器１２０として、第１から第３の実施形態に係るＡＤ変換装置１０〜１０Ｂのいずれかが適用可能である。

図７の信号処理システム１００では、信号処理をできるだけデジタル信号処理回路１３０で行い、アナログ信号処理回路１１０の規模を小さくすることで、小型化・高効率化が見込める。
ここで、上記のようなシステムを実現する、すなわちアナログ信号処理回路１１０で行っていた信号処理をデジタル信号処理回路１３０で行うためには、できるだけ元の信号の情報を損なわずにＡＤ変換することが必要になる。このため、高いＳＮ比を持つＡＤ変換器が必要となる。

より高いＳＮ比を実現するには、＜１＞分解能（bit数）をより高くする、＜２＞回路の雑音をより小さくする、という２つの条件が必要となる。また、ＡＤ変換器には高い変換速度も必要となる。これは扱う情報量がシステムの高度化に合わせて多くなってきているためである。
このような条件に適合するＡＤ変換器１２０の例として、パイプライン型ＡＤ変換器として機能する第２の実施形態に係るＡＤ変換装置１０Ａが適用可能である。

なお、上述した実施形態においては、シングル動作、差動動作のどちらでも適用可能である。

１０，１０Ａ，１０Ｂ・・・ＡＤ変換装置、１１，１１Ａ，１１Ｂ・・・第１のＡＤ変換器、１２，１２Ａ，１２Ｂ・・・第２のＡＤ変換器、１３・・・利得付与回路、１４，１４Ａ，１４Ｂ・・・第１の乗算器、１５，１５Ａ，１５Ｂ・・・第２の乗算器、１６・・・減算器、２０・・・パイプラインＡＤ変換器の入力段回路、３０・・・ΔΣ変調器、ＤＡＣ３１，ＤＡＣ３２・・・ＤＡ変換器、ＩＮＴ３１，ＩＮＴ３２・・・積分器、Ｑｕａｎ３１・・・量子化器、ＡＤＤ３１、ＡＤＤ３２・・・加算器。

Claims (6)

1. 入力アナログ信号をデジタル信号に変換する第１のアナログデジタル（ＡＤ）変換器と、
   入力アナログ信号を係数αでα倍したアナログ信号をデジタル信号に変換する第２のＡＤ変換器と、
   上記第１のＡＤ変換器の出力信号に上記係数αを２乗した値α^２を掛け合わせる第１の演算器と、
   上記第２のＡＤ変換器の出力信号に上記係数αを−１乗した値α^−１を掛け合わせる第２の演算器と、
   上記第１の演算器の演算結果と上記第２の演算器の演算結果との差分をとり、入力信号のＡＤ変換結果として出力する第３の演算器と
   を有するＡＤ変換装置。
2. 上記第１のＡＤ変換器および第２のＡＤ変換器は、
   入力段に入力信号をサンプリングするための入力容量を含むパイプライン型ＡＤ変換器により形成され、
   上記第１のＡＤ変換器の入力容量と上記第２のＡＤ変換器の入力容量の値が異なる
   請求項１記載のＡＤ変換装置。
3. 上記第２のＡＤ変換器の入力容量値が上記第１のＡＤ変換器の入力容量値より小さい
   請求項２記載のＡＤ変換装置。
4. 上記第１のＡＤ変換器および第２のＡＤ変換器は、ΔΣ変調器により形成され、
   上記ΔΣ変調器は、
   少なくとも一つの積分器と、
   積分容量を含み、上記積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
   上記量子化器によるデジタル信号をアナログ信号に変換し、負荷抵抗を介して上記積分器の入力側に帰還させる少なくとも一つのデジタルアナログ（ＤＡ）変換器と、
   入力信号が入力される入力抵抗と、を含み、
   上記第１のＡＤ変換器の入力抵抗、積分容量、負荷抵抗と上記第２のＡＤ変換器の入力抵抗、積分容量、負荷抵抗の値が異なる
   請求項１記載のＡＤ変換装置。
5. 上記第２のＡＤ変換器の入力抵抗、積分容量の値が上記第１のＡＤ変換器の入力抵抗、積分容量の値より大きく、
   上記第２のＡＤ変換器の負荷抵抗の値が上記第１のＡＤ変換器の負荷抵抗の値より小さい
   請求項４記載のＡＤ変換装置。
6. アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換装置を有し、
   上記ＡＤ変換装置は、
   入力アナログ信号をデジタル信号に変換する第１のアナログデジタル（ＡＤ）変換器と、
   入力アナログ信号を係数αでα倍したアナログ信号をデジタル信号に変換する第２のＡＤ変換器と、
   上記第１のＡＤ変換器の出力信号に上記係数αを２乗した値α^２を掛け合わせる第１の演算器と、
   上記第２のＡＤ変換器の出力信号に上記係数αを−１乗した値α^−１を掛け合わせる第２の演算器と、
   上記第１の演算器の演算結果と上記第２の演算器の演算結果との差分をとり、入力信号のＡＤ変換結果として出力する第３の演算器と、を含む
   信号処理システム。

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