JP5633398B2 - Δς変調器および信号処理システム - Google Patents
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Description
図1(B)のΔΣ変調器1Bは、積分器INT1,INT2,INT3,INT4、量子化器Quan、加算器ADD1,ADD2、およびDA変換器DAC1により構成される。
このとき量子化器Quanにおいて発生する量子化雑音のデジタル出力信号vへの雑音伝達関数(NTF)は図1(A),(B)ともに、次の式(1)で表され、高域通過型の周波数特性を示す。
図3は、ΔΣ変調器の要素ブロックである加算器の構成例を示す回路図である。
図3の加算器ADDは、演算増幅器OTA2、および抵抗素子R1,R2を有する。
また、積分器INTの直前に加算器ADDが存在する場合に限っては増幅器1つで積分器と加算器を合わせて実現することができる。
この回路の出力電圧voutは、式(4)のように表すことができ、加算器と積分器を合わせた動作になることがわかる。
一方で、図1(B)のフィードフォワード型では量子化器Quanの直前に置かれている加算器は積分器と合わせた回路にすることができないため増幅器が5つ必要になり消費電力および回路規模の増大に繋がる。
積分器を2つ通ると次数が2次上がってしまうのでa1を含むフィードフォワード経路は定数ではなくsa1とし、微分特性を持たせることにより1次の係数を実現している。
さらに、積分器INT4についても、積分器INT1の出力電圧がCffというアドミタンスにより変換された周波数の高い電流を入力できなければいけないため消費電力が増加する。
図7は、フィードバックとフィードフォワードを併用したΔΣ変調器を示す図である。
なお、説明は以下の順序で行う。
1.第1の実施形態
2.第2の実施形態
3.第3の実施形態
4.第4の実施形態
[ΔΣ変調器の第1の概略構成]
図8は、本第1の実施形態に係るΔΣ変調器の概略構成を示す図である。
ΔΣ変調器10は、第1の加算器ADD11、第2の加算器ADD12、およびフィードバックループに配置されるデジタルアナログ(DA)変換器DAC11を有する。
また、本第1の実施形態に係るΔΣ変調器10では、第4の積分器INT14の出力に係数a2’が掛けられた後、経路信号として第1の加算器ADD11に入力されるようにフィードフォワード経路FFW11が形成されている。
同様に、本第1の実施形態に係るΔΣ変調器10では、第3の積分器INT13の出力に係数a3’が掛けられた後、経路信号として第1の加算器ADD11に入力されるようにフィードフォワード経路FFW12が形成されている。
本第1の実施形態に係るΔΣ変調器10は、量子化器Quan11の出力を第1の加算器ADD11にフィードバックさせるDA変換器は配置されていない。
DA変換器DAC11の利得は1に設定されている。
第2の加算器ADD12の出力が第4の積分器INT14の入力に接続されている。
第4の積分器INT14の出力が第3の積分器INT13の入力に接続され、かつ、係数a2’のフィードフォワード経路FFW11を介して第1の加算器ADD11の第1の入力端子に接続されている。
第3の積分器INT13の出力が第2の積分器INT12の入力に接続され、かつ、係数a3’のフィードフォワード経路FFW12を介して第1の加算器ADD11の第1の入力端子に接続されている。
第2の積分器INT12の出力が第1の加算器ADD11の第2の入力端子に接続され、第1の加算器ADD11の出力が第1の積分器INT11の入力に接続され、第1の積分器INT11の出力が量子化器Quan11の入力に接続されている。
量子化器Quan11の出力がデジタル信号の出力端子Tvに接続され、このデジタル信号はDA変換器DAC11に帰還(フィードバック)されている。
係数a2’および数a3’が第1の係数に相当する。
さらに図7中のa2,a3で表されるフィードフォワード係数をそれぞれ第1の係数a2’,a3’とし、図7のDAC1を不要として取り外している。
上述したように、表1は、図7に示すΔΣ変調器と本第1の実施形態に係る図8のΔΣ変調器それぞれの開ループ伝達関数の各次数の係数を示している。
図7のΔΣ変調器1Dと図8のΔΣ変調器10の各次数の係数が同じであれば両者は等価であると言える。
そこで、図8において各経路の係数を求めるためには図7(もしくは図5もしくは図1(B))の係数を元にして、次の式(5)で表される連立方程式の解を用いればよい。
3次方程式の解は2つの共役な複素解と1つの実数解となるがこのうちの実数解を用いれば抵抗だけで実現可能である。抵抗は小さい面積で実現でき、電力も消費しないため図7の変調器と比べて低消費電力化と小面積化が達成できる。
ここで抵抗Ra1’が第2の抵抗に相当し、抵抗Ra2’およびRa3’が第1の抵抗に相当する。
演算増幅器OTA11の正側入力端子が抵抗Ra2’を介して第4の積分器INT14の出力電圧Vint4の供給ラインに接続され、抵抗Ra3’を介して第3の積分器INT13の出力電圧Vint3の供給ラインに接続されている。
さらに、演算増幅器OTA11の正側入力端子は抵抗R4を介して第2の積分器INT12の出力電圧Vint2の供給ラインに接続されている。
演算増幅器OTA11の正側入力端子と各Ra2’,Ra3’,R4との接続部により第1の加算器ADD11が形成されている。
演算増幅器OTA11の正側入力端子と出力端子間に抵抗Ra1’と容量Cが直列に接続されている。
演算増幅器OTA11の負側入力端子は接地されている。
このとき式(5)の係数a1’が正の数でないと負の抵抗が必要となり図9の回路が実現できないことになるが、係数a1’が必ず正の数であることを以下のように示すことができる。
式(5)をa1’について解くと、次のようになる。
[ΔΣ変調器の第2の概略構成]
図10は、本第2の実施形態に係る遅延補償のための帰還経路を有する連続時間系4次ΔΣ変調器の概略構成を示す図である。
図11は、比較例である遅延補償のための帰還経路を有する連続時間系4次ΔΣ変調器を示す図である。
ΔΣ変調器10Aは、第2のDA変換器DAC12を有し、量子化器Quan11の出力がDA変換器DAC12に帰還(フィードバック)され、DA変換器DAC12の出力が第1の積分器INT11の入力側に接続されている。
DA変換器DAC12の利得はkに設定されている。
図12は、本第2の実施形態に係る遅延補償のための帰還経路を有する連続時間系4次ΔΣ変調器の具体的な構成例を示す図である。
図12において、+uは正側アナログ入力信号を、−uは負側アナログ信号を、Voutはデジタル出力信号をそれぞれ表している。
ΔΣ変調器10Aは、第2のDA変換器DAC12の第1の出力端子TVDAC1に対して直列に接続された抵抗Ra01および容量Ca01、並びに、第2の出力端子TVDAC2に対して直列に接続された抵抗Ra02および容量Ca02を有する。
抵抗Ra01および抵抗Ra02が第3の抵抗に相当する。
ΔΣ変調器10Aは、第1のDA変換器DAC11の第1の出力端子TVDAC3に対し接続された抵抗RDAC1、並びに、第2の出力端子TVDAC4に対して接続された抵抗RDAC2を有する。
ΔΣ変調器10Aは、第3の積分器INT13の出力部に、第2の積分器INT12の入力に接続された抵抗R31,R32を有し、かつ、フィードフォワード経路FFW12Aが接続されている。フィードフォワード経路FFW12Aには抵抗Ra3’が接続されている。
ΔΣ変調器10Aは、第4の積分器INT14の出力部に、第3の積分器INT13の入力に接続された抵抗R21,R22を有し、かつ、フィードフォワード経路FFW11Aが接続されている。フィードフォワード経路FFW11Aには抵抗Ra2’が接続されている。
第2の加算器ADD12は、抵抗R11、抵抗RDAC1の接続点により第3端子TADD3が形成され、抵抗R12、抵抗RDAC2の接続点により第4端子TADD4が形成されている。
演算増幅器OTA11は、正負側入力端子(非反転入力端子+)が第1の加算器ADD11の第1端子TADD1に接続され、負側入力端子(反転入力端子−)が第1の加算器ADD11Aの第2端子TADD2に接続されている。
演算増幅器OTA11の正側出力端子が量子化器Quan11の正側入力端子に接続され、負側出力端子が量子化器Quan11の負側入力端子に接続されている。
そして、演算増幅器OTA11の負側出力端子と正側入力端子間に容量C41と抵抗Ra1’が直列に接続されている。
演算増幅器OTA11の正出力端子と負側出力端子間に容量C42と抵抗Ra1’が直列に接続されている。
演算増幅器OTA12は、正負側入力端子(非反転入力端子+)が抵抗R31に接続され、負側入力端子(反転入力端子−)が抵抗R32に接続されている。
演算増幅器OTA12の正側出力端子が抵抗R41に接続され、負側出力端子が抵抗R42に接続されている。
そして、演算増幅器OTA12の負側出力端子と正側入力端子間に容量C31が接続されている。
演算増幅器OTA12の正出力端子と負側出力端子間に容量C32が接続されている。
演算増幅器OTA13は、正負側入力端子(非反転入力端子+)が抵抗R21に接続され、負側入力端子(反転入力端子−)が抵抗R22に接続されている。
演算増幅器OTA13の正側出力端子が抵抗R31に接続され、負側出力端子が抵抗R32に接続されている。
そして、演算増幅器OTA13の負側出力端子と正側入力端子間に容量C21が接続されている。
演算増幅器OTA13の正出力端子と負側出力端子間に容量C22が接続されている。
演算増幅器OTA14は、正負側入力端子(非反転入力端子+)が第3端子TADD3に接続され、負側入力端子(反転入力端子−)が第4端子TADD4に接続されている。
演算増幅器OTA14の正側出力端子が抵抗R21に接続され、負側出力端子が抵抗R22に接続されている。
そして、演算増幅器OTA14の負側出力端子と正側入力端子間に容量C11が接続されている。
演算増幅器OTA14の正出力端子と負側出力端子間に容量C12が接続されている。
これを補うために遅延補償のための0次(周波数特性に依存しない)の帰還経路を持たせる技術が知られている。
図11中のDA変換器DAC12Aが遅延補償のために追加した回路となっており量子化器Quan11の直前(入力段)の加算器を省略するためにDA変換器DAC12Aの利得をsa0とし微分特性をもたせている。
DA変換器DAC12Aの出力は第1の積分器INT11を通過し積分されるため結果的に量子化器Quan11の入力では周波数に依存しない帰還信号が得られる。
図10および図12中の各次数の係数a1’,a2’とa3’の導出は図8の場合と全く同じである。また、遅延補償のためのDA変換器DAC12の利得kは第1の積分器INT11の伝達関数の変更に伴って以下のようにする必要がある。
[ΔΣ変調器の第3の概略構成]
図13は、本第3の実施形態に係るNTFに伝送零点を有する連続時間系4次ΔΣ変調器の概略構成を示す図である。
図14は、比較例であるNTFに伝送零点を有する連続時間系4次ΔΣ変調器を示す図である。
ΔΣ変調器10Bは、遅延補償経路の第2のDA変換器をなくし、第3の積分器INT13と第2の積分器INT12との間の第3の加算器ADD13が配置されている。
そして、ΔΣ変調器10Bは、第3の積分器INT13の出力を利得a4をもって第4の積分器INT14の入力側に帰還させるフィードバック経路FDB11が形成されている。
さらに、ΔΣ変調器10Bは、第1の積分器INT11の出力を利得a5をもって第2の積分器INT12の入力側(第3の加算器ADD13)に帰還させるフィードバック経路FDB12が形成されている。
図15は、本第3の実施形態に係るNTFに伝送零点を有する連続時間系4次ΔΣ変調器の具体的な構成例を示す図である。
そして、図12の回路構成に、フィードバック経路FDB11およびFDB12が追加されている。
フィードバック経路FDB11には抵抗Ra4が接続され、フィードバック経路FDB12には抵抗Ra5が接続されている。
図14のΔΣ変調器は、第1の積分器INT11の出力から第2の積分器INT12の入力へ、同様に第3の積分器INT13の出力から第4の積分器INT14の入力へそれぞれ帰還をかけることにより共振器を作り全体として2つの伝送零点をつくっている。
これによりノイズシェイピング効果を高めることが可能となり、上記の遅延補償と合わせてΔΣ変調器の設計においては一般的な技術となっている。
図13中の各次数の係数a1’,a2’とa3’の導出も図8の場合と全く同じである。
NTFに伝送零点を持たせた場合は本技術を適用する際に、第1の積分器INT11の出力から第2の積分器INT12の入力へ帰還をかけると次のようになる。
第1の積分器INT11に追加した抵抗Ra1 ’の影響により共振器(図13中点線部)のクオリティファクターが低下し、ノイズシェイピング効果が薄れてしまう。
共振器のクオリティファクターを低下させないためには,図15に示す通り第1の積分器INT11中の容量C41と抵抗Ra1’、並びに、容量C42とRa1’の間の接続部(接続点)から第2の積分器INT12の入力部へ帰還をかける回路とすればよい。
そして、図12の回路構成に、フィードバック経路FDB11およびFDB12が追加されている。
フィードバック経路FDB11には抵抗Ra4 ’が接続され、フィードバック経路FDB12には抵抗Ra5 ’が接続されている。
図16は、本第4の実施形態に係る信号処理システムの構成例を示すブロック図である。
信号処理システム100において、AD変換器120として、第1から第3の実施形態に係るAD変換器として機能するΔΣ変調器10〜10Bのいずれかが適用可能である。
ここで、上記のようなシステムを実現する、すなわちアナログ信号処理回路110で行っていた信号処理をデジタル信号処理回路130で行うためには、できるだけ元の信号の情報を損なわずにAD変換することが必要になる。このため、高いSN比を持つAD変換器が必要となる。
(1)アナログ信号の入力に対して縦続接続された複数の積分器と、
上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
少なくとも初段の上記積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用DA変換器と、
上記最終段の積分器の入力段側に配置され、当該最終段の積分器の前段の積分器の出力と、少なくとも他の経路から少なくとも一つの第1の係数を持つ第1の抵抗を介しての供給される少なくとも一つの経路信号とを加算する加算器と、を有し、
上記最終段の積分器は、
演算増幅器と、
積分容量と、
第2の係数を持つ第2の抵抗と、を含み、
演算増幅器の一入力端子と出力端子間に直列に上記積分容量と上記第2の抵抗が接続され、
開ループ伝達関数の各次数の係数が、上記第1の抵抗の第1の係数と上記第2の抵抗の第2の係数に応じて決定される
ΔΣ変調器。
(2)上記最終段の積分器の入力側には抵抗を介して縦続接続される少なくとも2段の積分器と、
少なくとも初段の積分器の出力を上記第1の抵抗を介して上記最終段の積分器の入力側の上記加算器にフィードフォワードするフィードフォワード経路と、を含む
上記(1)記載のΔΣ変調器。
(3)上記最終段の積分器の入力側の上記加算器に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用の第2のDA変換器をさらに有する
上記(1)または(2)に記載のΔΣ変調器。
(4)上記第2のDA変換器の出力と上記最終段の積分器とを結合する容量と、
上記容量と直列に接続された第3の抵抗と、を有する
上記(3)記載のΔΣ変調器。
(5)上記最終段の積分器が共振器を形成し、
上記直列接続された積分容量と第2の抵抗の接続部が、上記量子化器の2段前の積分器の入力側にフィードバックされている
上記(1)または(2)記載のΔΣ変調器。
(6)アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタル(AD)変換機能を有するΔΣ変調器を有し、
上記ΔΣ変調器は、
アナログ信号の入力に対して縦続接続された複数の積分器と、
上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
少なくとも初段の上記積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用DA変換器と、
上記最終段の積分器の入力段側に配置され、当該最終段の積分器の前段の積分器の出力と、少なくとも他の経路から少なくとも一つの第1の係数を持つ第1の抵抗を介しての供給される少なくとも一つの経路信号とを加算する加算器と、を有し、
上記最終段の積分器は、
演算増幅器と、
積分容量と、
第2の係数を持つ第2の抵抗と、を含み、
演算増幅器の一入力端子と出力端子間に直列に上記積分容量と上記第2の抵抗が接続され、
開ループ伝達関数の各次数の係数が、上記第1の抵抗の第1の係数と上記第2の抵抗の第2の係数に応じて決定される
信号処理システム。
Claims (6)
- アナログ信号の入力に対して縦続接続された複数の積分器と、
上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
少なくとも初段の上記積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用デジタルアナログ(DA)変換器と、
少なくとも初段の積分器の出力を、少なくとも一つのフィードフォワード利得係数である第1の係数を持つ上記第1の抵抗を介して上記最終段の積分器の入力側に経路信号としてフィードフォワードする少なくとも一つのフィードフォワード経路と、
上記最終段の積分器の入力段側に配置され、当該最終段の積分器の前段の積分器の出力と、上記少なくとも一つのフィードフォワード経路を介して供給される少なくとも一つの経路信号とを加算する加算器と、を有し、
上記最終段の積分器の入力側には抵抗を介して縦続接続される少なくとも2段の積分器を含み、
上記最終段の積分器は、
演算増幅器と、
積分容量と、
当該最終段の積分器の処理に適用される第2の係数を持つ第2の抵抗と、を含み、
上記演算増幅器の一入力端子と出力端子間に直列に上記積分容量と上記第2の抵抗が接続され、
上記最終段の積分器が共振器を形成し、
上記直列接続された積分容量と第2の抵抗の接続部が、上記量子化器の2段前の積分器の入力側にフィードバックされ、
ΔΣ変調器の開ループ利得の各次数の係数が、上記第1の抵抗の第1の係数と上記第2の抵抗の第2の係数に応じて決定される
ΔΣ変調器。 - 上記直列接続された積分容量と第2の抵抗の接続部が、上記量子化器の2段前の積分器の入力側にフィードバックされているフィードバック経路には抵抗が接続されている
請求項1記載のΔΣ変調器。 - 上記加算器は、
上記最終段の積分器の前段の積分器の出力に接続された上記抵抗と、上記フィードフォワード経路の第1の抵抗と、上記最終段の積分器の上記演算増幅器の一入力端子との接続部により形成されている
請求項1または2記載のΔΣ変調器。 - アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタル(AD)変換機能を有するΔΣ変調器を有し、
上記ΔΣ変調器は、
アナログ信号の入力に対して縦続接続された複数の積分器と、
上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
少なくとも初段の上記積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用デジタルアナログ(DA)変換器と、
少なくとも初段の積分器の出力を、少なくとも一つのフィードフォワード利得係数である第1の係数を持つ上記第1の抵抗を介して上記最終段の積分器の入力側に経路信号としてフィードフォワードする少なくとも一つのフィードフォワード経路と、
上記最終段の積分器の入力段側に配置され、当該最終段の積分器の前段の積分器の出力と、上記少なくとも一つのフィードフォワード経路を介して供給される少なくとも一つの経路信号とを加算する加算器と、を有し、
上記最終段の積分器の入力側には抵抗を介して縦続接続される少なくとも2段の積分器を含み、
上記最終段の積分器は、
演算増幅器と、
積分容量と、
当該最終段の積分器の処理に適用される第2の係数を持つ第2の抵抗と、を含み、
上記演算増幅器の一入力端子と出力端子間に直列に上記積分容量と上記第2の抵抗が接続され、
上記最終段の積分器が共振器を形成し、
上記直列接続された積分容量と第2の抵抗の接続部が、上記量子化器の2段前の積分器の入力側にフィードバックされ、
ΔΣ変調器の開ループ利得の各次数の係数が、上記第1の抵抗の第1の係数と上記第2の抵抗の第2の係数に応じて決定される
信号処理システム。 - 上記直列接続された積分容量と第2の抵抗の接続部が、上記量子化器の2段前の積分器の入力側にフィードバックされているフィードバック経路には抵抗が接続されている
請求項4記載の信号処理システム。 - 上記加算器は、
上記最終段の積分器の前段の積分器の出力に接続された上記抵抗と、上記フィードフォワード経路の第1の抵抗と、上記最終段の積分器の上記演算増幅器の一入力端子との接続部により形成されている
請求項4または5記載の信号処理システム。
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