JPH0295023A - Σ△変調形ａ／ｄ変換器 - Google Patents
Σ△変調形ａ／ｄ変換器Info
- Publication number
- JPH0295023A JPH0295023A JP24790488A JP24790488A JPH0295023A JP H0295023 A JPH0295023 A JP H0295023A JP 24790488 A JP24790488 A JP 24790488A JP 24790488 A JP24790488 A JP 24790488A JP H0295023 A JPH0295023 A JP H0295023A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- output
- integrator
- modulation type
- constitution
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 abstract description 8
- 230000004069 differentiation Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 3
- 239000000470 constituent Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はΣΔ変調形Ａ／Ｄ変換器に関し、更に詳しくは
変換精度を向上させることができるΣΔ変調形Ａ／Ｄ変
換器に関する。
変換精度を向上させることができるΣΔ変調形Ａ／Ｄ変
換器に関する。
［従来の技術］
アナログ信号をディジタル信号に変えるのに、△／Ｄ変
換器が用いられるが、近年Σ△変調形Ａ／Ｄ変換器が注
目をあびている。第４図はこのΣ△変調形Ａ／Ｄ変換器
の原理構成図である。アナログ人力Ａｉｎは演算器１を
経て積分器２に入り、アナログ積分される。この積分器
２の出力は１ビツト△／Ｄ変換器３にＪ：リディジタル
データに変換される。このΔ／Ｄ変換器３の出力は１ビ
ツトＤ／Ａ変換器４によりアナログ信号に戻された後、
演算器１の負入力に入る。そして、この帰還により積分
器２は入力Ａｉｎと帰還信号との差分を積分することに
なる。以上説明した演算器１．積分器２．１ビツト△／
Ｄ変換器３及び１ビツトＤ／Ａ変換器４とで構成された
回路はΣΔ変調回路（Σ△モジュレータ）とげばれる。
換器が用いられるが、近年Σ△変調形Ａ／Ｄ変換器が注
目をあびている。第４図はこのΣ△変調形Ａ／Ｄ変換器
の原理構成図である。アナログ人力Ａｉｎは演算器１を
経て積分器２に入り、アナログ積分される。この積分器
２の出力は１ビツト△／Ｄ変換器３にＪ：リディジタル
データに変換される。このΔ／Ｄ変換器３の出力は１ビ
ツトＤ／Ａ変換器４によりアナログ信号に戻された後、
演算器１の負入力に入る。そして、この帰還により積分
器２は入力Ａｉｎと帰還信号との差分を積分することに
なる。以上説明した演算器１．積分器２．１ビツト△／
Ｄ変換器３及び１ビツトＤ／Ａ変換器４とで構成された
回路はΣΔ変調回路（Σ△モジュレータ）とげばれる。
方、１ピツ１〜Ａ／Ｄ変換器３の出力には高周波数域に
かたにつたノイズ゛が重畳されている。そこで、続くデ
ィジタルフィルタ５によりこのノイズ除去を行った後、
データはレジスタ６に入る。
かたにつたノイズ゛が重畳されている。そこで、続くデ
ィジタルフィルタ５によりこのノイズ除去を行った後、
データはレジスタ６に入る。
このレジスタ６にはｆ／Ｎ（ｆは動作クロック周波数、
Ｎはデシメーションファクタ）のクロックにより分周さ
れ、出力される。このレジスタ６（デシメータと呼ばれ
る）の出力が図に示すＡ／Ｄ変換器の出力になる。つま
り、時系列データ列（アナログ入力）・・・Ｄ＋ 、Ｄ
＋÷１．・・・と係数列・・・ａｌ ＋ ８１４１ 、
”’との積−ａ ＋ Ｄ Ｉ、 ａ ＋ｎ Ｄ ｎ＋
、 ゛”の和を求めると、フィルタリングされたことに
なりノイズ除去が行え、この和をデシメーションファク
タＮで分局することにより、所望のＡ／Ｄ変換データが
得られることになる。このようなΣΔ変調形Ａ／Ｄ変換
器は、アナログ人力△ｉｎの周波数に比較して十分に高
い周波数を動作クロックとして用いることにより、従来
のＡ／Ｄ変換器には必要であったサンプルホールド回路
が不要になる他、Ｄ／Ａ変換器が１ビツトですむ等の特
長をもっている、。
Ｎはデシメーションファクタ）のクロックにより分周さ
れ、出力される。このレジスタ６（デシメータと呼ばれ
る）の出力が図に示すＡ／Ｄ変換器の出力になる。つま
り、時系列データ列（アナログ入力）・・・Ｄ＋ 、Ｄ
＋÷１．・・・と係数列・・・ａｌ ＋ ８１４１ 、
”’との積−ａ ＋ Ｄ Ｉ、 ａ ＋ｎ Ｄ ｎ＋
、 ゛”の和を求めると、フィルタリングされたことに
なりノイズ除去が行え、この和をデシメーションファク
タＮで分局することにより、所望のＡ／Ｄ変換データが
得られることになる。このようなΣΔ変調形Ａ／Ｄ変換
器は、アナログ人力△ｉｎの周波数に比較して十分に高
い周波数を動作クロックとして用いることにより、従来
のＡ／Ｄ変換器には必要であったサンプルホールド回路
が不要になる他、Ｄ／Ａ変換器が１ビツトですむ等の特
長をもっている、。
ここで、積分器２のゲインをＨとすると、第４図に示す
回路の伝達関数１）ｏｕｔ：／Ａｉｎは次式％式％ 上式より、この種のＡ／Ｄ変換器は、積分器２のゲイン
を十分大きくとることにより、アナログ入力はそのまま
出力されるのに比較し、ノイズを極めて圧縮することが
できることが分かる。
回路の伝達関数１）ｏｕｔ：／Ａｉｎは次式％式％ 上式より、この種のＡ／Ｄ変換器は、積分器２のゲイン
を十分大きくとることにより、アナログ入力はそのまま
出力されるのに比較し、ノイズを極めて圧縮することが
できることが分かる。
第５図はディジタルフィルタ部の構成例を示で図である
。第４図と同一のちのは、同一の符号を付して示す。こ
こで、ΣΔ変調部（第４図の構成要素１〜４まで〉につ
いては、Σ△モジュレータ１０として簡略化して示ず。
。第４図と同一のちのは、同一の符号を付して示す。こ
こで、ΣΔ変調部（第４図の構成要素１〜４まで〉につ
いては、Σ△モジュレータ１０として簡略化して示ず。
ディジタルフィルタ５は、図に示すように、周波数ｆの
動作クロック（以下単に動作クロックＯＫという）を受
けるアドレスカウンタ５ａ、該アドレスカウンタ５ａの
出力をアドレス信号として受ける係数ＲＯＭ５ｂ、該係
数ＲＯＭ５ｂの出力（複数ビット）とΣΔモジュレータ
１０出力（１ビツト）を受け、係数データの各ビット毎
にΣ△モジュレータ１０の出力との排他的論理和をとる
排他的論理回路５ｃ、該排他的論理和回路５Ｇの出力を
受けるアダー（加算器）５ｄ及び該加算器５ｄの出力を
受けるレジスタ５ｅより構成されている。レジスタ５ｅ
は動作クロックＣＫにより駆動され、その出力の一部は
加算器５ｄにフィードバックされている。そして、その
出力はレジスタ６に入っている。
動作クロック（以下単に動作クロックＯＫという）を受
けるアドレスカウンタ５ａ、該アドレスカウンタ５ａの
出力をアドレス信号として受ける係数ＲＯＭ５ｂ、該係
数ＲＯＭ５ｂの出力（複数ビット）とΣΔモジュレータ
１０出力（１ビツト）を受け、係数データの各ビット毎
にΣ△モジュレータ１０の出力との排他的論理和をとる
排他的論理回路５ｃ、該排他的論理和回路５Ｇの出力を
受けるアダー（加算器）５ｄ及び該加算器５ｄの出力を
受けるレジスタ５ｅより構成されている。レジスタ５ｅ
は動作クロックＣＫにより駆動され、その出力の一部は
加算器５ｄにフィードバックされている。そして、その
出力はレジスタ６に入っている。
このように構成されたディジタルフィルタの動作は、概
略以下のとおりである。つまり、ΣΔモジコレータ１０
の出力と係数ＲＯＭ５ｂとの論理和を加算器５ｄに入れ
、動作クロックＯＫにより順次レジスタ５ｅに保持され
ていた前のデータと加算する。この動作を必要回数だけ
繰返し、繰り返した結果（データの累算値）をデシメー
タ６によりデシメーションすることにより、所望のＡ／
Ｄ変換データが得られるようになっている。
略以下のとおりである。つまり、ΣΔモジコレータ１０
の出力と係数ＲＯＭ５ｂとの論理和を加算器５ｄに入れ
、動作クロックＯＫにより順次レジスタ５ｅに保持され
ていた前のデータと加算する。この動作を必要回数だけ
繰返し、繰り返した結果（データの累算値）をデシメー
タ６によりデシメーションすることにより、所望のＡ／
Ｄ変換データが得られるようになっている。
［発明が解決しようとする課題］
Σ△変調形Ａ／Ｄ変換器は、従来の積分形のＡ／Ｄ変換
器等に比較して高速動作が可能等のメリットがあるが、
その反面以下に示すような不具合も有している。第４図
について説明したように、Σ△変調形Ａ／Ｄ変換器では
Ａ／Ｄ変換器３及びＤ／Ａ変換器４は１ビットの簡単な
構成のものである。このなかで、特にＤ／Ａ変換器４が
ΣΔ変調形△／Ｄ変換器の精度に大きな影響を与える。
器等に比較して高速動作が可能等のメリットがあるが、
その反面以下に示すような不具合も有している。第４図
について説明したように、Σ△変調形Ａ／Ｄ変換器では
Ａ／Ｄ変換器３及びＤ／Ａ変換器４は１ビットの簡単な
構成のものである。このなかで、特にＤ／Ａ変換器４が
ΣΔ変調形△／Ｄ変換器の精度に大きな影響を与える。
このＤ／Ａ変換器においては、その振幅はそれ程問題と
ならないが、出力波形の時間軸方向については極めて高
精度である必要がある。特に、そのスイッチング波形の
品質（立ち上がりと立ち下がりの遅れ時間の差、立ち上
がりと立ち下がりのスロープの差等）がＡ／Ｄ変換の精
度に大ぎな影響を与える。
ならないが、出力波形の時間軸方向については極めて高
精度である必要がある。特に、そのスイッチング波形の
品質（立ち上がりと立ち下がりの遅れ時間の差、立ち上
がりと立ち下がりのスロープの差等）がＡ／Ｄ変換の精
度に大ぎな影響を与える。
本発明はこのような課題に鑑みてなされたものであって
、その目的は高精度の変換を行うことができるΣΔ変調
形Ａ／Ｄ変換器を実現することにある。
、その目的は高精度の変換を行うことができるΣΔ変調
形Ａ／Ｄ変換器を実現することにある。
［課題を解決するだめの手段］
前記した課題を解決する本発明は、アナログ入力をΣΔ
変調するΣΔ変調回路と、該ΣΔ変調回路の出力を受け
て高周波のノイズ除去を行うディジタルフィルタと、該
ディジタルフィルタの出力を受けるデシメータよりなり
、該デシメータ出力をその出力とするΣΔ変調形Ａ／Ｄ
変換器において、前記Σ△変調回路の内部に用いる積分
器とＤ／Ａ変換器とを差動化構成にしたことを特徴とす
る特許 ている。
変調するΣΔ変調回路と、該ΣΔ変調回路の出力を受け
て高周波のノイズ除去を行うディジタルフィルタと、該
ディジタルフィルタの出力を受けるデシメータよりなり
、該デシメータ出力をその出力とするΣΔ変調形Ａ／Ｄ
変換器において、前記Σ△変調回路の内部に用いる積分
器とＤ／Ａ変換器とを差動化構成にしたことを特徴とす
る特許 ている。
［作用］
差動化構成にしたＤ／Ａ変換器の２つの出力を差動化構
成の積分器に入れる。このような構成とすることによっ
て、Ｄ／Ａ変換器の出力の立ち上がり乃至は立ち下がり
に重畳される誤差の影響を積分器の入力段で相殺する。
成の積分器に入れる。このような構成とすることによっ
て、Ｄ／Ａ変換器の出力の立ち上がり乃至は立ち下がり
に重畳される誤差の影響を積分器の入力段で相殺する。
これにより、Ｄ／Ａ変換器の出力が時間軸方向について
高精度のものとなり、全体として高精度のＡ／Ｄ変換器
を実現Ｊ°ることができる。。
高精度のものとなり、全体として高精度のＡ／Ｄ変換器
を実現Ｊ°ることができる。。
［実施例］
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図は本発明の一実施例を示ず構成ブロック図である
。ディジタルフィルタとデシメータについては省略して
示づ一８図において、１１はその一方の入力にアナログ
人力Δｉｎを、他方にＤ／Ａ変換器の差動出力を受ける
差動積分器、１２は該差動積分器１１の出力を受ける積
分器である。１３は該積分器１２の出力を受けるＡ／Ｄ
変換器、１４は該Ａ／Ｄ変換器１３の出力を受【プる差
動Ｄ／Ａ変換器である。該差動Ｄ／Ａ変換器１４は２個
のＤ／Ａ変換器１４． ａと１４ｂより構成され、これ
らＤ／Ａ変換器１４ａ、１４ｂはそれぞれ位相の互いに
異なった信号を出力するようになっている。非反転側の
Ｄ／Ａ変換器１４ａは差動積分器１１の負入力側に、反
転側のＤ／Ａ変換器１４ｂは差動積分器１１の正入力側
にそれぞれフィードバックされている。従って、該差動
積分器１１は両人力の差を積分することになる。そして
、Ａ／Ｄ変換器１３の出力がΣΔ変調形Ａ／Ｄ変換器の
出力［）ｏｕｔとなっている。
。ディジタルフィルタとデシメータについては省略して
示づ一８図において、１１はその一方の入力にアナログ
人力Δｉｎを、他方にＤ／Ａ変換器の差動出力を受ける
差動積分器、１２は該差動積分器１１の出力を受ける積
分器である。１３は該積分器１２の出力を受けるＡ／Ｄ
変換器、１４は該Ａ／Ｄ変換器１３の出力を受【プる差
動Ｄ／Ａ変換器である。該差動Ｄ／Ａ変換器１４は２個
のＤ／Ａ変換器１４． ａと１４ｂより構成され、これ
らＤ／Ａ変換器１４ａ、１４ｂはそれぞれ位相の互いに
異なった信号を出力するようになっている。非反転側の
Ｄ／Ａ変換器１４ａは差動積分器１１の負入力側に、反
転側のＤ／Ａ変換器１４ｂは差動積分器１１の正入力側
にそれぞれフィードバックされている。従って、該差動
積分器１１は両人力の差を積分することになる。そして
、Ａ／Ｄ変換器１３の出力がΣΔ変調形Ａ／Ｄ変換器の
出力［）ｏｕｔとなっている。
差動積分器１１は、入力抵抗Ｒ１，Ｒ２，Ｒ３と、フィ
ルタを構成する抵抗Ｒ４，コンデンサＣ２と、オペアン
プＵ１及び積分コンデシＦ′ＪＣ１より構成されている
。積分器１２は入力抵抗Ｒ５、積分コンデンサＣ３及び
該コンデンサＣ３と直列接続された帰還抵抗Ｒ６Ｊ：り
構成されている。このように構成された回路の動作を第
２図のタイミングチャートを参照しつつ説明すれば、以
下のと一 おりである。
ルタを構成する抵抗Ｒ４，コンデンサＣ２と、オペアン
プＵ１及び積分コンデシＦ′ＪＣ１より構成されている
。積分器１２は入力抵抗Ｒ５、積分コンデンサＣ３及び
該コンデンサＣ３と直列接続された帰還抵抗Ｒ６Ｊ：り
構成されている。このように構成された回路の動作を第
２図のタイミングチャートを参照しつつ説明すれば、以
下のと一 おりである。
Ａ／Ｄ変換器１３は、第２図（イ）に示すような動作ク
ロックＯＫを受けて動作する。一方、Ｄ／Ａ変換器１４
ａ、１４ｂも同じクロックで動作している。この時の非
反転側のＤ／Ａ変換器１４ａの出力は（イ）に示すクロ
ックＯＫと同期した（ホ）に示すようなものとなる。そ
の出力パルスの立ち下がり側には、図に示すような内部
ディジタル回路に基づくノイズ及び位相遅れ等に基づく
誤差分αが重畳している。この時、他方の反転側のＤ／
Ａ変換器１４ｂの出力は（へ）に示すように、Ｄ／Ａ変
換器１４ａと同様、パルスの立ち下がり時に誤差分αが
重畳している。
ロックＯＫを受けて動作する。一方、Ｄ／Ａ変換器１４
ａ、１４ｂも同じクロックで動作している。この時の非
反転側のＤ／Ａ変換器１４ａの出力は（イ）に示すクロ
ックＯＫと同期した（ホ）に示すようなものとなる。そ
の出力パルスの立ち下がり側には、図に示すような内部
ディジタル回路に基づくノイズ及び位相遅れ等に基づく
誤差分αが重畳している。この時、他方の反転側のＤ／
Ａ変換器１４ｂの出力は（へ）に示すように、Ｄ／Ａ変
換器１４ａと同様、パルスの立ち下がり時に誤差分αが
重畳している。
これら両Ｄ／Ａ変換器１４ａ、１４ｂの出力は差動積分
器１１に入力される。ところが、Ｄ／Ａ変換器１４ａ、
１４ｂは互いに逆位相のパルスを出力するので、誤差分
αが重畳される箇所はそれぞれパルスの反対側になる。
器１１に入力される。ところが、Ｄ／Ａ変換器１４ａ、
１４ｂは互いに逆位相のパルスを出力するので、誤差分
αが重畳される箇所はそれぞれパルスの反対側になる。
従って、誤差分αは相殺されて無くなり、差動積分器１
１の入力としては（ト）に示すような仮想的（理想Ａ／
Ｄ出力（ロ）をα／２だけ遅らぜた波形）なものとなり
、誤差分αを除去した形で積分することができる。
１の入力としては（ト）に示すような仮想的（理想Ａ／
Ｄ出力（ロ）をα／２だけ遅らぜた波形）なものとなり
、誤差分αを除去した形で積分することができる。
従って、全体として精度のよいΣΔ変調形Ａ／Ｄ変換器
を実現することができる。
を実現することができる。
次に、本発明のような差動方式のＤ／Ａ変換器を用いな
い場合の従来方式について説明する。
い場合の従来方式について説明する。
（ロ）は理想的なり、／Ａ変換器出力である。ところが
、実際のＤ／Ａ変換器出力は（ハ）に示すように誤差分
αが重畳されている。従って、（ロ）に示す理想出力と
（ハ）に示す実際の出力との差分が（ニ）に示すような
誤差分（ノイズ）となり、Ａ／Ｄ変換精度を落としてい
た。本発明によれば、誤差分αは除去されるので、（ニ
）に示すような誤差は生じず、正確なＡ／Ｄ変換を行う
ことができる。
、実際のＤ／Ａ変換器出力は（ハ）に示すように誤差分
αが重畳されている。従って、（ロ）に示す理想出力と
（ハ）に示す実際の出力との差分が（ニ）に示すような
誤差分（ノイズ）となり、Ａ／Ｄ変換精度を落としてい
た。本発明によれば、誤差分αは除去されるので、（ニ
）に示すような誤差は生じず、正確なＡ／Ｄ変換を行う
ことができる。
第３図はＡ／Ｄ変換器及びＤ／Ａ変換器を１ビツトとし
た時の本発明の具体的な実施例を示す図である。１ビツ
トのＡ／Ｄ変換器とＤ／Ａ変換器を用いる場合には、回
路が簡略化される。図において、２１は積分器出力を基
準値（ここではＯＶ）と比較するコンパレータで、Ａ／
Ｄ変換器を構成する。２２はコンパレータ２１の出力を
そのＤ入力に受けるＤタイプのフリップフロップで、Ｄ
／Ａ変換器を構成する。そのＱ出力が非反転出力、Ｑ出
力が反転用ノｊどなる。Ｑ出力はＤ／Ａ出力となると共
にＡ／Ｄ変換器の出力１）ｏｕｔにもなる。Ｑ出力はＤ
／Ａ出力となり、そのいずれも積分器（図示せず）にフ
ィードバックされる。
た時の本発明の具体的な実施例を示す図である。１ビツ
トのＡ／Ｄ変換器とＤ／Ａ変換器を用いる場合には、回
路が簡略化される。図において、２１は積分器出力を基
準値（ここではＯＶ）と比較するコンパレータで、Ａ／
Ｄ変換器を構成する。２２はコンパレータ２１の出力を
そのＤ入力に受けるＤタイプのフリップフロップで、Ｄ
／Ａ変換器を構成する。そのＱ出力が非反転出力、Ｑ出
力が反転用ノｊどなる。Ｑ出力はＤ／Ａ出力となると共
にＡ／Ｄ変換器の出力１）ｏｕｔにもなる。Ｑ出力はＤ
／Ａ出力となり、そのいずれも積分器（図示せず）にフ
ィードバックされる。
上述の説明では、Ｄ／Ａ変換器の誤差分が信号の立ち下
がり時に重畳する場合について説明したが、信号の立ち
上がり時に重畳することもある。
がり時に重畳する場合について説明したが、信号の立ち
上がり時に重畳することもある。
その何れか一方の場合もあり、両方に誤差が重畳する場
合もある。信号の立ち下がりに重畳する場合であっても
、第１図に示す本発明は同様に誤差分を除去することが
でき、立ち上がり、立ち下がりの両方に重畳する場合で
あっても誤差分を除去することができる。
合もある。信号の立ち下がりに重畳する場合であっても
、第１図に示す本発明は同様に誤差分を除去することが
でき、立ち上がり、立ち下がりの両方に重畳する場合で
あっても誤差分を除去することができる。
［発明の効果］
以上、詳細に説明したように、本発明によればΣ△変調
回路を構成する積分器とＤ／Ａ変換器を差動構成とする
ことにより、Ｄ／Ａ変換器の出力に重畳する誤差分を除
去することができ、高精度のΣ△変調形Ａ／１〕変換器
を実現づることができる。
回路を構成する積分器とＤ／Ａ変換器を差動構成とする
ことにより、Ｄ／Ａ変換器の出力に重畳する誤差分を除
去することができ、高精度のΣ△変調形Ａ／１〕変換器
を実現づることができる。
【図面の簡単な説明】
第１図は本発明の一実施例を示Ｊ−構成ブロック図、第
２図は各部の動作を示すタイミングチｒ −１−１第３
図は本発明の具体的実施例を示Ｊ゛図、第４図はΣ△変
調形Ａ／Ｄ変換器の原理構成図、第５図はディジタルフ
ィルタの椛成例を示１図である。 １１・・・差動積分器 １２・・・積分器１３・・
・Ａ／Ｄ変換器
２図は各部の動作を示すタイミングチｒ −１−１第３
図は本発明の具体的実施例を示Ｊ゛図、第４図はΣ△変
調形Ａ／Ｄ変換器の原理構成図、第５図はディジタルフ
ィルタの椛成例を示１図である。 １１・・・差動積分器 １２・・・積分器１３・・
・Ａ／Ｄ変換器
Claims (1)
- アナログ入力をΣΔ変調するΣΔ変調回路と、該ΣΔ
変調回路の出力を受けて高周波のノイズ除去を行うディ
ジタルフィルタと、該ディジタルフィルタの出力を受け
るデシメータよりなり、該デシメータ出力をその出力と
するΣΔ変調形Ａ／Ｄ変換器において、前記ΣΔ変調回
路の内部に用いる積分器とＤ／Ａ変換器とを差動化構成
にしたことを特徴とするΣΔ変調形Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24790488A JPH0295023A (ja) | 1988-09-30 | 1988-09-30 | Σ△変調形ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24790488A JPH0295023A (ja) | 1988-09-30 | 1988-09-30 | Σ△変調形ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0295023A true JPH0295023A (ja) | 1990-04-05 |
Family
ID=17170289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24790488A Pending JPH0295023A (ja) | 1988-09-30 | 1988-09-30 | Σ△変調形ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0295023A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5630183A (en) * | 1995-07-26 | 1997-05-13 | Nikon Corporation | Camera accessory mounting and fixing device |
| JP2012160816A (ja) * | 2011-01-31 | 2012-08-23 | Sony Corp | Δς変調器および信号処理システム |
| JP2012165088A (ja) * | 2011-02-04 | 2012-08-30 | Sony Corp | Δς変調器および信号処理システム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01101027A (ja) * | 1987-10-14 | 1989-04-19 | Nippon Telegr & Teleph Corp <Ntt> | 量子化器 |
-
1988
- 1988-09-30 JP JP24790488A patent/JPH0295023A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01101027A (ja) * | 1987-10-14 | 1989-04-19 | Nippon Telegr & Teleph Corp <Ntt> | 量子化器 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5630183A (en) * | 1995-07-26 | 1997-05-13 | Nikon Corporation | Camera accessory mounting and fixing device |
| JP2012160816A (ja) * | 2011-01-31 | 2012-08-23 | Sony Corp | Δς変調器および信号処理システム |
| JP2012165088A (ja) * | 2011-02-04 | 2012-08-30 | Sony Corp | Δς変調器および信号処理システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4509037A (en) | Enhanced delta modulation encoder | |
| EP0454407A2 (en) | Multi-stage sigma-delta analog-to-digital converter | |
| JP3112605B2 (ja) | Ｄ／ａ変換回路 | |
| US5021788A (en) | Digital analog converter | |
| JPS646572B2 (ja) | ||
| US5196853A (en) | Sigma delta converter insensitive to asymmetrical switching times | |
| JP3371681B2 (ja) | 信号処理装置 | |
| KR20040060979A (ko) | 시그마-델타 변조 | |
| US20030031245A1 (en) | Modulator for digital amplifier | |
| JPH04302222A (ja) | シグマデルタ型ｄ／ａ変換器システム | |
| KR20010082331A (ko) | 아날로그-디지털 변환기 | |
| JPH0295023A (ja) | Σ△変調形ａ／ｄ変換器 | |
| EP0635176A1 (en) | ANALOG-TO-DIGITAL CONVERTER. | |
| JP2578651B2 (ja) | Σ△変調形ａ／ｄ変換器用ｄ／ａ変換器 | |
| JP3029625B2 (ja) | パルス幅変調回路 | |
| JPH0295024A (ja) | マルチプレクサ付σ△変調形ａ／ｄ変換器 | |
| JP3138558B2 (ja) | Ａ／ｄ変換回路 | |
| JPH04331517A (ja) | 信号加算装置および信号加算方法 | |
| JPH0435111A (ja) | サンプリングレートコンバータ | |
| JP3230227B2 (ja) | Ａ／ｄコンバータ | |
| Hallgren | Possible applications of the sigma delta digitizer in particle physics | |
| JPH0775291B2 (ja) | Ｄ級増幅器 | |
| JPH04349709A (ja) | Ａ／ｄ変換回路 | |
| FI105622B (fi) | Menetelmä suuren erottelukyvyn digitaali/analogia-muunnoksen suorittamiseksi ja digitaali/analogia-muunnin | |
| US6954160B1 (en) | Filter for digitally processing an analog input signal with analog feedback |