JPS646572B2 - - Google Patents

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JPS646572B2
JPS646572B2 JP58007998A JP799883A JPS646572B2 JP S646572 B2 JPS646572 B2 JP S646572B2 JP 58007998 A JP58007998 A JP 58007998A JP 799883 A JP799883 A JP 799883A JP S646572 B2 JPS646572 B2 JP S646572B2
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JP58007998A
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Shenoi Kishan
Purasado Agurawaru Bakuwachi
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Alcatel Lucent NV
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Alcatel NV
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Publication of JPS646572B2 publication Critical patent/JPS646572B2/ja
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    • H04B14/062—Transmission systems not characterised by the medium used for transmission characterised by the use of pulse modulation using differential modulation, e.g. delta modulation using delta modulation or one-bit differential modulation [1DPCM]
    • H—ELECTRICITY
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
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    • H03M3/438—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path
    • H03M3/454—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with distributed feedback, i.e. with feedback paths from the quantiser output to more than one filter stage

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  • Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
  • Error Detection And Correction (AREA)
  • Oscillators With Electromechanical Resonators (AREA)
  • Filters That Use Time-Delay Elements (AREA)

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、一般にアナログ―デジタル変換器に
関するものであり、さらに詳しく云えばいわゆる
デルタ―シグマ（以下ΔΣと記載する）変調器に
関するものである。
〔発明の技術的背景〕
最新の情報伝送方式においてはしばしば分離し
たチヤンネルで伝送するためにアナログ入力信号
をデジタル信号に変換することが行なわれる。ア
ナログからデジタルへ、およびそれに後続するデ
ジタルからアナログへの再構成の両者はエラーを
生じ易い。何故ならば可能な連続した入力値は伝
送チヤンネル中の個々の値の集合体によつて表わ
されるからである。このエラーは一般に量子化雑
音として知られており、そのようなシステムにお
ける不正確さを生じる主要原因の１つである。
H.A.SpangおよびP.M.Schultheiss両氏によ
る「フイード・バツクの利用による量子化雑音の
減少」という題名の論文（以下文献１という）で
は量子化雑音の問題が解析され、この量子化雑音
により生成された不正確性を改善する手段として
量子化フイード・バツクの使用が示唆されてい
る。この論文はIRE Transactions on
Communication Systems，Vol.CS―10，373―
380頁（1962年12月号）に記載されている。それ
においては多レベル量子化特性を有する一般的な
場合のΔΣ変調器について論じられ、解析されて
いる。多分解析を簡単にするために、文献１の著
者はΔΣ変調器のサンプル部分と量子化部分とを
別個のものとして示す方法を選んでいる。その形
式の物理的な構成は通常のアナログ回路によつて
構成することはできない。普通のアナログΔΣ変
調器の１例はH.イノセ、Y.ヤスダおよびJ.ムラカ
ミ各氏の符号変調〔デルタ―シグマ（ΔΣ）変調〕
によるテレメータ方式という標題の論文（以下文
献２という）に記載されている。この論文は
IRETran.Space Electronics Telemetry，Vol.
SET―８，204―209頁（1962年９月）に記載さ
れている。この文献２において基本的にアナログ
である従来技術によるΔΣ変調器が示され、従来
のデルタ変調器に対するその改良について説明さ
れている。
文献２の著者は、従来いわゆるデルタ変調方式
においてはパルスは入力信号振幅の導関数に対応
する情報を運んで伝送線上を伝送されることを指
摘している。受信端においてそれらのパルスは積
分されてもとの波形が得られる。伝送された信号
が受信端で積分されるため、雑音等の伝送擾乱は
累積エラーを生じる。
いわゆるΔΣ変調方式では変調器自身に入る前
に入力信号の積分が行なわれ、そのため出力伝送
パルスは入力信号の振幅に対応する信号を運ぶ。
基本的なアナログの構成においては、ΔΣ変調
器の性質は回路中のキヤパシタと抵抗の絶対値に
依存し、それ故エージングおよび温度の有害な効
果に対する感受性の問題が生じる。さらにアナロ
グ装置内に含まれている演算増幅器（オペレーシ
ヨンアンプ）はすぐれた品質のものでなければな
らず、それらの増幅器の利得とバンド幅は装置の
入力回路内の積分器の伝達関数に影響するような
ものであつてはならない。さらに、アナログ装置
においてはデジタル―アナログ変換器の出力にお
ける波形は正確でなければならず、パターンに敏
感であつてはならない。すなわち、分離された
“１”に対するパルスは一連の１の中に埋設され
たパルスと実質上同一でなければならない。アナ
ログΔΣ変調器を構成する回路の複雑さはしばし
ばそのような要求を生じる。
本発明がこれらの従来の技術の欠点を処理する
方法については以下の説明により明らかにされよ
う。デジタルΔΣ変調器についての詳細な説明は
本出願人の米国特許第4270027号明細書（発明の
名称「シグマ―デルタデジタル―アナログ変換器
を備えた電話加入者線装置」）に記載されている。
〔発明の概要〕
従来技術の基本的アナログΔΣ変調器の欠点か
らみて、本発明の目的は、特性が従来技術のアナ
ログ装置の場合のようにキヤパシタと抵抗の絶対
値に依存するのではなくキヤパシタの比に依存す
るΔΣ変調器を提供することである。これらの比
は温度変化およびエージングによる影響を比較的
受けない。さらに本発明の切換えキヤパシタ装置
によつて、使用される演算増幅器は公称時間中
（サンプリング期間の1/2のオーダー）に回路のキ
ヤパシタを充放電できることが必要であるに過ぎ
ない。これは温度およびエージングによつて生じ
た素子の値のドリフトに対して不感にする。
さらに、本発明によれば、切換えキヤパシタ装
置は前述の米国特許第4270027号明細書中に記載
された型式のデジタルΔΣ変調器が固有的にパタ
ーンに不感であるように時間的に重ならない期間
にキヤパシタの交互の充電および放電の動作シー
ケンスに基づいている。すなわち、分離された論
理的「１」は電荷転送の用語で論理的「１」の連
続した中の１つの論理的１と等価である。
キヤパシタの容量の絶対値は演算増幅器の設計
が一層柔軟性があるように選択することができ
る。ΔΣ変調特性はキヤパシタ比のみにより影響
される。例えば、キヤパシタの容量値が大きくな
ればキヤパシタを充電している演算増幅器に対す
るスルーレート（slew rate：例えば立上がり速
度であらわされる大振幅の動作速度）の要求も大
きくなる。しかしながらストレーキヤパシタンス
はさらに効果的に圧倒される。逆に言えば、キヤ
パシタンスが小さければ充電は容易であるが、ス
トレーキヤパシタンスの影響は一層強調される。
設計のパラメータとしてのキヤパシタの絶対値を
用いないことによつてΔΣ変調器の設計全体にお
いて大きな設計のゆとりが可能である。
さらに切換えキヤパシタはその入力における固
有のサンプリングおよび保持機能を有する。実際
に回路中の全ノード（node）における信号は時
間的に別々の瞬間に変化する。したがつて、回路
の比較器への入力は比較器が決定を行なう時に安
定である。
基本的回路、パラメータ確認および動作の考察
は以下の好ましい実施例の詳細な説明中に記載さ
れている。
〔発明の実施例〕
最初にΔΣ変調器は時にはシグマ―デルタ
（ΣΔ）変調器とも呼ばれ、シグマとデルタの順序
の変更は著者の好みの問題であつて、同じ装置が
何れかの名称で呼ばれていることを指摘して置
く。第１図は前述の従来の技術のものを示し、一
目瞭然である。第１図において、Ｄ／Ａ変換器は
デジタル信号が高か低か、数学的には＋Ａか−Ａ
かの何れであるかに応じて異なる２個のパルスの
一方を出力するパルス成形器であり、Ａの量は数
と電圧との間の変換に関係している。Ｈ（ｓ）と
して示された基本的なローパス（積分）装置が
ΔΣ変調器のオーダーを決定する。Ｈ（ｓ）は、も
しもＨ（ｓ）＝ｇ／ｓであるならば典型的に第１次の フイルタであり、もしもＨ（ｓ）が Ｈ（ｓ）＝ｇ（ｓ＋ｃ）／（ｓ＋ａ）（ｓ＋ｂ） であるならば第２次のフイルタである。
ΔΣ変調器によつて得られる変調雑音（デジタ
ル信号に対する入力関係の変換の不正確さ）の減
少は全ての以前の変換誤差の軌跡を保持し、この
情報を（誤差に関係する信号として）次の変換を
修正するためにフイードバツクすることによつて
生じる。この過程において、第１次変調器は或る
時間にわたつて平均誤差をゼロにしようとする。
一方第２次の変調器はこの平均誤差をゼロに保持
するのみでなく、誤差信号の１次導関数もゼロに
保持する。
第１次のシステムにおいては直流入力信号だけ
がデジタル的に正確に表現される。しかしなが
ら、第２次のシステムにおいては連続的にデジタ
ル的に表わすことのできる信号のバンド幅は増加
される。
周知のフイルタ理論によつて積分フイルタＨ
（ｓ）は第１次の（ΔΣ）変調器については次のよ
うに記載することができる。
Ｈ（ｓ）＝α＋βs／１＋ηs 同様に、第２次のフイルタに対しては次のように
表わされる。
Ｈ（ｓ）＝α＋βs＋δs／１＋ηs＋s2γ キヤパシタその他の部品の値は係数として適切
な値を与えるように選択される。ΔΣ変調の雑音
および安定度に関する特性はこれらの係数に関係
している。
前記文献１はΔΣ変調の基礎を説明する理論的
文献である。前記文献２は第１次のΔΣ変調器の
構成および基本的な解析を与える。文献２の第１
図は積分器に供給される「誤差信号」Ｓ（ｔ）−Ｐ
（ｔ）を示し、それは第１次の伝達関係を有し、
したがつて「第１次のΔΣ変調」である。文献１
の第１図はΔΣ変調の最も一般的な場合を示して
いる。図において各Hi（フイルタ伝達関数）は１
より大きな次数であることができ、さらに一般的
な多レベルの量子化特性を考慮したものである。
文献１の著者は恐らく解析を簡単にするためにサ
ンプリング装置と量子化装置を別々のものとして
示す方法を選んだものと思われる。この形態は例
えば文献２に記載されたような普通のアナログ回
路で構成することができない。しかしながらサン
プリング装置と量子化装置は本発明の場合のよう
に切換えキヤパシタ装置においては分離すること
ができる。
文献２の第１図において、サンプリングパルス
発生器およびパルス変調器は共同してＡ／Ｄ＋
Ｄ／Ａ動作を行なうように構成されている。パル
ス変調器はサンプリングパルスが現われる瞬間の
パルス変調器の入力におけるアナログ信号の極性
によつて決定される極性の周知の形状のパルスを
出力する。
従来技術の参照文献はその大部分において実験
的に得られた回路を説明している。すなわち或る
回路形式が選択され、最初の部品値の適確な予測
が行なわれ、回路は次いで実験室で改善される。
さらに高次のΔΣ変調は潜在的により良好な雑
音特性を与えるが不安定になることが知られてお
り、結論として推薦できるものではない。ここに
記載した第２次の実施例は最適のものである。
全ての切換えキヤパシタ装置は第２図のように
一般化され、数学的に以下に示す形にまとめるこ
とができる。
Ｈ（ｚ）は第２次のΔΣ変調に対しては次のよう
な形態のデイスクリート（discrete）な時間の伝
達関係である。
Ｈ（ｚ）＝z-1〔α＋βz-1＋ηz-2／１＋δz-1＋z-2
〕γ ここでz-1は単位遅延演算子であり、単位遅延
は１サンプリング期間の時間である。1MHzのサ
ンプリング速度ではサンプリング期間は1μ秒で
ある。雑音特性および安定度を決定する係数はキ
ヤパシタ比の関数である。各キヤパシタの絶対値
は増幅特性を最良にすること、ストレーキヤパシ
タンスの影響を除くこと等のために回路設計者に
よつて選択されることができる。
本発明による切換えキヤパシタΔΣ変調は段中
で充分に説明される。ΔΣ変調の動作の基礎とな
る原理はアナログ―デジタル変換を行なうことで
あり、それにおいてデジタル語の大きさは小さい
がサンプリング周波数は最高の信号（音声）周波
数よりもずつと高い。
まず第３図におけるＤ型フリツプ・フロツプ
（エツジトリガ型）２０を動作させるサンプリン
グクロツク３０３について考える。このサンプリ
ングクロツク３０３は時間基準であるタイミング
ゲート波形sを出力し、またサンプリング周波数
に等しい周波数であるが50％より小さいデユーテ
イサイクルを持つ２つの他のクロツク波形（スイ
ツチングゲートと呼ぶ）を出力する。これらはス
イツチングゲートθ1（充電）およびθ2（放電）とし
て示されている。第４図はこれらの波形を代表的
な関係で示しており、スイツチングゲートはこの
例に限定されるものではないが、例えばタイミン
グゲート波形sの対応するレベルの略々中央に位
置させることができる。
次に第３図におけるスイツチ１および３、キヤ
パシタC1、増幅器４およびキヤパシタC3より成
る部分について考える。ここで、サンプリングク
ロツク３０３からのスイツチングゲートθ1はスイ
ツチ１を制御し、スイツチングゲートθ2はスイツ
チ３を制御する。θ1が低レベルの時、スイツチ１
は開き（開路）、θ1が高レベルの時、スイツチ１
は閉じる（短絡）。同様にスイツチ３もθ2により
開閉される。θ1とθ2が重ならないものであるため
にスイツチ１と３の両方が共に閉路することは完
全に除かれる。入力信号ｕ（ｔ）が期間〔nT，
（ｎ＋１）Ｔ〕の間一定に維持されていると仮定
すると、キヤパシタC1はθ1の期間中にｕ（nT）に
等しい電圧に充電される。増幅器４が理想的な演
算増幅器であると仮定すると、θ2の期間中にC1の
全電荷はC3に転送され、C3の両端の電圧に−
〔C1u（nT）／C3〕の変化を生じさせる。その結果、ｔ ＝（ｎ＋１）Ｔにおいて演算増幅器の出力電圧ｘ
は次のように表わされる。
ｘ〔（ｎ＋１）Ｔ〕＝ｘ（nT）−（C1／C3）ｕ（nT） 負のインクレメントは増幅器で反転されるから
である。次にスイツチ６，７，９およびキヤパシ
タC2について考える。スイツチ６，７はそれぞ
れθ1との論理積およびθ1とＱの論理積が高レベ
ルのときにオン状態となるスイツチである。もし
もｂ（ｎ）が＋１であるならば、すなわちＱ＝
「高」であるならば、スイツチ７がオンとなり、
C2は−Ｖに充電され、一方ｂ（ｎ）が−１、すな
わちQn＝「低」であるならば、スイツチ６がオン
となり、C2は＋Ｖに充電される。つまり、C2は
−ｂ（ｎ）Ｖに充電される。θ2の期間にこの電荷
はC3に転送される。スイツチ１，３，６，７，
９およびキヤパシタC1，C2，C3ならびに増幅器
４の全体の動作は次の式で表わすことができる。
ｘ〔（ｎ＋１）Ｔ〕＝ｘ（nT） −C1／C3Ｕ（nT）＋ｂ（ｎ）・Ｖ・（C2／C3） 同様に Ｗ〔（ｎ＋１）Ｔ〕 ＝Ｗ（nT）−（C4／C6）Ｘ（nT） −ｂ（ｎ）・Ｖ・（C5／C6） 破線で囲んだ３０１および３０２は基準スイツ
チング手段と呼ぶことができる。比較器およびＤ
型フリツプ・フロツプの動作は次のように得られ
る。
ｂ（ｎ＋１）＝sqn｛Ｗ〔（ｎ＋１）Ｔ）｝ ΔΣ変調器の雑音特性および安定度はキヤパシ
タ比（C1／C3），（C2／C3），（C4／C6）および
（C5／C6）によつて支配される。電圧Ｖは基準電
圧と呼ばれ、通常全ての電圧がそれの分数として
評価される。Ｖは時にはエンコーダの「クラツシ
ユ点」（crash point）と呼ばれ、入力信号の最大
振幅である。Ｖより大きい入力振幅は過負荷を生
じる。
代表的なΔΣ変調器に対して次のようなキヤパ
シタ比が満足すべきものであることが認められ
た。
（C1／C2）＝（C2／C3）＝1/2 （C4／C6）＝（C5／C6）＝１ 第３図に示す構成は２個の基準電圧＋Ｖおよび
−Ｖが必要であることに注意すべきである。もし
もただ１個の基準電圧、例えば＋Ｖしか得られな
いならば、＋Ｖ，−Ｖ，スイツチ６，７，９、およ
びキヤパシタC2（同様に＋Ｖ，−Ｖ，スイツチ１
３，１４，１６、およびキヤパシタC5）から成
る構成は第５図に示す回路により置換され、第６
図に破線で示すブロツク６０１として含ませるこ
とができる。
この変形実施例において、各サンプリング期間
中にC8はθ1期間中にＶに充電され、θ2期間に増幅
器４の出力に−（C8／C3）Ｖの変化を生じる。θ1
の期間中にC7は第５図および第６図に示された
極性の電圧Ｖに充電される。もしもQnが「高」
であつたならば、すなわちｂ（ｎ）＝＋１であつた
ならば、スイツチ２３および２２はθ2の期間中閉
じ、極性が反対であるために増幅器４の出力に＋
（C7／C3）Ｖの変化を生じさせる。もしもｂ（ｎ）
＝−１であるならば、C7はC3中に放電しない。
実質上の効果はそのとき、 bn＝＋１であれば Δx＝（C7／C3−C8／C3）Ｖ −（C1／C3）Ｕ（nT） bn＝−１であれば Δx＝−（C8／C3）Ｖ −（C1／C3）Ｕ（nT） もしもC7＝2C8であれば、第５図の回路の全体
の動作は次のように記載できる。
ｘ〔（ｎ＋１）Ｔ〕＝ｘ（nT） −（C1／C3）Ｕ（nT）＋ｂ（ｎ）Ｖ・（C8／C3） 同様に Ｗ〔（ｎ＋１）Ｔ〕 ＝Ｗ（nT）−（C4／C6）ｘ（nT） −ｂ（ｎ）・Ｖ・（C10／C6） 第６図による本発明のΔΣ変調器の構成におい
て次のようなキヤパシタ比が使用される。
C8／C3＝C1／C3＝1/2 C4／C6＝C10／C6＝１ C7／C8＝C9／C10＝２ サンプリング速度は入力信号Ｕ（ｔ）の最高周
波数成分よりはるかに高くなければならない。本
発明は別個の電話チヤンネルを通つて伝送するた
めのデジタル的に符号化された電話（音声）バン
ド信号用に特に有用である。そのような信号は数
ｋHzのバンド幅が必要なだけであり、したがつて
本発明の変調器に対する典型的な1MHzのサンプ
リング速度は前述の要件を充足している。第２次
のΔΣ変調器はフイードバツクループに埋設され
た第１次のΔΣ変調器で構成されると考えること
ができる。反対に言えば第１次のΔΣ変調器は第
２次のΔΣ変調器の付属品をはずして丸裸にする
ことによつて得られる第２次のΔΣ変調器のサブ
セツトであると考えてもよい。図示の構成は第１
次の切換えキヤパシタΔΣ変調器を形成するよう
に丸裸にすることができる。もしも増幅器４、キ
ヤパシタC3，C1，C2およびそれらの関連するス
イツチが取り除かれたならば残つているものはＵ
のアナログ信号をデジタル信号ｂ（ｎ）に変換す
る第１次のΔΣ変調器である。
ビツト流｛ｂ（ｎ）｝を送信することが可能であ
り、波形を平滑にするための簡単なアナログロー
パスフイルタが後続しているｂ（ｎ）＝「高」であ
るかｂ（ｎ）＝「低」であるかによつてビツト・イ
ンターバルにおいて異なる波形を出力するパルス
成形器から成る簡単なデジタル―アナログ変換器
を受信端に有している。しかしながら、これは直
接｛ｂ（ｎ）｝の伝送を必要とし、それは非常に高
い毎秒約１メガビツトである。別の方法は連続し
たデジタルローパスフイルタを使用するものであ
り、それらフイルタは平滑化する一方で信号のデ
ジタル特性を保持する。結論として、１語当りの
ビツト数が増加する。それは表わされるレベルの
粒子性を細くする。前述の米国特許第4270027号
明細書のもののようなライン回路においてはロー
パスフイルタは均一な符号において１語当り13ビ
ツトに対応する粒子性を有する毎秒８キロ語でデ
ジタル信号の再サンプリングを可能にする。もし
も所望されるならば、各符号語はＡ法則またはμ
法則のフオーマツトに従つて８ビツト符号に変換
することができる。この検出において１ビツト装
置はｕ（nt）から大きな範囲のサンプル値を表わ
す。１ビツト／語、1M語／秒の流れ（すなわち
１メガビツト／秒の流れ）は時には複合音声チヤ
ンネル信号の「パルス密度変調」方式と当業者間
で呼ばれている。
以上、本発明をその好ましい実施例に関連して
説明したが、本発明は電話システムの装置に限定
されるものではなく、当業者に明らかなような追
加の実施態様、変更および応用は特許請求の範囲
に記載された発明の技術的範囲に含まれることを
理解すべきである。
【図面の簡単な説明】
第１図は従来の技術による代表的なアナログ装
置を示す概略的なブロツク図、第２図は切換えキ
ヤパシタ装置の基本的な概略的ブロツク図、第３
図は＋Ｖと−Ｖの基準電圧を使用する本発明によ
るΔΣ変調器の構成の概略図、第４図は第３図の
回路の波形のタイミングを示す図、第５図は単一
の基準電圧＋Ｖの使用に適した第３図の回路の一
部を示す図、第６図は第３図の装置に第５図の単
一の基準電圧回路を置換した構成を示す図であ
る。 １，３，６，７，９，１０，１２，１３，１
４，１６，２１，２２，２３，２４，２５，２６
…スイツチ、４…演算増幅器、５…フイードバツ
クキヤパシタ、２０…Ｄ型フリツプ・フロツプ、
３０３…サンプリングクロツク。

Claims (1)

  1. 【特許請求の範囲】 １ (a) アナログ入力信号の最高周波数成分に比
    較して高い周波数を有する繰返しタイミングゲ
    ート波形ならびに第１および第２のスイツチン
    グゲート信号を発生させ、タイミングゲート波
    形は第１と第２のレベルを有し、第１および第
    ２のスイツチングゲート信号はオーバーラツプ
    することなくそれぞれ前記タイミングゲート波
    形の第１と第２のレベルの期間内にある如く構
    成されたクロツク手段と、 (b) 前記第１のスイツチングゲート信号期間中に
    前記アナログ入力信号の瞬時振幅値を蓄積し、
    その蓄積された振幅値を前記第２のスイツチン
    グゲート信号期間中に出力させる第１のキヤパ
    シタおよびスイツチング手段を含む第１のサン
    プリング回路と、 (c) この第１のサンプリング回路の出力に応答す
    る第１のローパスフイルタとして動作する第１
    の積分手段と、 (d) 前記第１のスイツチングゲート信号期間に前
    記第１の積分手段の出力信号の瞬時振幅値を蓄
    積し、前記第２のスイツチングゲート信号期間
    に前記蓄積された振幅値を出力させる第２のキ
    ヤパシタおよびスイツチング手段を含む第２の
    サンプリング回路と、 (e) この第２のサンプリング回路の出力に応答す
    る第２のローパスフイルタとして動作する第２
    の積分手段と、 (f) しきい値回路と、前記タイミングゲート波形
    によつてクロツクされて前記第２の積分手段の
    出力信号の対応する瞬時の極性の関数として２
    進Ｑ出力およびＱの補数出力である出力を発
    生するＤ型フリツプフロツプとを備えている１
    ビツトアナログ―デジタル変換器と、 (g) 第３のキヤパシタを具備し、さらにθ1を前記
    第１のスイツチングゲート信号、θ2を前記第２
    のスイツチングゲート信号であるとしてそれぞ
    れθ1ととの論理積またはθ1とＱとの論理積に
    対応して定められた極性の基準電圧＋Ｖまたは
    −Ｖに前記第１のスイツチングゲート信号期間
    に第３のキヤパシタを充電するように接続さ
    れ、前記第２のスイツチングゲート信号期間に
    前記第１の積分手段の入力部に第３のキヤパシ
    タの電圧を供給する如く接続された追加のスイ
    ツチング手段を有する第１の基準手段と、 (h) 第４のキヤパシタを具備し、さらにそれぞれ
    θ1とＱとの論理積またはθ1ととの論理積に対
    応して定められた極性の基準電圧＋Ｖまたは−
    Ｖに前記第１のスイツチングゲート信号期間に
    第４のキヤパシタを充電するように接続され、
    かつ前記第２のスイツチングゲート信号期間に
    前記第２の積分手段の入力部に第４のキヤパシ
    タの電圧を供給する如く接続された第２の追加
    のスイツチング手段を有する第２の基準手段と
    を具備していることを特徴とするアナログ入力
    信号をデジタル的に符号化するデルタ―シグマ
    変調器。 ２ 前記第１および第２の積分手段が対応して反
    転させる第１および第２の演算増幅器を具備し、
    これら第１および第２の演算増幅器は入出力間に
    それぞれ接続された第５および第６のキヤパシタ
    を具備している特許請求の範囲第１項記載の変調
    器。 ３ 前記１ビツトアナログ―デジタル変換器が前
    記第２の積分手段に応答して第１および第２の状
    態を持つた極性に応じた出力を生じる比較器と、
    この比較器の出力に応答してＱおよび出力を生
    成し、このＱ出力が１ビツト符号を与えるＤ型フ
    リツプフロツプとを具備している特許請求の範囲
    第１項記載の変調器。 ４ 前記第１のキヤパシタの前記第３のキヤパシ
    タに対するキヤパシタンスの比および前記第３の
    キヤパシタの前記第５のキヤパシタに対するキヤ
    パシタンスの比が略々1/2であり、前記第２のキ
    ヤパシタの前記第６のキヤパシタに対するキヤパ
    シタンスの比および前記第４のキヤパシタの前記
    第６のキヤパシタに対するキヤパシタンスの比が
    略々１である特許請求の範囲第２項記載の変調
    器。 ５ 前記クロツク手段は前記スイツチングゲート
    信号をそれぞれ対応するタイミングゲート期間の
    略々時間的に中心の時期に発生させる如く構成さ
    れている特許請求の範囲第１項記載の変調器。 ６ 前記第１の基準手段は前記第３のキヤパシタ
    の端子をθ2とＱの論理積が高レベルの期間はその
    正端子に接地電位が接続され、θ1の期間には負の
    端子に接地電位が接続される如く切換える第３の
    キヤパシタと共同して動作する追加のスイツチン
    グ手段を具備し、前記第３のキヤパシタの電圧は
    θ2とＱの論理積が高レベルの期間に前記第１の積
    分手段に出力として供給され、前記第２の基準手
    段は前記第４のキヤパシタの端子をθ2との論理
    積が高レベルの期間には正端子に接地電位が接続
    され、θ1の期間には負端子に接地電位が接続され
    る如く切換える第４のキヤパシタと共同して動作
    する第２の追加のスイツチング手段を具備し、前
    記第４のキヤパシタの電圧はθ2との論理積が高
    レベルの期間に前記第２の積分手段に出力として
    供給され、それによつて正の基準電圧のみを使用
    して前記基準手段の機能が遂行される如く構成さ
    れている特許請求の範囲第１項または第４項記載
    の変調器。 ７ 前記１ビツトアナログ―デジタル変換器が前
    記第２の積分手段に応答して第１および第２の状
    態を持つた極性に応じた出力を生じる比較器と、
    この比較器の出力に応答してＱおよび出力を生
    成し、このＱ出力が１ビツト符号を与えるＤ型フ
    リツプフロツプとを具備している特許請求の範囲
    第６項記載の変調器。 ８ 前記スイツチング手段が個別の信号で制御さ
    れる電子スイツチで構成されている特許請求の範
    囲第１項または第６項記載の変調器。 ９ キヤパシタンスの比率が選択的に変化できる
    如く構成されている特許請求の範囲第２項記載の
    変調器。
JP58007998A 1982-01-20 1983-01-20 切換えキヤパシタ装置を備えたデルタ−シグマ変調器 Granted JPS58170115A (ja)

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