JP4708159B2 - デジタルアンプ - Google Patents

Description

本発明は、本発明はデジタルアンプに関し、特に、これに限らないが、オーディオパワーアンプに関するものである。

オーディオアンプシステムは従来、リニア(Ａ級又はＡＢ級)アンプを用いてきた。しかしながら、リニアアンプは本質的に非効率的である。リニアアンプの熱放散及び電源要件は、パーソナルコンピュータやマルチメディアシステムのような現代の電子消費者製品において特に問題となり得る。このことが、オーディオアンプへの様々な代替的アプローチの開発につながってきた。

この様なアプローチの１つが「スイッチング」、即ちＤ級アンプである。基本的に、Ｄ級アンプはパルス幅変調(ＰＷＭ)信号のデューティサイクルを変動させることによって動作する。Ｄ級アンプは、オーディオ入力段とパワー出力段との間に連結された連続時間パルス幅変調器を具えている。該パルス幅変調器は比較器を具え、該比較器は入力オーディオ信号及び基準キャリア信号を受信する。基準キャリア信号は、所望のスイッチング周波数で連続的に変動する(通常、所望のオーディオ出力の最も高い周波数の１０倍)。

基準信号はどのような周期信号であってもよいが、普通は連続三角波(通常、プラス又はマイナス1ボルト、即ち２ボルトピークトゥピーク)。変調器の出力は、高速でスイッチングする方形波であり、これが出力段に供給される。従って、出力段トランジスタ(通常、Ｈブリッジ構成のパワーＭＯＳＦＥＴ)は、大部分の時間、完全にオン又は完全にオフの何れかで動作し(理想的には中間導電状態で決して動作しない)、このため、電力損失が低減すると共に効率が増大する。結果として生じる出力信号は、高速でスイッチングする方形波であり、該方形波は入力オーディオ信号の振幅に比例するデューティサイクルを有している。そしてこれは、適切であれば出力フィルタ回路を介してスピーカに供給することができる。
従来のＤ級アンプは非常に高い効率を有しているが、歪み及びノイズ性能が比較的悪いので音質が比較的悪い。

性能が改善された代替型アンプがデルタシグマアンプである。デルタシグマアンプは、従来のＤ級アンプのものと同一の出力段を有していてもよいが、連続ＰＷＭではなくデルタシグマ変調が用いられる点で異なる。特に、性能を改善するためフィードバック構成が用いられている。従って、通常のデルタシグマアンプは時間量子化比較器を具えており、これは、比較器の出力から減算器へのフィードバック経路を有し、該減算器で比較器の出力がオーディオ入力と比較される。減算器の出力は積分段に供給され、その出力が比較器に入力される。積分器は、出力データストリームを調整することによってシステムが常に誤差を最小にするように誤差電圧を積分する。

簡単な一次デルタシグマ変調器は１つの積分器を具えている。１より多くの積分器を用いることによってデルタシグマ変調器の性能を改善することが知られているが、このような高次変調器は安定させることが困難となり得る。特に、ｎ次デルタシグマ変調器を安定させるのに必要とされるタップ係数は、フィードバックの有効性を低減させるので、四次より大きいものを使用することによって利益が殆ど得られなくなる。
従来のＤ級アンプの性能は改善されているが、それでもなおデルタシグマアンプには、主に量子化器の時間サンプリングのため、歪み及びノイズが大きいという欠点がある。

デルタシグマアンプのフィードバックループに似たフィードバックループを有するＤ級アンプが提案されている。基本的にこれは、時間連続パルス幅変調器へ出力する一次積分段を採用している。しかしながら、多くのＤ級パワーアンプは開ループである。即ち、それらは補正フィードバックを具えていない。
開ループＤ級アンプについて、歪み及びノイズ性能は、変調器(通常、パルス幅変調器)、出力段(ドライバを含む)及び電源に依存する。高性能変調器は比較的容易に得ることができるが、信号対ノイズ比(ＳＮＲ)の低いオーディオアンプにとって十分な質の出力段及び電源を提供することは困難である。最良のリニアアンプよりも性能が良くないのはこの理由のためである。出力信号の０.０１％程度の非常に低い歪み性能を得るため、出力段に非常に高い要求が置かれる。出力段の駆動トランジスタを通過する大きな貫通電流が要求され、アンプの効率を著しく低下させる。電流と低Ｒ_{ＤＳ＿ＯＮ}抵抗線形性を有する出力ＦＥＴトランジスタと共に、高速／高精度ドライバが必要とされる。電源の高性能を得るため、低ノイズ及び非常に低い電源インピーダンス(１ｍΩ程度)が要求される。

ＰＣＴ公開番号ＷＯ０２／０８９３２１は、デジタルアンプとして動作することができる信号処理回路を開示しており、これは、処理されるべき入力信号及び該回路の出力から得られるフィードバック信号を受信する差分段を具えている。該差分段は、入力とフィードバック信号との間の差に応じた差分信号を生成する。差分段には積分段が接続されており、該積分段は差分信号を受信して積分信号を出力する。積分段には時間連続パルス幅変調段が接続されており、該時間連続パルス幅変調段は、積分信号を受信し、連続的に変動するキャリア信号を基準にして該信号を変調する。変調信号の出力及び差分段の入力に、連続時間フィードバック経路が接続されている。積分段は少なくとも２つの積分器を具えており、二次以上の高次積分を行なう。
しかしながら、このデジタルアンプはアナログ入力及び出力で動作するので、その結果、デジタルフィードバックを具えていない。又、全ての積分段がアナログであり、それは１つのノイズ整形段(即ち、ＰＷＭ段)を具えているのみである。

米国特許６,６４６,５０２は、デジタル入力信号を受け入れるＤ級アンプを開示しており、該デジタル入力信号はそれから第１デルタシグマ変調器によって変換され、所望の出力を表わす第１多値デジタル信号を提供する。この第１多値デジタル信号は、第２デルタシグマ変調器によって提供される第２多値デジタル信号と組み合わされ、第３多値デジタル信号を提供する。この第３多値デジタル信号は、負荷を差動的に駆動するための２値デジタル出力信号に変換される。これらの２値デジタル出力信号は又フィードバックされて第１多値デジタル信号と組み合わされ、第２デルタシグマ変調器のためのフィードバック信号を提供する。

しかしながら、このアンプは、１０ＭＨｚのスイッチング周波数で動作するように設計されている。この周波数は、高出力用途にはあまりにも高すぎる。加えて、二次的ノイズ整形器は二次であり、１ＭＨｚ(高出力用途のより通常のスイッチング周波数)で用いられたとしたら、容認できない歪み及びノイズ性能をもたらすであろう。これは出力における分解能の不足のためであり、二次積分は遅いスイッチング速度には不十分だからである。米国特許６,６４６,５０２によって開示されたアンプは、主として低出力オーディオ機器に適している。それはより高出力のオーディオ(チャネル当たり１５０Ｗ程度)には適していない。出力段におけるスイッチング要素内の過度の損失を避けるため、高出力用途には遅いスイッチング速度が要求される。

上記不利点の１以上を防ぐ又は緩和することが本発明の目的である。
特に、最良のリニアアンプに匹敵する、又はより良い性能を提供するデジタルアンプを提供することが本発明の実施形態の目的である。これは、０.０１％程度又はより良い歪みを意味する。又、大きな貫通電流、高速ドライバ及び出力段、及び調整電源(１００ｄＢ程度の電源除去比を要求する)の必要性をなくすことが本発明の実施形態の目的である。

本発明によれば、
デジタルデータ信号を受信して対応変調基準信号を生成するように構成された第１変調段と、
フィードバック信号及び前記変調基準信号を受信し、該変調基準信号と該フィードバック信号との間の差を示す対応エラー信号を生成するように構成された比較器と、
比較器からの前記エラー信号を積分して積分デジタルエラー信号を生成するように構成された積分段と、
前記積分デジタルエラー信号及び前記デジタルデータ信号を受信し、それらの和を示す調整された(要するに、補正された)デジタルデータ信号を生成するように構成された加算器と、
第２変調段を具えた出力段であって、前記調整されたデジタルデータ信号を受信し、負荷を駆動するための対応変調出力信号を生成するように構成された出力段と、
前記フィードバック信号を前記比較器に供給するように構成され、該フィードバック信号は前記変調出力信号を示しているフィードバック手段
とを具えているデジタルアンプが提供される。

好ましくは、前記積分段は、前記エラー信号の少なくとも三次積分を行なうように構成された少なくとも３つの積分器を具えている。これら少なくとも３つの積分器は、全てデジタルであってもよいし、又、アナログ積分器とデジタル積分器との組み合わせであってもよい。

前記第２変調段は、幾つかの好ましい実施形態において０Ｈｚ〜４ＭＨｚの範囲内、他の場合において２００ｋＨｚ〜４ＭＨｚの範囲内のスイッチング周波数で動作する。

本発明を実施したアンプは、デジタル入力信号を受信して該デジタル入力信号をノイズ整形し、ノイズ整形された信号を前記デジタルデータ信号として前記第１変調段に供給するように適合されたデジタルノイズ整形器を更に具えていてもよい。

幾つかの好ましい実施形態において、前記第１変調段はパルス幅変調器を具えており、前記変調基準信号はパルス幅変調信号である。前記第２変調段もパルス幅変調器を具えていてもよく、前記変調出力信号はパルス幅変調信号であってもよい。

前記第１変調段は、前記デジタルデータ信号を受信するように構成された変調器と、変調器の出力を反転させるように構成されたインバータとを具えていてもよい。

幾つかの好ましい実施形態において、前記第２変調段は、前記調整されたデジタルデータ信号に応じた変調制御信号を生成するように構成され、前記出力段は、該変調制御信号によって制御されるように構成されたスイッチング手段を更に具えている。

前記変調出力信号は、負荷の片側に印加するための変調出力電圧であってもよい。

有利なことに、前記積分段は、前記エラー信号を積分するように構成された第１アナログ積分器と、該第１アナログ積分器のアナログ出力をデジタル信号に変換するように構成されたアナログデジタル変換器(ＡＤＣ)と、直列に配列されてＡＤＣからのデジタル信号を積分する２つのデジタル積分器とを具えている。
この様に、積分段は、アナログ積分器とデジタル積分器との組み合わせを具えていてもよく、即ち、それは、少なくとも１つのアナログ積分器と、アナログデジタル変換器と、少なくとも１つのデジタル積分器とを含んでいてもよい。又、積分段は、デジタル積分器のみ、好ましくは少なくとも３つ具えていてもよい。

アナログ積分器／積分段の出力を変換するＡＤＣを具えている実施形態において、ＡＤＣは、好ましくは少なくとも１０ビットの分解能、理想的には１４ビット程度の分解能を有している。

幾つかの好ましい実施形態において、前記変調出力信号は変調電圧であり、前記フィードバック手段は、前記フィードバック信号が出力電圧に比例する電圧信号となるように構成された分圧器を具えている。

更に好ましい実施形態において、前記変調出力信号は、負荷の片側に印加するための変調出力電圧であり、前記アンプは、
前記デジタルデータ信号を反転させるように構成されたインバータと、
該反転デジタルデータ信号を受信して対応第２変調基準信号を生成するように構成された第３変調段と、
第２フィードバック信号及び前記第２変調基準信号を受信し、該第２変調基準信号と該第２フィードバック信号との間の差を示す対応第２エラー信号を生成するように構成された第２比較器と、
第２比較器からの前記第２エラー信号を積分して第２積分デジタルエラー信号を生成するように構成された第２積分段と、
前記第２積分デジタルエラー信号及び前記反転デジタルデータ信号を受信し、それらの和を示す第２の調整された(補正された)デジタルデータ信号を生成するように構成された第２加算器と、
第４変調段を具えた第２出力段であって、前記第２の調整されたデジタルデータ信号を受信し、負荷を駆動するための対応第２変調出力信号を生成するように構成された第２出力段と、
前記第２フィードバック信号を前記第２比較器に供給するように構成され、前記第２変調出力信号は前記負荷の第２の側へ印加するための第２変調電圧であり、前記第２フィードバック信号は該第２変調電圧を示している第２フィードバック手段
とを更に具えている。

前記第１及び第２出力段は、出力負荷を駆動するためのＨブリッジ回路を具えていてもよい。

本発明の利点は、出力信号を所望の出力に応じた基準信号と比較し、エラー信号を積分してこれをデジタル入力信号に加算することによって、高効率出力段と共に０.００１％程度の歪み性能を達成することができるということである。

本発明に従うデジタルアンプを概略的に表わしている添付図面を参照して、本発明を単に実施例として以下に説明する。
本デジタルアンプは、デジタル入力信号から所望の出力信号に応じた基準信号を生成し、この基準信号を実際の出力信号と比較してエラー信号を生成することによって動作する。このエラー信号はそれから更に処理されて元のデジタル入力信号と組み合わされ、従来のパルス幅変調段に通されて出力段を駆動する。出力が低すぎればエラーが正になり、これによって出力を増加させる。出力が高すぎればエラー信号は負に向かうので、出力を減少させる。上記実施形態においては、ブリッジの各側は個別に比較され、即ち、２つのエラー信号が用いられ、１つは出力のハイ側から、１つはロー側から生じたものである。
上記デジタルアンプにおいて、フィードバックは、それが入力段から出力段までアンプの全体を包含しているという意味で大域的である。これは、フィードバックが変調器を包含しているに過ぎない従来のデルタシグマアンプと対照的である。加えて、本アンプは片側アンプとして動作することもでき、又、出力をＨブリッジによって駆動すると共に、該Ｈブリッジを２つの補完信号処理段によって駆動してもよい。補完信号処理段のそれぞれについてエラー信号が個別に生成される。

次に図１を参照すると、デジタル入力信号が入力段２によってアンプに供給される。該デジタル入力信号は主デジタルノイズ整形器３に供給されるが、これは当該技術における従来のどのような形のものであってもよい。主デジタルノイズ整形器３は７ビットのノイズ整形された出力を生成し、これは第１スイッチング周波数で更新される。幾つかの好ましい実施形態において、この第１周波数は８４３.７５ｋＨｚであり、これは１０８ＭＨｚのマスタークロック周波数から都合良く生じさせることができる。この周波数で動作するクロックは市販されている。しかしながら、第１周波数は、代替実施形態において異なる値を有していてもよいということが理解されるであろう。例えば、第１周波数は、４００ｋＨｚ乃至８ＭＨｚの範囲であってもよい。

主デジタルノイズ整形器３の出力はノイズ整形されたデータから構成され、各補完信号処理段４及び５に供給される。信号処理段５に通された信号はまずインバータ６を通過する。これは、信号処理段４の出力が出力７(幾つかの実施形態においては、図示の如くラウドスピーカである)を駆動するＨブリッジのハイ側を駆動することを可能にすると共に、信号処理段５の出力がＨブリッジのロー側を駆動することを可能にしている。Ｈブリッジは、補完信号処理段４及び５の一部をそれぞれ形成している従来の出力段21及び41を具えている。

信号処理段４に供給されたライン８上の信号は第１変調段９に供給される。第１変調段９はパルス幅変調器から構成され、これはノイズ整形されたデジタル入力信号をＰＷＭ信号に変換する。パルス幅変調器９は、主デジタルノイズ整形器３よりも低いスイッチング周波数で動作する。それは通常、主デジタルノイズ整形器３のスイッチング周波数の半分、即ち、２００ｋＨｚと４ＭＨｚとの間で動作する。この様に、主ノイズ整形器の出力は、ＰＷＭのスイッチング周波数の２倍で更新することができる。パルス幅変調器９の詳細は全く従来型であってもよいので、ここでは更に説明しない。

ＰＷＭ信号はインバータ10によって反転され、抵抗器11を経て差分段12に供給される。この様に差分段12に通された信号は第１変調デジタル基準信号から構成されている。該第１デジタル基準信号は所望のデジタル出力信号を示すものであり、即ちそれは、実際のデジタル出力信号がどうあるべきかを表わしている。実際の出力との比較によってどのようなエラーでも訂正することができるので、電源又は出力段における誤差を除去することができる。これを達成するため、差分段12は更に第１フィードバック信号を受信し、これを前記第１基準信号と比較して第１エラー信号を生成し、これがライン13に出力される。該第１エラー信号は積分段44に通される。積分段44は、アナログ積分器14とデジタル積分段18とを具えている。アナログ積分器14は、オペアンプ15とコンデンサ16とを具えている。アナログ積分器14の出力はアナログデジタル変換器(ＡＤＣ)17に供給され、これが高分解能デジタル信号を生成する。該デジタル信号の分解能は、幾つかの実施形態において１４ビット、又は更に大きくてもよい。

デジタル化信号は更に少なくとも２つの積分器に通され、合計少なくとも３回のエラー信号の積分が行なわれる。比較的遅いスイッチング速度で動作する高品質デジタルアンプに所望の信号対ノイズ、歪み及び電源除去比を得るためには少なくとも３つの積分器が要求される。３回の積分は、デジタル及び／又はアナログ積分器のどのような組み合わせによって行なわれてもよく、各積分器は、当該技術において知られているどのような形のものであってもよい。図示した実施形態において、デジタル化信号(ＡＤＣ17からの)は更に３つの積分器に通されているが、これらは全てデジタルであり、デジタル積分段18に一群化されたものとして概略的に示されている。アンプが標準デジタルＣＭＯＳプロセスを用いる集積回路として作製されるのであれば、要求される入力及び出力ピンの数を減少させるため、これら３つの積分器18を全てデジタルにすることが有利である。

デジタル積分段18の出力は、第１のノイズ整形されたエラー信号とみなすことができる。これが、加算段19において主デジタルノイズ整形器３からの元のノイズ整形されたデータに加算される。この実施例において、加算段19は又、信号を８ビットに切り捨てる。該信号はそれから、パルス幅変調器から構成される第２変調段20に通される。パルス幅変調器20は、マスタークロックの立ち上がり及び立ち下がりエッジを利用してデータの余剰最下位ビットを符号化する。信号はそして従来の出力段21に通され、これが出力負荷７に電流を供給する。

出力段21からの信号は第１フィードバック信号を形成し、これが差分段12に供給される。フィードバック信号のゲインは抵抗器22及び23によって決定され、これらは、抵抗器11と共に出力段21と接地接続との間で分圧器を形成している。

信号処理段５は、それが主デジタルノイズ整形器からの反転したノイズ整形された信号で動作するということを除いて、信号処理段４の複製である。該信号は、変調段29、インバータ30、及び抵抗器31を通過して差分段32に至り、そこでは第２デジタル基準信号から構成されている。これが第２フィードバック信号と比較され、ライン33に第２エラー信号の出力を行なう。この第２エラー信号はそれから積分段45によって処理される。積分段45は、オペアンプ35とコンデンサ36とを具えているアナログ積分器34と、ＡＤＣ37と、デジタル積分段38とを具えている。信号はそれから加算器39において元のデジタル入力信号の反転信号に加算される。結果として生じた信号はそれから８ビットに切り捨てられ、出力段41を駆動するためにパルス幅変調器を具えている変調段40によって変調される。
２００ｋＨｚと４ＭＨｚとの間のスイッチング周波数で動作するパルス幅変調器40が、満足できる信号対ノイズ性能を提供するために示されてきた。第２フィードバック信号のためのゲインは抵抗器41、42及び43によって提供される。

又、本発明を片側システムとして動作させ、負荷の他方の側を接地することもできる。しかしながら、両側で動作することは、出力段21、31内のトランジスタスイッチ全体に印加される電圧が半分になるので有利である。

フィードバックの他の形とは違って、出力ＰＷＭパルスが完全に再構築される。このため、供給電圧がばらついていても、出力に供給される平均電圧を維持することが可能である。エラー信号は、完全正１００％変調と完全負１００％変調との間を変動するための容量を有し、どのようなゲイン、電源設定又は出力段の非線形性でもこれらの限界内に収めることができる。

三次、又はより高次の積分及び高分解能ＰＷＭ出力を用いるので、非常に高レベルの補正が達成可能である。１００ｄＢ以上の電源除去比が達成可能であると共に、高出力パワーでの歪み及びノイズが０.００１％未満となる。又、１００ｄＢのフィードバックが用いられるので、出力段は非常に低い貫通電流を有することができると共に、アンプの性能に影響を与えることなく開ループ歪み性能を低くすることができる。

入力及び出力ピンの数の減少に加えて、本発明の実施形態においてデジタル積分器を用いることの利益は、オペアンプと比較してデジタル積分器のシリコンダイサイズの方がずっと小さいのでより低価格であること、そしてデジタル積分器は寄生性、ドリフト又は許容誤差の問題を受けにくいので性能及び信頼性がより高いということである。

上述の実施形態において、第１積分器はアナログであり、次にアナログデジタル変換器そしてデジタル積分器が続く。代替実施形態において、アナログデジタル変換器を先頭に置き、オールデジタル積分(例えば、一連の３つのデジタル積分器を用いて)を可能としてもよい。しかしながら、こうすることはＡＤＣの性能により高い要求を置く。例えば、全体として満足できる性能を得るためには、１８ビットの分解能及びノイズ性能のＡＤＣを用いることが必要である。これに対し、２以上のアナログ積分器とこれに続くＡＤＣ及び１以上のデジタル積分器によって、前記３回以上の積分を行なうことも可能である。この様な構成は、ＡＤＣに対する要求を更に緩和する。

本発明の幾つかの好ましい実施形態はオーディオアンプであるが、本発明はオーディオ用途に限定されないということは理解されるであろう。本発明を実施しているアンプは例えば、入力信号がデジタルである代替用途、及び高出力、高精度アナログ出力が要求される代替用途において用いられてもよい。
本発明の更なる応用及び変形は、適度に習熟した者には容易に明らかであろう。

本発明のデジタルアンプの構成を示すブロック図である。

Claims (18)

1. デジタルデータ信号を受信して対応変調基準信号を生成するように構成された第１変調段と、
   フィードバック信号及び前記変調基準信号を受信し、該変調基準信号と該フィードバック信号との間の差を示す対応エラー信号を生成するように構成された比較器と、
   比較器からの前記エラー信号を積分して積分デジタルエラー信号を生成するように構成された積分段と、
   前記積分デジタルエラー信号及び前記デジタルデータ信号を受信し、それらの和を示す調整デジタルデータ信号を生成するように構成された加算器と、
   第２変調段を具えた出力段であって、前記調整デジタルデータ信号を受信し、負荷を駆動するための対応変調出力信号を生成するように構成された出力段と、
   前記フィードバック信号を前記比較器に供給するように構成され、該フィードバック信号は前記変調出力信号を示しているフィードバック手段
   とを具えているデジタルアンプ。
2. 前記積分段は、前記エラー信号の少なくとも三次積分を行なうように構成された少なくとも３つの積分器を具えている請求項１に記載のデジタルアンプ。
3. 前記第２変調段は、０Ｈｚ〜４ＭＨｚの範囲内のスイッチング周波数で動作する請求項１又は請求項２に記載のデジタルアンプ。
4. デジタル入力信号を受信して該デジタル入力信号をノイズ整形し、ノイズ整形された信号を前記デジタルデータ信号として前記第１変調段に供給するように適合されたデジタルノイズ整形器を更に具えている上記何れか一項の請求項に記載のデジタルアンプ。
5. 前記第１変調段はパルス幅変調器を具えており、前記変調基準信号がパルス幅変調信号である上記何れか一項の請求項に記載のデジタルアンプ。
6. 前記第２変調段はパルス幅変調器を具えており、前記変調出力信号がパルス幅変調信号である上記何れか一項の請求項に記載のデジタルアンプ。
7. 前記第１変調段は、前記デジタルデータ信号を受信するように構成された変調器と、該変調器の出力を反転させるように構成されたインバータとを具えている上記何れか一項の請求項に記載のデジタルアンプ。
8. 前記第２変調段は、前記調整デジタルデータ信号に応じた変調制御信号を生成するように構成され、前記出力段は、該変調制御信号によって制御されるように構成されたスイッチング手段を更に具えている上記何れか一項の請求項に記載のデジタルアンプ。
9. 前記変調出力信号は、負荷の片側に印加するための変調出力電圧である上記何れかの請求項に記載のデジタルアンプ。
10. 前記積分段は、前記エラー信号を積分するように構成された第１アナログ積分器と、該第１アナログ積分器のアナログ出力をデジタル信号に変換するように構成されたアナログデジタル変換器(ＡＤＣ)と、直列に配列されてＡＤＣからのデジタル信号を積分する２つのデジタル積分器とを具えている上記何れか一項の請求項に記載のデジタルアンプ。
11. 前記積分段は、少なくとも３つのデジタル積分器を具えている上記何れか一項の請求項に記載のデジタルアンプ。
12. 前記積分段は、少なくとも１つのアナログ積分器と、アナログデジタル変換器と、少なくとも１つのデジタル積分器とを具えている上記何れか一項の請求項に記載のデジタルアンプ。
13. 前記積分段は、少なくとも２つのデジタル積分器を具えている請求項１２に記載のデジタルアンプ。
14. 前記アナログデジタル変換器は、少なくとも１０ビットの分解能を有している請求項１０、１２又は１３の何れか一項に記載のデジタルアンプ。
15. 前記アナログデジタル変換器は、少なくとも１４ビットの分解能を有している請求項１４に記載のデジタルアンプ。
16. 前記変調出力信号は変調電圧であり、前記フィードバック手段は、前記フィードバック信号が前記出力電圧に比例する電圧信号となるように構成された分圧器を具えている上記何れか一項の請求項に記載のデジタルアンプ。
17. 前記変調出力信号は、負荷の片側に印加するための変調出力電圧であって、
    前記デジタルデータ信号を反転させるように構成されたインバータと、
    該反転デジタルデータ信号を受信して対応第２変調基準信号を生成するように構成された第３変調段と、
    第２フィードバック信号及び前記第２変調基準信号を受信して、該第２変調基準信号と該第２フィードバック信号との間の差を示す対応第２エラー信号を生成するように構成された第２比較器と、
    第２比較器からの前記第２エラー信号を積分して第２積分デジタルエラー信号を生成するように構成された第２積分段と、
    前記第２積分デジタルエラー信号及び前記反転デジタルデータ信号を受信し、それらの和を示す第２調整デジタルデータ信号を生成するように構成された第２加算器と、
    第４変調段を具えた第２出力段であって、前記第２調整デジタルデータ信号を受信して、負荷を駆動するための対応第２変調出力信号を生成するように構成された第２出力段と、
    前記第２フィードバック信号を前記第２比較器に供給するように構成され、前記第２変調出力信号は前記負荷の第２の側へ印加するための第２変調電圧であり、前記第２フィードバック信号は該第２変調電圧を示している第２フィードバック手段
    とを更に具えている上記何れか一項の請求項に記載のデジタルアンプ。
18. 前記第１及び第２出力段は、出力負荷を駆動するためのＨブリッジ回路を具えている請求項１７に記載のデジタルアンプ。

Images