KR900008049B1 - 절환캐패시터로 수행되는 델타시그마변조기 - Google Patents

절환캐패시터로 수행되는 델타시그마변조기 Download PDF

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Abstract

내용 없음.

Description

절환캐패시터로 수행되는 델타시그마변조기
제1도는 종래의 기술에 따른 전형적인 아날로그신호 수행을 도시한 블록도.
제2도는 절환(Switched)캐패시터의 기본적인 수행을 도시한 블록도.
제3도는 본 발명에 따른 기준전압 +V 및 -V를 인가한 델타시그마(△∑)변조기의 수행을 도시한 도면.
제4도는 제3도의 회로에 대한 타이밍파형을 도시한 도면.
제5도는 단일기준전압 +V를 인가한 응용회로를 갖는 제4도에 대한 회로부를 도시한 도면.
제6도는 제3도의 장치내에 제5도에 대한 단일기준전압회로의 대제를 도시하는 도면.
* 도면의 주요 부분에 대한 부호의 설명
1,3,6,7,9,13,14,16,22,23 : 스위치 C1-C8,C10: 캐패시터
4,17 : 증폭기 19 : 비교기
20 : 플립플롭 303 : 샘플링클록
301,302 : 엔클로져(enc1osure)
본 발명은 일반적으로 A/D(analog-to-digital)변환기에 관한 것으로 특히, 델타시그마변조기에 관한것이다.
현대 정보전송시스템들은 각 개별채널을 통한 전송방식에 있어서 종종 아날로그입력신호들을 디지탈신호들로 변환시키는 방식에 기초를 두고있다.A/D변환과 D/A재생과정에서 흔히 오차들이 뒤따르게 된다.왜냐하면 연속된 가능입력치들이 전송채널에서 이산세트치로 나타나야하기 때문이다 이러한 오차는 보통 양자화 잡음이라고 알려져있으며 상기 시스템들에 있어서 부정확도의 주요원인중의 한 요인이 되고 있다.
"궤환을 이용한 양자화 잡음제거"란 제하의 공학논문(여기서는 제1번 논문으로 지칭됨)에서, 에이치. 에이. 스펭 3세와 피. 엠.슐시이스는 양자화 잡음문제를 분석해서 이런 양자화 잡음에서 발생된 부정확도를 개선하는 수단으로써 퀀타이져(quantizer) 궤환회로의 사용을 제시했다.그러한 논문은 IRE 통신시스템회보 제CS-10권 페이지 373-380(1962년 12월)에 기술되어 있다.거기에서 멀티-레벨 양자화 특성을 갖는 일반적인 델타시그마번조기가 논의되고 분석되었다.분석의 편의상 그 공학논문의 저자들은 델타시그마변조기의 샐플러와 퀀타이져부를 그럴듯하게 따로분리해서 제시하는 방식을 택하였다.그러한 방식의 물리적구성은 종래의 아날로그회로로써는 수행될 수가 없었다.종래 아날로그 델타시그마변조기의 일례가 에이치.이노세.와이 야수다 및 제이 무라카미에 의한 "델타-시그마(△∑)변조 및 코오드변조에 의한 원격측정시스템"이란 제하의 논문(여기서는 제2번 논문으로 지칭됨)에서 제시되어 기술되었다.그러한 논문은 "우주 전자원격측정장치"라는 IRE회보의 세트 제8권 페이지 204-209(1962년 9월)에 발행되었다.상기 후자논문에서,종래기술(근본적으로 아날로그) 델타시그마변조기가 소개되었고, 종래기술의 델타변조기의 개량 사용방식이 기술되었다.
이보다 훨씬 앞선 소위 델타변조기 시스텝에서 펄스들도 입력신호 진폭의 미분치에 해당하는 정보를 전달하는 전송선로를 통해 보내진다고 후자논문의 저자들은 지적했다.수전단에서 그런 펄스들은 원래의 파형을 재생하기 의해 적분된다.전송된 신호가 수전단에서 적분될때 잡음등과 같은 전송외란들로 말미암아 누적오차가 생겨난다.소위 델타시그마변조기 시스템은 출력전송펄스들이 입력신호의 진폭에 해당하는 정보를 전달하도록 입력신호가 변조기에 들어가기전에 입력신호를 적분하기 위해 제공된다.
기본적인 아날로그 수행에 있어서. 델타시그마번조기의 동작은 회로들내의 캐패시터들의 용량과 저항기들의 저항의 절대치에 의해 좌우된다.따라서, 달갑쟎은 에이징효과와 온도효과에 대한 강도가 문제시된다.더구나 아날로그 수행에 포함되는 연산증폭기들은 양질의 것이어야만하고 그러한 증폭기의 이득과 대역폭이 그 장치의 입력회로내의 전달함수에 영향올 주어서도 안된다. 더우기 아날로그 수행에서, D/A변환기의 출력파형은 정확해야하고, 감도에 민감해서도 안된다.즉 고립된 논리 "1"의 펄스는 일련의 논리 1의 신호에 끼어있는 펄스들과 실제로 동일해야만 한다. 아날로그 델타-시그마변조기 수행들과 관련된 회로복잡성은 종종 그 요망의 결과가 된다.
본 발명에 있어서 상기 종래기술의 단점들을 처리하는 방식은 상세한 설명이 진행되면서 명백해질 것이다.디지탈 델타시그마변조기의 상세한 설명은 시그마델타 D/A변환기를 가진 "전화통화선로장치"란 제하의 미합중국 특허출원 제4,270,027호에서 알 수 있다.그래서 그 특허는 본 발명의 동일 양수인으로 지정되었다.
종래 기술의 기본적 아날로그 델타시그마변조기의 단점들을 고려해서, 변조기의 성능이 종래 기술에 의한 아날로그 수행들의 경우와 같이 캐패시터들의 용량과 저항기들의 저항치의 절대치에 의해 좌우되지 않고 오히려 캐패시터들의 용량비에 의해 좌우되는 델타시그마변조기를 제공하는 것이 본 밭명의 목적인 것이다.상기 용량비는 온도변화와 에이징에 의해 상대적으로 영향을 받지않는다. 더우기 본 발명의 절환캐패시터수행에 따라, 사용된 연산증폭기들은 공청시간(샘플링시간의 1/2에 대한 올더(order))중에 단지 충전과 방전만을 하는 것이 필요하다.이것은 아날로그 수행이 온도와 에이징에 의해 야기된 소자의 드리프트(drift)치들에 무관하게끔 하기 때문이다.
이밖에도 본 발명에 따르면 절환캐패시터 수행은 상기 미합중국 특허 제4,270,027유형의 디지탈 델타시그마변조기가 원래 파형에 무관한 것과 같이, 충전시간이 중첩되지 않고 캐패시터들이 충전과 방전을 교대로하는 연산적 시퀸스(sequence)에 기초를 두고 있다.즉 고립된 논리 "1"은 충전을 위한 일련의 논리 "1"중의 한 논리 "1"에 등가적이다.
캐패시터들의 절대치들은 연산증폭기의 설계에 있어서 좀더 많은 융통성을 부여하게끔 선택될 수 있다.델타시그마변조 특성은 단지 캐패시터들의 용량비에만 영향을 받는다.예를 들면 캐패시터의 용량치가 커지면 커질수록 캐패시터를 충전시키는 연산증폭기의 슬루 레이트(Slew Rate) 요구량이 커지케게 된다. 그러나 표유용량은 좀더 효과적으로 억제된다.역으로 말해서, 적은 용량은 쉽게 충전하지만 표유용량의 효과는 더욱 현저해진다. 설계변수로 캐패시터의 절대치를 자유롭게 선택함으로써, 보다 다양한 설계의 폭이 전체델타시그마변조기 설계에 있어서 가능하게 된다.더우기 절환캐패시터는 입력에서 본래의 샘플과 정지기능을 갖고 있다.실제적으로 회로내의 모든 절점들에서의 신호들은 이산시간 구간에서 충전한다.따라서, 비교기에서 비교판단을 할때 회로의 비교기 입력은 안정되게 된다.기본회로, 변수결정 및 연산동작의 고려점은 이하 본 발명의 양호한 실시예에서 상세하게 설명된다.
이제 첨부된 도면을 참조하여 본 발명의 양호한 실시예를 기술하고자 한다.델타시그마변조기라는 용어가 처음에는 때때로 시그마델타변조기로 지칭되었는데 동일한 장치하에서 시그마 및 델타라는 용어의 전위는 어디까지나 저자의 재량에 달린것이라고 생각된다.제1도는 상기 언급된 본질적으로 자명한 종래의 기술이다.제1도에서의 D/A변환기는 디지탈신호가 고(high)인지 저(1ow)인지, 즉 수학적으로 하나의 수와 전압사이의 변환에 관련된 양 A가 +A인지 -A인지에 따라서 두개의 상이한 펄스중의 한 펄스를 공급하는 펄스 쉐이퍼(Shaper)에 관한 것이다.H(S)로 표기되는 기본적인 저역통과(적분)장치는 델타시그마변조기의 올더(order)를 결정한다.
만일
Figure kpo00002
라면 H(s)는 전형적인 제1올더 필터이고,
Figure kpo00003
라면 H(s)는 제2올더 필터이다.
델타시그마변조기에 의해 이루어지는 변조기 잡음(디지탈신호를 입력함수로 변환할때의 부정확도에 의해 생성됨)의 제거는 종래의 모든 변환오차들을 기억하고 상기 언급된 이러한 정보(신호에 관련된 오차와 같은)를 수정하기 위해 다음 변환으로 되돌리기 때문에 가능할 수 있다.이러한 절차는 제1올더 변조기가 시간구간을 거친 평균오차를 0으로 만들고, 또한 제2올더 변조기가 이러한 평균오차를 0으로 유지할 뿐만 아니라 오차신호를 0으로 유도하기 때문이다.
제1올더 시스템에 있어서, 직류입력신호는 징확하게 표시되는 디지탈로 된다.그리고, 또한 제2올더 시스템에 있어서, 연슥적으로 나타날 수 있는 디지탈신호의 대역폭도 증가된다.이미 알려진 필터이론에 따르면, 적분필터 H(s)는 제1올더 델타시그마변조기에 관해 다음과 같이 기술될 수 있다.즉.
Figure kpo00004
및 유사하게, 제 2 올더 필터에 대해서는
Figure kpo00005
과 같이 기술된다.
캐패시터의 용량치 및 다른 소자치들은 계수에 대한 주어진 전유값에 의해 선택될 수 있다.델타시그마변조 수행은 이런 계수들에 관련된 것이다.
"궤환을 이용한 양자화 잡음의 제거"란 논문(제1번 논문)은 델타시그마변조에 대한 근거를 제공한 공학논문이다 "델타시그마변조 및 코오드변조에 의한 원격측정시스템"이란 제2번 논문은 제1올더 델타시그마변조기의 수행의 근본적인 분석을 제공해준다.
제2번 논문에 대한 제1도는 제1올더 전달함수를 갖는 적분기에 인가되고 있는 "오차신호 S(t)-P(t)"를 제 1올더 델타시그마변조로 하는 것을 도시한다.제 1 번 논문에 대한 제 1도는 델타시그마변조기의 가장 일반적인 경우를 도시한 것이며 Hi(필터전달함수)는 "1"이상의 올더를 행할 수 있고, 더우기 일반적인 멀티레벨과 특별한 퀸타이져를 고려한다.제1번 논문의 저자들은 아마 심중팔구는 분석의 편이상 별개 확장치로서의 샘플러와 퀸타이져를 제시했을 것이다.이러한 구성은 예를 들어 제2번 논문에 기술된 종래의 아날로그회로로써는 수행될 수 없었다.그러나 샘플러 및 퀸타이져는 본 발명에 있어서, 절환캐패시터 수행으로써 분리될 수 있다.
제2번 논문에 대한 제1도는 샘플링 펄스발생기 및 펄스변조기가 A/D와 D/A동작을 함께 수행하는 것을 도시한다.
죵래의 기술을 참고하면, 기술된 회로들의 대부분이 실험적으로 얻어진 회로구성으로 택해졌는데, 초기에는 "소자치들의 추측"으로 숙지되어 구성되었고, 그 이후의 회로 실험벤취상에서 정제되었다.보다 고 올더 델타시그마변조기의 제공에 있어서는 포텐셜적으로 더나은 잡음동작은 되지만 불안정한 상태라고 인지되어 있으므로 추천할 것은 못된다.
상기 기술원 제2올더의 실시예는 최적의 상태라고 간주된다.
모든 절환캐패시터 수행들은 제2도에 개괄되어 있고, 수학적으로 아래에 도시된 형태로 정리될 수 있다.제2올더 델타시그마번조에 대한 형태중의 H(z)는 이산시간 전달함수이다.
Figure kpo00006
상기 Z-1은 지연오퍼레이터장치로서 한 샘플링 구간중의 시간을 지연시킨다. 1MHz의 샘플링비에 대한 샘플링시간은 1μsec가 된다. 잡음점검 및 안정도를 결정하는 상수는 캐패시터의 용량비에 대한 기능을 갖는다. 각 캐패시터들의 용량에 있어서의 절대치는 표유용량등을 억제하여 증폭기 성능을 높이고자 하는 회로실제자에 의해 선택될 수 있다.
본 밭명에 따른 절환캐패시터의 델타시그마변조는 각단내에서 가장 잘 설명되었다. 델타시그마변조의 기본적인 동작원리는 디지탈워어드의 크기가 작으나 그 샘플링주파수는 최대의 고주파보다도 상망히 높은 고주파로 A/D변환을 제공하기 위한 것이다.
먼저, 제3도에서 D형(에지(edge)트리거됨) 플립플롭으로 동작하는 샘플링클록을 생각하기로 한다.이클록은 시간 기준주파수 fs를 제공하며, 또한 샘플링주파수에서 두개의 다른 클록파형을 제공하지만 50%이하의 사이클효율을 갖는다.이러한 것들의 θ1은 충전을 가리키고 θ2는 방전을 가리킨다. 제4도는 이런파형들의 전형적인 관계를 도시한다.다음으로 제3도의 스위치(l)과 (3), 캐패시터 C1, 증폭기(4), 캐패시터 C3으로 구성하는 부를 생각하기로 한다.샘플링클록(3O3)에서의 θ1은 스위치(1)로 조정하고,θ2는 스위치(3)로 조정한다.θ1이 저(1ow)일때 스위치 1은 개방되고(개방회로), θ1이 고(high)일때 스위치 1은 폐쇄된다(단락회로).
상기와 유사하게 θ2및 스위치(3)이 연관되어 있다.θ1및 θ2의 비중첩성(non-over-lapping nature) 때문에 스위치(1)과 (3)은 동일한 시각에 양쪽이 모두 폐쇄되지는 않는다.구간[nT,(n+1)T] 동안 일정하게 남는 입력신호 U(t)를 가정하면, 캐패시터 C1은 U(nT)와 동일한 전압이 되기위해 θ1동안 충전한다.증폭기(4)가 이상적인 연산증폭기에 근사하다고 가정하면, C1상의 모든 충전은 θ1동안 전압어크로스(across)C3에서
Figure kpo00007
의 변화를 야기하여 C3에 전달한다. 따라서 t=(n+1)T에서 연산증폭기 출력전압 X는 증폭기가 반전하기 때문에 음(negative)으로 증가하여
Figure kpo00008
가 된다.이제 부수적인 스위치들(6)(7) 및 (9)와 그리고 캐패시터 C2릍 생각해보도록 한다.만일 b(n)이 +1 예를 들어Qn=고라면,θ1동안 Q는 전압 +V에서 충전하게 된다.C2가 달락상태에 있으면 -b(n)은 -V에서 충전하게 되고, 이러한 충전은 θ2동안 C3에 전달된다.스위치(1),(3),(6),(7) 및 (9)와 캐패시터 C1.C2및 C3에 있어서의 전체동작은 다음과 같은 식으로 기술될 수 있다 즉,
Figure kpo00009
유사하게,
Figure kpo00010
점선내의 엔클로져(enclosures)를 (301)과 (302)는 기준스위치장치라고 지칭할 수 있다. 비교기 및 D형 플립플롭의 동작은 b(n+1)=sqn{W[(n+1)T]}를 얻기의한 것이다. 델타시그마변조기의 잡음컴사 및 안정도는 캐패시터 용량비들
Figure kpo00011
로써 관리된다.전압 V는 기준전압으로 언급되는데 보통 모든 전압들은 분수(fractions)들로서 수치가 구해진다.그래서, 전압 V는 때때로 앤코터의·"크래쉬 포인트(Crash Point)"처럼 언급되고 또한 입력신호의 취대진폭으로 언급되기도 한다.
전압 V보다 더 큰 입력진폭은 과부하를 야기하게 된다.
전형적인 델타시그마변조기는 다음의 캐패시터 용량비를 만족할 수 있다.
Figure kpo00012
제3도의 회로에는 두개의 기준전압 +V 및 -V가 요망하는 것이 표시되어 있다. 만일 단지, 단일기준전압 +V만 이용한다면 기준전압 +V 및 -V와 스위치를 (6),(7),(9)과 캐패시터 C2(유사하게. 기준전압+V 및 -V, 스위치(13),(14),(l6) 및 캐패시터 C5로서 구성된)로 구성된 회로는 제5도에 도시된 회로와 제6도에 포함된 점선내의 블록(601)과 같은 회로로써 교체될 수 있다,
그러한 변화에 있어서, 각각의 샘플링구간 동안 증폭기(4)의 출력전압 V는
Figure kpo00013
의 변화를 야기하여 C8은 θ1및 θ2동안 전압을 충전시킨다.θ1동안 C7은 제5도 및 6도의 도시에서 가리키는 극성을 가진 전압을 충전시킨다. 만일 Qn이 예를 들어 b(n)=+1인 "고"라면 스위치(23)과 (22)는 θ2동안 제제된다. 왜냐하면, 증폭기(4)의 출력전압 V가
Figure kpo00014
충전을 야기하여 극성반전이 되기 때문이다. 만일 b(n)=-1이라면 C7은 C3내에서 방전되지 않는다. 그 순수한 효과는 마음과 같다. 즉, b(n)=+1이라면,
Figure kpo00015
이고, 또한 b(n) = -1이 라면,
Figure kpo00016
이다.
만일 C7=2C8이라면 제5도내의 회로에 대한 전제동작은,
Figure kpo00017
과 같이 기술될 수도 있고, 또는 유사하게,
Figure kpo00018
과 같이 기술될 수도 있다.
본 발명의 제6도에 의한 델타시그마변조기 수행은 다음과 같은 캐패시터 용량비로서 사용될 수 있다.
즉,
Figure kpo00019
샘플링비는 입력신호 U(t)의 최대고주파 성분보다 훨씬 더 고주파여야한다.
본 발명은 특히, 이산전화기의 채널을 통한 전송을 위해서 엔코딩 전화대역신호들을 디지탈화하기 위해 유용하다.
그런 신호들를은 단만지 수 KHz의 대역폭만을 요망하기 때문에 본 발명의 전형적인 변조기에 대한 lMHz의 샘플링주파수비는 상기 언급된 요망을 충족시킬 수 있다.
제2올더 델타시그마변조기는 궤환루우프내에 끼워넣은 제1올더 델타시그마변조기가 조립된 것이라고 생각될 수 있다.역으로, 제1올더 델타시그마변조기는 제2올더 델타시그마변조기의 다운(down)된 "스트리핑(stripping)"에 의해 얻어진 제2올더 델타시그마변조기의 서브셋(subset)으로 생각될 수 있다.
제6도에 도시된 회로는 제1올더 변조기의 델타시그마변조기가 다운되어 스트립(stripped)될 수 있다.만일 증폭기(4)와 캐패시터(C3),(C1),(C2) 및 거기에 연결된 스위치들이 제거된다면, 그 나머지 회로소자는 디지탈신호 b(n)내의 U에서 아날로그신호를 변환시키는 제1올더 델타시그마변조기가 된다.
b(n)="고" 혹은 b(n)="저"에 따른 한 비트 구간내에 별개의 파형을 산출하는 펄스 쉐이퍼(shaper)을 포함하는 단일 D/A변환기를 가진 수전단에서 파형을 스무스(smooth)하게 하기 위한 단일 아날로그 저역통과 필터에 의해 뒤따르는 비트-스트림(bit-stream) {b(n)}를 전송하는 것이 가능하다. 그러므로, 상당히 "고(high)"인 약 1M blt/sec나 되는 b(n)의 전송을 직접적으로 수반하게 된다.하나의 교체할 수 있는 방법으로써 신호의 디지탈 성분을 리테이닝(retaining)할 동안 "스무싱"한 디지탈의 저역통과 필터들의 연속을 이용하는 것도 있다.따라서 워어드당 비트들의 수에 대한 증가는 레벨의 입자성으로 나타날 수 있어서 좋게되었다.
상기 언급된 미합중국 특허 제4,270,027호와 같은 선로회로에 있어서, 저역통과 필터는 균일 코오드내에 워어드당 13비트에 해당하는 입자신호를 초당 8킬로워어드의 속도에서 디지탈신호의 재샘플링을 수용한다.각 코오드워어드는 만일 로우포멧(law fomat)이나 혹은 μ로우포멧에 해당하는 것이 요망되면 8비트 코오드내에서 변환된다.이러한 경우에 있어서, 그 1비트장치는 U(nt)에서 샘플치의 큰범위가 나타나야 한다.1비트/워어드 및 1M Word/sec 스트림(예를 들어 1M bit/sec 스트림)은 때때로 혼합음성채널신호의 변환인 "변조된 펄스밀도"와 같은 기술에 언급되어 있다.
지금까지 본 발명의 양호한 실시예에 대한 접속이 기술되었으나 본 발명은 전화시스템 수행에만 제한되지않고 부수적인 실시예로써 변형이나 응용도 가능하고, 첨가된 특허청구범위에 의해 본 발명의 사상과 영역내에 포함된 공지된 기술을 분명하게 알 수 있다.

Claims (13)

  1. 아날로그 입력신호를 디지탈적으로 엔코딩하기 위한 델타시그마변조기에 있어서, 제 1, 제2레벨들을가지고, 각각의 타이밍게이트의 제 1 및 제2레벨들이 중첩되지 않는 구간내에서 제 1, 제2스위칭게이트들을 가지고, 상기 타이밍게이트와 스위칭게이트들이 최대고주파 성분에서 비교되는 고주파를 가지는 반복타이밍 게이트파형을 발생하기 위한 클록수단과, 상기 제1스위칭게이트 동안 아날로그 입력신호의 순간 진폭치들을 저장하기 위한, 그리고 상기 제2스위칭게이트 동안 상기 저장된 진폭치를 출력시키기 위한 스위칭수단과 제1캐패시터를 포함하는 제1샘플링회로와, 상기 제1수단의 출력에 반응하는 저역통과 필터와 같이 동작하는 제l적분수단과, 상기 제1스위칭게이트 동안 제1적분수단에 대한 출력신호의 순간 진폭치들을 저장하기 위한, 그리고 상기 제2스위칭게이트 동안 저장된 진폭치를 출력시키기 위한 제2캐패시터와 스위칭수단을 포함하는 제2샘플링회로와, 상기 제2샘플링회로의 출력에 반응하는 제2저역통과 필터와 같이 동작하는 제2적분수단과, 상기 제2적분수단에 대한 출력신호의 순간극성에 해당하는 기능과 같은 공급출력 Q 및
    Figure kpo00020
    와 상기 타이밍 게이트파형으로써 클록되는 1비트 A/D변환기와 상기 제1스위칭게이트 동안각각의 Qn
    Figure kpo00021
    혹은
    Figure kpo00022
    에 해당하는 극성에 있어서 기준전압 +V 혹은 -V로써 상기 제3캐패시터를 충전하도록 접속되고, 여기서 θ1은 제1스위칭게이트이고 θ2는 제2스위칭게이트이며 상기 θ2시간 동안 제1적분수단의 입력에 제3캐패시터의 전압을 인가하기 위한 제3캐패시터와 부수적인 스위칭수단을 포함하는 기준수단과, 상기 제1스위칭신호 동안 각각의 QlnQ 혹은
    Figure kpo00023
    에 해당하는 극성에 있어서, 기준전압 +V 혹은 -V로써 제4캐패시터를 충전할 수 있게끔 접속되고, 상기 θ2시간 동안 제2적분수단의 입력에 상기 제4캐패시터의 전압을 인가하기 위해 접속된 제4캐패시터와 제2부수적인 스위칭수단을 포함하는 제2기준수단을 포함하는 것을 특징으로 하는 절환캐패시터로 수행되는 델타시그마변조기.
  2. 제1항에 있어서, 상기 제1, 제2적분기들이 각각 제1, 제2증폭기들의 입력과 출력 사이에 접속된 제 4, 제6캐패시터들을 가진 대응반전하는 제 1, 제2연산증폭기들을 포함하는 것을 특징으로 하는 절환캐패시터로 수행되는 델타시그마변조기.
  3. 제1항에 있어서, 상기 1비트 A/D변환기가 Q 및
    Figure kpo00024
    출력들을 공급하기 위해 상기 Q출력이 1비트 코오드를 공급하여 비교기 출력에 반응하는 D형 플립플롭회로와 제 1, 제2조건을 가진 한 극성에 반응출력을 공급하기 위해 제2적분기에 반응하는 비교기를 포함하는 것을 특징으로 하는 절환캐패시터로 수행되는 델타시그마변조기.
  4. 제2항에 있어서, 제1캐패시더의 용량비 대 제3캐패시더의 용량비와 제3캐패시터의 용량비 대 제5캐패시터의 용량비가
    Figure kpo00025
    이 되고, 그리고 제2캐패시터의 용량비 대 제6캐패시터의 용량비와, 제4캐패시터의 용량비 대 제6캐패시터의 용량비가 1이 되는 것을 특징으로 하는 절환캐패시터로 수행되는 델다시그마변조기.
  5. 제1항에 있어서, 상기 클록수단은 상기 스위칭게이트들이 본질적으로 각각 대응타이밍 게이트의 구간내에서 시간중심이 되는 신호를 발생시키도록 되어있는 것을 특징으로 하는 절환캐패시터로 수행되는 델타시그마변조기.
  6. 제1항에 상기 제1기준수단은 Q2nQ의 시간동안은 정(+)단자에서, θ1동안은 음(-)의 단자에서 접지전위에 접속된 제3캐패시터를 스위칭하기 위해 제3캐패시터에 함께 연합해있는 부수적인 스위치를 포함하고, 상기 제3캐패시터전압은 θ2nQ 동안 제1적분 수단에 출력되고, 상기 제2기준수단은
    Figure kpo00026
    의 시간 동안은 정(+)단자에서, θ1동안은 음(-)의 단자에서 접지전위에 접속된 제4캐패시터의 단자를 스위칭하기위해 제4캐패시터에 함께 연합해있는 부수적인 제2스위치수단을 포함하고, 단지 정(+)의 기준전압만을 인가하여 상기 기준수단의 기능을 제공하므로써 상기 제4캐패시터전압은
    Figure kpo00027
    동안 제2비적분수단에 출력되는 것을 특징으로 하는 절환캐패시터로 수행되는 델타시그마변조기.
  7. 제4항에 있어서, 상기 제1기준수단은 θ2nQ시간 동안은 링 정(+)의 단자에서, θ1동안은 음(-)의 단자에서 접지전위에 접속된 제3캐패시터의 단자를 스위칭하기 위해 제3캐패시터와 함께 연합된 부수적인 스위치수단을 포함하고 상기 제3캐패시터 전압은 θ2nQ 동안 제1적분수단에 출력되고, 상기 제2기준수단은
    Figure kpo00028
    시간 동안 정(+)의 단자에서,θ1동안은 음(-)의 단자에서 접지전위에 접속된 제4캐패시터단자를 스위칭하기 위해 제4캐패시터와 함께 연합된 부수적인 제2스위치수단을 포함하고 단지 정(+)의 기준전압만을 인가하여 상기 기준수단의 기능을 공급하므로써 상기 제4캐패시터 전압이
    Figure kpo00029
    동안 제2적분수단에 출력되는 것을 특징으로 하는 절환캐패시터로 수행되는 델타시그마변조기.
  8. 제6항에 있어서, 상기 1비트 A/D변환기가 Q 및
    Figure kpo00030
    출력들을 공급하기 위해 상기 Q출력이 1비트코오드를 공급하여 비교기 출력에 반응하는 D형 플립플롭회로와 제 1, 제2조건을 가진 한 극성에 반응출력을 공급하기 위해 제2적분기에 반응하는 비교기를 포함하는 것을 특징으로 하는 절환캐패시터로 수행되는 델타시그마변조기.
  9. 제l항에 있어서, 상기 스위칭수단은 전자스위치들로 조정되는 개개의 신호를 포함하는 것을 특징으로 하는 절환캐패시터로 수행되는 델타시그마변조기.
  10. 제6항에 있어서, 상기 스위칭수단은 전자스위치들로 조정되는 개개의 신호를 포함하는 것을 특징으로 하는 절환캐패시터로 수행되는 델타시그마변조기.
  11. 제2항에 있어서, 캐패시터의 용량비를 선택적으로 가변할 수 있는 것을 특징으로 하는 절환캐패시터로 수행되는 델타시그마변조기.
  12. 아날로그신호를 디지탈적으로 엔코딩하기 위한 델타시그마변조기에 있어서, 상기 아날로그신호의 최대고주파성분보다 본질적으로 더 고주파를 가진 타이밍 파형을 발생하기 위한 수단과, 상기 아날로그신호의 순간 진폭치들로 표시되는 충전을 저장하기 위한 스위칭용량수단을 포함하는 출력을 가진 샘플링수단과, 상기 샘플링수단의 출력상에서 적분기능을 수행하기 위한 저역통과 필터수단과, 상기 저역통과 필터수단에 대한 출력의 순간극성에 반응하여 제 1, 제2출력들의 공급 및 상기 타이밍 파형에 의해 클록되는 1비트 A/D변환기수단과, 상기 제2출력은 제1출력의 상보이고, 상기 저역통과 필터에 충전전압을 선택적으로 인가하기 위한 기준수단을 포함하는 것을 특징으로 하는 절환캐패시터로 수행되는 델타시그마 변조기.
  13. 제12항에 있어서, 상기 1비트 A/D변환기는 전압들의 비교가 이루어질때 그 구간동안 안정된 입력전압을 가지는 비교기를 포함하는 것을 특징으로 하는 절환캐패시터로 수행되는 델타시그마 변조기.
KR1019830000066A 1982-01-20 1983-01-10 절환캐패시터로 수행되는 델타시그마변조기 KR900008049B1 (ko)

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