FI105622B - Menetelmä suuren erottelukyvyn digitaali/analogia-muunnoksen suorittamiseksi ja digitaali/analogia-muunnin - Google Patents

Description

105622

Menetelmä suuren erottelukyvyn digitaali/analogia-muunnoksen suorittamiseksi ja digitaali/analogia-muunnin - Förfarande för att avfärda en digi-tal/analog-omvandling med en stor upplösningsförmäga och en digital/analog-omvandlare 5

Keksinnön kohteena on patenttivaatimuksen 1 johdanto-osassa määritelty menetelmä suuren erottelukyvyn digitaali/analogia-muunnoksen suorittamiseksi ja patenttivaatimuksen 5 digitaali/analogia-muunnin.

Ennestään tunnetaan digitäali/analogia-muuntimia (DAC Digital Analog Converter), 10 jotka rakentuvat yhdestä pulssinleveysmodulaatiomuuntimesta. Tämän tyyppisiä D/A-muuntimia käytetään esimerkiksi termostaattien, sähkömoottorien, jänniteoh-jattujen värähtelijöiden (VCO Voltage Controlled Oscillator) sekä signaalin automaattisen tasonsäädön ohjaamiseen ja yksinkertaisten merkkiäänien muodostamiseen.

15 Tunnetaan myös Sigma/Delta-tyyppinen D/A-muunnin, jota käytetään digitaalisissa audiolaitteissa kuten laserlevysoittimissa.

Ongelmana tunnetuissa laitteissa on, että yhdellä pulssinleveysmodulaatiomuunti-mella korkeataajuisen signaalin muunnos ei muodostu erottelukyvyltään suureksi.. Esimerkiksi 10 bitin muuritimella ja 2 MHz taajuudella kyetään 1kHz muunnostaa-20 juuteen, jolla ei voida muodostaa puhelinlaatuista analogiasignaalia.

Keksinnön tarkoituksena on poistaa edellä mainitut epäkohdat.

Keksinnön mukaiselle menetelmälle on tunnusomaista se, mitä on esitetty patenttivaatimuksessa 1. Keksinnön mukaiselle laitteelle on tunnusomaista se, mitä on esitetty patenttivaatimuksessa 5. Keksinnön edullisia suoritusmuotoja on esitetty epäit-25 senäisissä patenttivaatimuksissa.

Keksintö koskee menetelmää suuren erottelukyvyn digitaali/analogia-muunnoksen suorittamiseksi. Keksinnön mukaisesti digitaalinen binääritulo muunnetaan jaettuna useaan erilliseen painotettuun osaan, joiden osien pulssilähdöt summataan analogisesti.

Menetelmän eräässä sovelluksessa analoginen summasignaali alipäästösuodatetaan.

Sovelluksissa, joissa ohjataan ominaisesti alipäästöistä prosessia, ei tarvita suodatus ta.

2 105622

Menetelmän eräässä sovelluksessa jaettu muuntaminen suoritetaan pulssinleveys-5 modulaatiolla (PWM Pulse Width Modulation).

Menetelmän eräässä sovelluksessa ainakin kahden muunninyksikön painoalueet limitetään, limitysalueen binäärisisältö puolitetaan ja puolitetut binäärisisällöt summataan digitaalisesti laskureiden alkuarvoihin siten, että puolet limitysalueesta johdetaan ensimmäiseen laskuriin ja puolet toiseen sekä lopuksi analogiset antokompo-10 nentit summataan.

Keksintö koskee myös digitaali/analogia-muunninta suuren erottelukyvyn muunnoksen suorittamiseksi. Keksinnön mukaisesti siihen kuuluu kaksi tai useampi muunninyksikkö binääritulon osittaiseksi muuntamiseksi ja analoginen summaus-kytkentä eri muunninyksiköiden painotetuksi summaamiseksi. Muunnos jaetaan 15 usealle muunninyksikölle, joiden sanaleveydet ovat pienet ja täten muunnosjakso lyhyempi. Näin saadaan muunninkokonaisuudelle suurempi näytetaajuus verrattuna yhden muunninyksikön muuntimeen, jossa siis yhden muunninyksikön sanaleveys on suurempi.

Digitaali/analogia-muuntimen eräässä sovelluksessa merkitsevämmällä lukualueella 20 muunninyksiköillä on suhteellisesti pienempi sanaleveys kuin vähemmän merkitsevällä lukualueella. Näin merkitsevämmän alueen muunnostarkkuus saadaan korke-! ämmäksi, sillä laskentanopeus ja muunninyksikön lähdön erilaisista nousu- ja las- kuajoista johtuva offset-virhe muodostuu siellä pienemmäksi.

Digitaali/analogia-muuntimen eräässä sovelluksessa siihen kuuluu lisäksi analogisen 25 summasignaalin alipäästösuodatin.

Digitaali/analogia-muuntimen eräässä sovelluksessa muunninyksiköt koostuvat pulssinleveysmodulaatiomuuntimista.

Digitaali/analogia-muuntimen eräässä sovelluksessa ainakin kahden muunninyksikön painoalueet ovat limittäin, limitysalueen binäärisisältö on puolitettu ja puolitetut 30 binäärisisällöt summataan digitaalisesti laskureiden alkuarvoihin siten, että puolet limitysalueesta on johdettu ensimmäiseen laskuriin ja puolet toiseen sekä lopuksi 3 105622 siihen kuuluu analogisten antokomponenttien summauskytkentä. Tämä vähentää epälineaarisuusvirhettä ja kynnysvaikutusta painoalueiden siirtymäkohdissa. Summaamisella tarkoitetaan tässä saman summauskytkennän käyttöä kuin edellä. Kyt- y kentään ei tehdä tämän sovellusmuodon vuoksi muutoksia.

5 Digitaali/analogia-muuntimen eräässä sovelluksessa se integroidaan sovelluskohtaiseen integroituun piiriin.

Keksinnön etuna on, että se tekee mahdolliseksi nopean ja suuren erottelukyvyn digitaali/analogia-muuntimen yksinkertaisella piirikytkennällä.

Edelleen keksinnön etuna on, että sen mukainen muunnin soveltuu edullisesti integ-10 roitavaksi sovelluskohtaiseen integroituun piiriin (ASIC Application Specific Integrated Circuit) tai kenttäohjelmoitavaan porttimatriisipiiriin (FPGA Field Programmable Gate Array). Keksinnön toteuttamiseksi ASIC tai FPGA-piirissä kuvataan kytkentä edullisimmin HDL (Hardware Description Language) - tyyppisiä kuvauskieliä käyttämällä.

15 Edelleen keksinnön ansiosta muunnoksessa vältytään S/D-muuntimelle tyypilliseltä näytetaajuuksia matalataajuisemman kohinan muodostumiselta ja tämän vaimenta-• miselta.

Seuraavassa keksintöä selostetaan yksityiskohtaisesti viittaamalla oheiseen piirustukseen, jossa ; 20 kuvio 1 esittää erään keksinnön mukaisen menetelmän vaiheita vuokaaviossa, kuvio 2 esittää erään tavan keksinnön mukaisen binäärisanan jakamiseksi muun-ninyksiköille, kuvio 3 esittää erään toisen tavan keksinnön mukaisen binäärisanan jakamiseksi muunninyksiköille, * 25 kuvio 4 esittää muunninyksiköiden välisen siirtymän vaikutusta, kuvio 5 esittää erään keksinnön mukaisen D/A-muuntimen yksinkertaistetun periaatteellisen piirikytkennän, r 4 105622 kuvio 6 esittää muunninyksiköiden summauspiirin erään toteutuksen, ja kuvio 7 esittää ohjelmoitavan logiikkapiirin erään logiikkakaavion.

Kuviossa 1 nähdään eräitä keksinnön mukaisia menetelmävaiheita vuokaaviossa. Aluksi jaetaan digitaalisesta binäärisanasta osa yhdelle muunninyksikölle 1, sitten 5 suoritetaan jaetulle osalle D/A-muunnos kyseisessä muunninyksikössä 2 ja analoginen muunnostulos summataan 3 ulostuloon. Seuraavaksi tutkitaan onko koko sana käsitelty 4. Ellei ole käsitelty siirrytään takaisin vaiheeseen 1, jossa tällä kertaa jaetaan seuraava osa seuraavalle muunninyksikölle, suoritetaan viimeksi jaetulle osalle D/A-muunnos tämän keltaisessa muunninyksikössä ja analoginen muunnostulos 10 summataan 3 ulostuloon, johon on jo summattu edellinen tulos. Jos sana on nyt täysin käsitelty 4, alipäästösuodatetaan 5 analoginen summasignaali.

Kuviossa 2 nähdään eräs keksinnön mukainen binäärisanan jakaminen muunninyk-siköille. Nähtävä 16-bittinen binäärisana 6 jaetaan kahteen 8-bittiseen osaan 7, 8.

Kuviossa 3 nähdään eräs toinen keksinnön mukainen binäärisanan jakaminen 15 muunninyksiköille. Nähtävän 16-bittisen binäärisanan 9 kuusi ylintä bittiä jaetaan ensin 6-bittiseksi tavuksi 10, yhdeksän alinta bittiä jaetaan 9-bittiseksi tavuksi ja seitsemästä keskimmäisestä bitistä muodostetaan edellisiin päistään limittyvä 7-bittinen tavu.

Kuviossa 4 nähdään eräät keksinnön mukaiset digitaalisen binäärisanan ja antojän-20 nitteen väliset periaatteelliset riippuvuudet. Kuviossa 4a nähdään kuvion 2 mukaisella tavalla yksittäisille D/A-muunninyksikölle jaetun binäärisanan muuntaminen analogiseksi jännitteeksi, kun summausvastusten arvot eivät ole ideaaliset. Verran-naiskäyrän puolessa välissä nähdään siirtymä binäärisanan ylemmän tavun ensimmäisen bitin muuttuessa nollasta yhdeksi. Kuviossa 4b nähdään kuvion 3 mukaisella 25 tavalla yksittäisille D/A-muunninyksiköille jaetun binäärisanan muuntaminen analogiseksi jännitteeksi, kun summausvastusten arvot eivät ole ideaaliset. Verrannais-käyrässä ei havaita epäjatkoksia, sillä keskimmäisten bittien D/A-muunninyksikön vaikutus limittyy sekä alemman tavun että ylemmän tavun alueelle.

Kuviossa 5 nähdään eräs keksinnön mukainen ohjelmoitavaan porttipiiriin perustuva 30 D/A-muuntimen piirikytkentä. Digitaalinen binääritulo 13 johtaa ohjelmoidulle piirille 15 dataottosignaaleiksi 16-bittiä DIN0-15. Erillinen värähtelijäpiiri 14 syöttää tarvittavan kellotaajuuden ohjelmoidun piirin 15 ottoon 15 XCLK. Piiriin 15 5 105622 ohjelmoitu logiikka jakaa dataottosignaalit kuvion 3 mukaisella tavalla samaan piiriin 15 ohjelmoiduille pulssileveysmodulaattoreille, joiden tulossignaalit johtuvat ulos annoista LOOUT, MD OUT ja HIOUT summauspiirin 16 summausvas-tuksille A, B, C ja edelleen kytkennän antoon 17.

5 Kuviossa 6 nähdään muunninyksiköiden summauspiirin 16 eräs toteutus, jossa yksikön kokonaisvaikutus on mitoitettu hieman vaimentavaksi. Eniten vaikuttavan las-kuriannon HI OUT summausvastus RH on tässä vastusarvoltaan 1,62 kQ ja takai-sinkytkentävastuksen RF vastusarvon on 1 kQ. Toisten laskuriantojen MI OUT ja LO OUT vastusarvot RM ja RL ovat vastaavasti tässä 12,96 kQ ja 207,4 kQ. Jäl-10 kimmäisten laskureiden summavastukset RM ja RL mitoitetaan laskureiden eniten merkitsevien bittien painokertointen mukaisesti. Koska kuvion 3 mukaisesti ylimmässä laskurissa on kolme ylempää bittiä kuin keskimmäisessä laskurissa, on sum-mavastus RM vastukseltaan kahdeksan kertainen verrattuna summavastukseen RH ja edelleen ylimmässä laskurissa on seitsemän ylempää bittiä kuin alimmaisessa 15 laskurissa, on summavastus RL vastukseltaan 128 kertainen verrattuna summavastukseen RH. Takaisinkytkentävastus RF mitoitetaan summausvastusten RH, RM, RL rinnankytkennän vastusarvoon verraten siten, että saadaan haluttu vahvistus rin-nankytkennän vastusta suuremmalla RF vastuksella tai vaimennus pienemmällä RF vastuksella. Summauspiiriin kuuluu, tässä myös operaatiovahvistin 18, jonka nega-20 tiiviseen ottoon kytketään summausvastusten RH, RM, RL rinnankytkentä ja positiiviseen ottoon kytketään maapotentiaali. Operaatiovahvistimen anto muodostaa summasignaalin SUM_OUT ollen kytkettynä takaisinkytkentävastuksella RF summausvastusten RH, RM, RL rinnänkytkentään.

I Kuviossa 7 nähdään ohjelmoitavan logiikkapiirin eräs logiikkakaavio, joka kuvataan 25 yleisesti. Logiikkakaavion mukaiseen kytkentään kuuluu kolme laskuria, jotka ovat . tarkkuudeltaan 6, 7 ja 9-bittiset. Laskurit ovat limitetyt siten, että ne muodostavat yhdessä 16-bittisen laskurin t.s. laskurien tulovektori on 16-bittiä leveä. Tulovektori voi olla lähtöisin vapaavalintaisesta lähteestä, johon ei tässä kiinnitetä huomiota.

Kuvion yläosassa nähdään 9-bittinen peruslaskuri 19A ja ohjauslogiikka 19B, johon 30 kuuluu tilakone ja laskurimaskigeneraattori. Peruslaskurilla 19A määritetään PWM-jakson alkamis- ja loppumishetki sekä PWM-laskureiden lataus- ja askellusajoitus ' yhdessä ohjauslogiikan 19B kanssa. Reunalla nähdään puskuripiiri 19C, johon ladataan PWM-jaksoon synkronoituna 16-bittinen tulovektori. Tämä tulovektori, joka vaihdetaan edullisimmin joka PWM-jaksoa kohti, määrittää muuntimen varsinaisen 35 lähdön analogiatason. Ohjauslogiikalle 19B johdetaan ajoitus peruslaskurilta 19A.

e 105622

Ohjauslogiikalla 19B annetaan Ready-lähtösignaali tulovektorin syöttävälle ulkopuoliselle laitteelle, kun edellinen tulovektori on otettu käsittelyyn. Ready-lähtösignaalilla annetaan lupa seuraavan tulovektorin syöttämiseen muuntimelle.

16-bittinen tulovektori käsitellään binäärilinjoittain multipleksereillä 19D ja 19E 5 sekä summaimilla 19F ja 19G siten, että saadaan laskureiden 19Hi 19J ja 19K yhteensä 22-bittinen sana. Laskureiden bittileveydet ovat vastaavasti 6, 7 ja 9-bittiä. Laskurit 19H, 19J ja 19K ladataan multipleksereiden ja summainten läpi. Lataaminen suoritetaan edullisimmin vuorotellen logiikan säästämiseksi.

Laskurit 19H, 19J ja 19K ovat tyypiltään alassuuntaan laskevia siten, että alkuarvon 10 latauksen jälkeen lasketaan alas nollaan ja jäädään odottamaan uutta latausta. Alkuarvon latauksen hetkellä laskurin yksibittinen pulssinleveysanto asetetaan ylemmälle jännitetasolle ja laskurin arvon saavutettua nollan asetetaan pulssinleveysanto alemmalle jännitetasolle. Tämän lisäksi laskureilla on logiikka, joka lataa laskuria arvolla, joka vastaa 16-bittisen tulovektorin 50% tasoa. Tämä taso on heksadesimaar 15 leina 7FFF. Näin muuntimen anto pidetään 50% tasolla, kun tulovektoria ei ole. Eri laskurit laskevat kellomaskiensa sallimilla eri nopeuksilla.

Muuntimen toiminta ajoitetaan siten, että painoarvoltaan vähiten merkitsevä 9-bittinen laskuri 19K toimii pääkello XCLK:n taajuudella 16.38 MFIz. Keskialueen 7-bittinen laskuri 19J toimii pääkellon taajuuden neljänneksellä, sillä tässä laskuris-20 sa on kaksi bittiä vähemmän, kuin leveimmässä laskurissa. Painoarvoltaan eniten -merkitsevä 6-bittinen laskuri 19H toimii pääkellon taajuuden kahdeksanneksella, sillä tässä laskurissa on kolme bittiä vähemmän, kuin leveimmässä laskurissa. Siten ; laskureiden laskentajakso, t.s. täyden alkuarvon vähentäminen nollaan, on yhtä pit kä. Tässä laskentajaksoksi muodostuu pääkellon XCLK 512 kellojaksoa, joka on 25 31,25 ps pitkä ja vastaa toimintataajuutta 32 kHz.

Aritmetiikkalohkojen, t.s. multiplekserien 19D ja 19E sekä summainten 19F ja 19G, käytön ollessa vuorottelevaa ovat myös laskurien 19H, 19J ja 19K lataukset vuoro-teltuja tapahtuen edullisimmin kahden pääkellojakson välein. Tästä johtuen laskurien 19H, 19J ja 19K laskenta on osittain ajallisesti lomittuvaa. Laskurien 19H, 19J ja 30 19K lataus ja laskenta toimitetaan kolmen maskisignaalin ajoittamana siten, että kukin signaali avaintaa vastaavan laskurin 19H, 19J tai 19K kellosignaalioton. Aritmetiikkalohkojen vuorottainen käyttö laskurien 19H, 19J ja 19K lataukseen toteutetaan ohjaamalla multipleksereitä 19D ja 19E ajoitussignaaleilla ohjauslogiikas-ta 19B. Merkitsevin laskuri 19H ladataan suoraan puskurista 19C.

7 105622

Multipleksereillä 19D ja 19E muodostetaan kaksi binäärilinjoista koostuvaa komponenttia, jotka summaimilla 19F ja 19G summaamalla muodostavat edelleen osan laskureiden 19J ja 19K latausarvoista. Multiplekserillä 19E muodostetaan kahden laskurin latausarvojen päällekkäinen osa puolitettuna. Puolitus suoritetaan edulli-5 simmin kohdistamalla bittejä toimenpiteellä siirto-oikealle (shift right). Osittain päällekkäisistä laskureista ylemmän päällekkäiset bitit ladataan yhtä bittilinjaa normaalia alemmaksi ja asetetaan ylimmälle linjalle nolla. Multiplekserillä 19D muodostetaan osittain päällekkäisistä laskureista 19J ja 19K alempaan osa, joka koostuu toimenpiteellä siirto-oikealle muuten hukkaan menevästä bitistä ja täytenollista. 10 Tämä osa ja edellä aikaisemmin muodostettu osa summataan kahdessa peräkkäisessä summaimessa 19F ja 19G siten, että alempaan limittäiseen laskuriin 19K saadaan ylimmät bitit hukkaamatta tietoa. Loput bitit ladataan suoraan puskurista 19C lasku-reihin 19J ja 19K.

Tarkastellaan esimerkkinä 16-bittisen digitaalisen audiosignaalin muuntamista ana-15 logiapiirejä varten. Audiosignaali on tässä näytteistetty 32 kHz näytteenottotaajuudella ja sen näytteet luetaan samalla taajuudella keksinnön mukaisen digitaa-li/analogia-muuntimen puskuriin 19C. Näytteiden bitit ladataan edellä kuvatulla tavalla laskureille 19H, 19J ja 19K, jotka laskevat nopeasti alkuarvoistaan nollaan ja täten pulssin leveys muodostuu pieneksi ja uusi näyte on käsiteltävissä pian. Lasku-20 rien 19H, 19J ja 19K pulssiannot summataan edullisimmin kuvion 6 mukaisella kytkennällä ja suodatetaan esimerkiksi kapasitiivisilla komponenteilla.

Keksinnön mukainen' D/A-muunnin aiheuttaa näytetaajuutta korkeammille taajuuksille näytetaajuuden harmonisia komponentteja, jotka täytyy usein suodattaa pois.

25 Keksintöä ei rajata pelkästään edellä esitettyjä sovellutusesimerkkejä koskevaksi, vaan monet muunnokset ovat mahdollisia pysyttäessä patenttivaatimusten määrittelemän keksinnöllisen ajatuksen piirissä.

«

Claims (10)

8 105622

1. Menetelmä suuren erottelukyvyn digitaali/analogia-muunnoksen suorittamiseksi, tunnettu siitä, että digitaalinen binääritulo muunnetaan jaettuna useaan erilliseen painotettuun osaan, joiden osien pulssilähdöt summataan analogisesti.

2. Patenttivaatimuksen 1 mukainen menetelmä, tunnettu siitä, että analoginen summasignaali alipäästösuodatetaan.

3. Patenttivaatimuksen 1 tai 2 mukainen menetelmä, tunnettu siitä, että jaettu muuntaminen suoritetaan pulssinleveysmodulaatiolla.

4. Patenttivaatimuksen 1 mukainen menetelmä, tunnettu siitä, että ainakin kah-10 den muunninyksikön painoalueet limitetään, limitysalueen binäärisisältö puolitetaan ja puolitetut binäärisisällöt summataan digitaalisesti laskureiden alkuarvoihin siten, että puolet limitysalueesta johdetaan ensimmäiseen laskuriin ja puolet toiseen sekä lopuksi analogiset antokomponentit summataan.

5. Digitaali/analogia-muunnin suuren erottelukyvyn muunnoksen suorittamiseksi, 15 tunnettu siitä, että siihen kuuluu kaksi tai useampi muunninyksikkö binääritulon osittaiseksi muuntamiseksi ja analoginen summauskytkentä eri muunninyksiköiden painotetuksi summaamiseksi.

6. Patenttivaatimuksen 5 mukainen digitaali/analogia-muunnin, tunnettu siitä, että merkitsevämmällä lukualueella muunninyksiköillä on suhteellisesti pienempi 20 sanaleveys kuin vähemmän merkitsevällä lukualueella.

7. Patenttivaatimuksen 5 tai 6 mukainen digitaali/analogia-muunnin, tunnettu siitä, että siihen kuuluu lisäksi analogisen summasignaalin alipäästösuodatin.

8. Patenttivaatimuksen 5, 6 tai 7 mukainen digitaali/analogia-muunnin, tunnettu siitä, että muunninyksiköt koostuvat pulssinleveysmodulaatiomuuntimista.

9. Patenttivaatimuksen 5, 6, 7 tai 8 mukainen digitaali/analogia-muunnin, tun nettu siitä, että ainakin kahden muunninyksikön painoalueet ovat limittäin, limitysalueen binäärisisältö on puolitettu ja puolitetut binäärisisällöt summataan digitaalisesti laskureiden alkuarvoihin siten, että puolet limitysalueesta on johdettu ensim .Λ 105622 mäiseen laskuriin ja puolet toiseen sekä lopuksi siihen kuuluu analogisten antokom-ponenttien summauskytkentä.

10. Jonkin edeltävän patenttivaatimuksen 5-9 mukainen digitaali/analogia-muun-nin, tunnettu siitä, että se integroidaan sovelluskohtaiseen integroituun piiriin.

5 Patentkrav