JP3119149B2 - 帰還型パルス幅変調a/d変換装置 - Google Patents
帰還型パルス幅変調a/d変換装置Info
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Description
/D変換器の改良に関し、更に詳しくはノイズ特性の改
善と分解能の向上をはかった帰還型パルス幅変調A/D
変換器に関するものである。
変換器の一例を示す回路図である。図において、1はア
ナログ信号Vinの入力端子であり、抵抗2を介して積分
器Iを構成する演算増幅器3の反転入力端子に接続され
ている。この演算増幅器3の反転入力端子と出力端子の
間にはコンデンサ4が接続され、非反転入力は共通電位
点に接続されている。
幅器であり、その非反転入力端子には演算増幅器3の出
力端子が接続され、反転入力端子は共通電位点に接続さ
れている。演算増幅器5の出力端子はフリップフロップ
6のデータ端子に接続されている。このフリップフロッ
プ6の出力端子Qはアンドゲート7の入力端子に接続さ
れると共に切換えスイッチ8の切換え駆動信号の入力端
子に接続されている。
には基準電圧源+Vsが接続され、他方の固定接点bに
は基準電圧源−Vが接続され、更に可動接点cは抵抗9
を介して演算増幅器3の反転入力端子に接続されてい
る。フリップフロップ6のクロック端子およびアンドゲ
ート7にはカウンタクロックfCLKが入力されている。
また、アンドゲート7にはアンドゲート7を開いている
時間を制御するゲート信号GATEも入力されていて、
アンドゲート7の出力端子はカウンタ10に接続されて
いる。
ャリア信号Ecを出力するキャリア信号発生回路であ
り、その出力端子はインバータ12,抵抗13および直
流成分をカットするコンデンサ14を介して演算増幅器
3の反転入力端子に接続されている。尚、キャリア信号
EcとカウンタクロックfCLKは同期しており、DUT
Y50%の方形波である。
ャートである。図6において、(A)はアンドゲート7
に入力されるゲート信号GATEを示し、(B)は積分
器Iに入力されるキャリア信号Ecを示し、(C)はフ
リップフロップからアンドゲート7に入力されるアナロ
グ信号Vinの電圧に比例したパルス幅を有するパルス幅
変調信号PWMを示し、(D)はアンドゲート7からカ
ウンタ10に入力されるカウンタクロックを示してい
る。
GATEによりアンドゲート7が開かれている期間に入
力されるPWM信号のパルス幅に応じたカウンタクロッ
クf CLKが入力される。これにより、カウンタ10でカ
ウンタクロックfCLKをカウントすることによってPW
M信号のパルス幅に関連した時間を求めることができ、
カウンタ10の計数値からアナログ信号Vinの電圧値を
求めることができる。
/D変換器のNMRR(Normal-Mode Rejection Ra
tio…dB)は次式により求めることができる。 NMRR={2sin(ωT/2)}/ωT (ω=2
πf) (T=GATEのパルス幅) 図7は上式を用いて計算により周波数とNMRRの関係
を求めた図である。図に示すようにf0(f0=1/T)
の整数倍ではノイズの減衰量が無限大となり、T=20
msec(f0=50Hz)とすれば、電源周波数のノ
イズに全く影響を受けないものとなる。
従来の帰還型パルス幅変調A/D変換器においては、入
力に入るノイズが商用電源周波数(例えば50Hz)お
よびその整数倍のみであれば完全に除去され、ノイズに
よる影響を受けない。しかしながら、現実にはインバー
タ等の普及やアプリケーションによって、ノイズの周波
数が様々になってきており、A/D変換の結果(出力)
に交流のノイズ成分が混入する。
5Hz)の場合はNMRRが−13dB程度しか減衰せ
ず、周波数が10倍毎の減衰率も−20dB/deca
de程度である。そして、例えば記録計等で温度等のゆ
っくりした変化の現象を測定するような場合、商用電源
周波数およびその整数倍以外のノイズの交流成分がある
と正確な測定が出来ないという問題があった。
び60Hzの2種類あり、更にアプリケーションのノイ
ズに合わせて積分時間を変更する必要があるが、そのた
めにはゲートのパルス幅を変更する必要が有り、そのた
め、専用のカウンタを用いてゲートのパルス幅を生成し
ていた。
れたもので、商用電源周波数とその整数倍のノイズ以外
のノイズも除去することが可能な帰還型パルス幅変調A
/D変換器を提供することを目的とする。
に本発明は、キャリアに基づいてアナログ入力信号をパ
ルス幅信号に変換してそのパルス幅をデジタル信号に変
換する帰還型パルス幅変調A/D変換装置において、該
変換装置の後段にデジタル演算によりN次のフィルタリ
ングを行うデジタルフィルタを設け、このデジタルフィ
ルタを通して分解能を上げると同時にフィルタの次数を
上げることにより入力に重畳したノイズの低減を図った
ことを特徴とするものである。
れ、更にパルス幅に関連したデジタル信号に変換され
る。このデジタル信号はデジタルフィルタに送られてN
次のフィルタリングを行うことによりノイズ分の除去が
行われる。以下、発明の実施の形態に基づき詳細に説明
する。
調A/D変換器の概要の構成を示す構成図である。尚、
2点鎖線で囲った部分以外は図5に示す従来例と同様な
のでここでの説明は省略する。図1において、20は乗
算器であり、一方の入力端子にカウンタの10の出力端
子、他方の入力端子に係数発生器21の出力端子が接続
されている。
り、この検出手段22の入力端子にはフリップフロップ
6の出力端子が接続され、出力端子にはカウンタ10お
よびタイミング制御回路23の入力端子が接続されてい
る。尚、タイミング制御回路23の一方の出力端子は係
数発生器21の入力端子に接続され、他方の出力端子は
レジスタ24の入力端子に接続されている。25は加算
器で一方の入力端子には乗算器20の出力端子、他方の
入力端子にはレジスタの出力端子が接続されている。
23は係数発生器21に何個目の係数を発生させるか
や、積分時間に相当するPWM信号の個数まで行ったと
き、A/Dの出力結果としてのDoutを次段の処理装置
に送ったり、加算器25やレジスタをクリアする等全体
のタイミングを制御する。
の出力はカウンタ10の出力を乗算器20に送ると同時
にカウンタ10の内容をクリアする。また、この検出手
段22からの出力により係数発生器21からその時の係
数を乗算器20に送る。そして、これら2つ(カウンタ
出力と係数)の乗算結果は加算器25に加え合わされ
る。
ャートである。図2において(A)はフリップフロップ
回路6からアンド回路7およびエッジ・オーバフロー検
出手段22に入力されるアナログ信号Vinの電圧に関連
したパルス幅を有するPWM出力を示している。
手段22からカウンタ10およびタイミング制御回路2
3に出力されるパルス信号を示し、エッジ検出によりカ
ウンタ出力を乗算器20へ送ると同時にカウンタの値を
クリアする。(C)はアンド回路7からカウンタ10に
入力するクロック信号を示し、(D)はカウンタ10の
出力、(E)は係数発生器の出力、(F)はこのA/D
変換器の出力(Dout)を示している。
繰り返したときのDoutの出力は となり、FIR型のデジタルフィルタを施したものと同
様の結果となる。この場合、全体の積分時間は、PWM
一個一個の周期(Tp)のN倍(N×Tp)となる。な
お、ディジタルフィルタの構成は本実施の形態に限るこ
となく、公知のN次フィルタリングが可能な他の構成と
してもよい。
ィルターとした場合の周波数とNMRR(dB)の関係
を示すものでf=75Hzでは−40dB(=1/10
0)の減衰率となっていることを示している。これは、
先に図7により示した従来例−13dB(=−1/4)
であることに比較して、25倍の減衰率となり顕著な効
果となっている。
1にした場合は従来例と全く同じ特性となる。このこと
は、従来の装置を用いた測定結果と本装置で測定したデ
ータとの対応を取るために便利であり、従来装置を用い
て蓄積したデータを有効に生かすことが出来る。
換器とデジタルフィルタを組み合わせて、加算器で前回
の結果と加え合わせる動作をN回繰り返すことにより、
ノイズを減少させることができる。
うにフラッシュ型2ビット(1/4)A/D変換器30
とデジタルフィルタ40を組み合わせた場合の分解能を
検討する。この場合のA/D変換器は0,1,2,3の
4つの状態でしか電圧を測定することができない。
変換器とし、係数をすべて1とすると、この回路の出力
DOUTはDOUT=X1+X2 X3 +X4 となる。そして、
このような構成の回路に2.25Vの電圧が入力された
とするとA/D変換器は毎回2を出力する。デジタルフ
ィルタはこの値を入力し DOUT=2+2+2+2=8 を出力する。しかし、正確にはフルスケールは12(3
×4回)なので(2.25V/3V)×12=9でなけ
ればならない。
8,12の4つの値しか出力されない。これはフラッシ
ュ型のA/D変換器は1LSB(Least significant bi
t)以下の誤差はフィルタを通しても蓄積されてしま
い、全体としての分解能が上がらないためである。な
お、上記ではフラッシュ型A/D変換器とデジタルフィ
ルタを組み合わせた場合について説明したが、逐次比較
型のA/D変換器とデジタルフィルタを組み合わせた場
合も同様である。
デジタルフィルタの組み合わせについて検討する。2ビ
ットのPWM−A/D変換器とは、キャリア周期の中で
クロックが3個しか入らないA/D変換器である。ま
た、帰還型のPWM−A/D変換器は変換したパルス幅
(例えば2.25V)をクロックで量子化したとき、1
クロック以内の誤差(0.25V)を積分器に戻すの
で、その誤差が蓄積されたとき1クロックが加算され
る。
A/D変換器は、 2,2,3,2,2,2,3,2… のように出力する。この値をデジタルフィルタに入力す
ると出力はDOUT=2+2+3+2=9となる。これは
理想値と同じであり、このようなPWM方式のA/D変
換器とデジタルフィルタの組み合わせでは0〜12のす
べての値を出力することができる。即ちフラッシュ型の
A/D変換器に比較して高い分解能を得ることができ
る。
っても、積分時間(デジタルフィルタの加算する個数)
を増やしても、デジタルフィルタの係数が1以外でも全
く同様である。
ャリアに基づいてアナログ入力信号をパルス幅信号に変
換し、そのパルス幅をデジタル信号に変換する帰還型パ
ルス幅変調A/D変換装置の後段にデジタル演算により
N次のフィルタリングを行うデジタルフィルタを設け、
このデジタルフィルタを通して分解能を上げると同時に
フィルタの次数を上げるようにしたので、ノイズ特性の
改善と分解能の向上をはかった帰還型パルス幅変調A/
D変換装置を実現することができる。
施の形態の一例を示す回路図である。
る。
Rの関係を示す図である。
フィルタを組み合わせた場合の分解能の説明図である。
回路図である。
る。
の関係を示す図である。
Claims (1)
- 【請求項1】 キャリアに基づいてアナログ入力信号を
パルス幅信号に変換してそのパルス幅をデジタル信号に
変換する帰還型パルス幅変調A/D変換装置において、
該変換装置の後段にデジタル演算によりN次のフィルタ
リングを行うデジタルフィルタを設け、このデジタルフ
ィルタを通して分解能を上げると同時にフィルタの次数
を上げることにより入力に重畳したノイズの低減を図っ
たことを特徴とする帰還型パルス幅変調A/D変換装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08011379A JP3119149B2 (ja) | 1996-01-26 | 1996-01-26 | 帰還型パルス幅変調a/d変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08011379A JP3119149B2 (ja) | 1996-01-26 | 1996-01-26 | 帰還型パルス幅変調a/d変換装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09205368A JPH09205368A (ja) | 1997-08-05 |
JP3119149B2 true JP3119149B2 (ja) | 2000-12-18 |
Family
ID=11776388
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08011379A Expired - Fee Related JP3119149B2 (ja) | 1996-01-26 | 1996-01-26 | 帰還型パルス幅変調a/d変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3119149B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6346041B2 (ja) * | 2014-09-12 | 2018-06-20 | 横河電機株式会社 | 帰還型パルス幅変調a/d変換装置 |
-
1996
- 1996-01-26 JP JP08011379A patent/JP3119149B2/ja not_active Expired - Fee Related
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JPH09205368A (ja) | 1997-08-05 |
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