JP3119149B2 - 帰還型パルス幅変調ａ／ｄ変換装置 - Google Patents
帰還型パルス幅変調ａ／ｄ変換装置Info
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- JP3119149B2 JP3119149B2 JP08011379A JP1137996A JP3119149B2 JP 3119149 B2 JP3119149 B2 JP 3119149B2 JP 08011379 A JP08011379 A JP 08011379A JP 1137996 A JP1137996 A JP 1137996A JP 3119149 B2 JP3119149 B2 JP 3119149B2
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Description
【０００１】
【産業上の利用分野】本発明は、帰還型パルス幅変調Ａ
／Ｄ変換器の改良に関し、更に詳しくはノイズ特性の改
善と分解能の向上をはかった帰還型パルス幅変調Ａ／Ｄ
変換器に関するものである。
／Ｄ変換器の改良に関し、更に詳しくはノイズ特性の改
善と分解能の向上をはかった帰還型パルス幅変調Ａ／Ｄ
変換器に関するものである。
【０００２】
【従来の技術】図５は従来の帰還型パルス幅変調Ａ／Ｄ
変換器の一例を示す回路図である。図において、１はア
ナログ信号Ｖinの入力端子であり、抵抗２を介して積分
器Ｉを構成する演算増幅器３の反転入力端子に接続され
ている。この演算増幅器３の反転入力端子と出力端子の
間にはコンデンサ４が接続され、非反転入力は共通電位
点に接続されている。
変換器の一例を示す回路図である。図において、１はア
ナログ信号Ｖinの入力端子であり、抵抗２を介して積分
器Ｉを構成する演算増幅器３の反転入力端子に接続され
ている。この演算増幅器３の反転入力端子と出力端子の
間にはコンデンサ４が接続され、非反転入力は共通電位
点に接続されている。
【０００３】５はコンパレータとして用いられる演算増
幅器であり、その非反転入力端子には演算増幅器３の出
力端子が接続され、反転入力端子は共通電位点に接続さ
れている。演算増幅器５の出力端子はフリップフロップ
６のデータ端子に接続されている。このフリップフロッ
プ６の出力端子Ｑはアンドゲート７の入力端子に接続さ
れると共に切換えスイッチ８の切換え駆動信号の入力端
子に接続されている。
幅器であり、その非反転入力端子には演算増幅器３の出
力端子が接続され、反転入力端子は共通電位点に接続さ
れている。演算増幅器５の出力端子はフリップフロップ
６のデータ端子に接続されている。このフリップフロッ
プ６の出力端子Ｑはアンドゲート７の入力端子に接続さ
れると共に切換えスイッチ８の切換え駆動信号の入力端
子に接続されている。
【０００４】この切換えスイッチ８の一方の固定接点ａ
には基準電圧源＋Ｖsが接続され、他方の固定接点ｂに
は基準電圧源−Ｖが接続され、更に可動接点ｃは抵抗９
を介して演算増幅器３の反転入力端子に接続されてい
る。フリップフロップ６のクロック端子およびアンドゲ
ート７にはカウンタクロックｆCLKが入力されている。
また、アンドゲート７にはアンドゲート７を開いている
時間を制御するゲート信号ＧＡＴＥも入力されていて、
アンドゲート７の出力端子はカウンタ１０に接続されて
いる。
には基準電圧源＋Ｖsが接続され、他方の固定接点ｂに
は基準電圧源−Ｖが接続され、更に可動接点ｃは抵抗９
を介して演算増幅器３の反転入力端子に接続されてい
る。フリップフロップ６のクロック端子およびアンドゲ
ート７にはカウンタクロックｆCLKが入力されている。
また、アンドゲート７にはアンドゲート７を開いている
時間を制御するゲート信号ＧＡＴＥも入力されていて、
アンドゲート７の出力端子はカウンタ１０に接続されて
いる。
【０００５】１１はＰＷＭの周波数を決定するためのキ
ャリア信号Ｅｃを出力するキャリア信号発生回路であ
り、その出力端子はインバータ１２，抵抗１３および直
流成分をカットするコンデンサ１４を介して演算増幅器
３の反転入力端子に接続されている。尚、キャリア信号
ＥｃとカウンタクロックｆCLKは同期しており、ＤＵＴ
Ｙ５０％の方形波である。
ャリア信号Ｅｃを出力するキャリア信号発生回路であ
り、その出力端子はインバータ１２，抵抗１３および直
流成分をカットするコンデンサ１４を介して演算増幅器
３の反転入力端子に接続されている。尚、キャリア信号
ＥｃとカウンタクロックｆCLKは同期しており、ＤＵＴ
Ｙ５０％の方形波である。
【０００６】図６は図５の動作を説明するタイミングチ
ャートである。図６において、（Ａ）はアンドゲート７
に入力されるゲート信号ＧＡＴＥを示し、（Ｂ）は積分
器Ｉに入力されるキャリア信号Ｅｃを示し、（Ｃ）はフ
リップフロップからアンドゲート７に入力されるアナロ
グ信号Ｖinの電圧に比例したパルス幅を有するパルス幅
変調信号ＰＷＭを示し、（Ｄ）はアンドゲート７からカ
ウンタ１０に入力されるカウンタクロックを示してい
る。
ャートである。図６において、（Ａ）はアンドゲート７
に入力されるゲート信号ＧＡＴＥを示し、（Ｂ）は積分
器Ｉに入力されるキャリア信号Ｅｃを示し、（Ｃ）はフ
リップフロップからアンドゲート７に入力されるアナロ
グ信号Ｖinの電圧に比例したパルス幅を有するパルス幅
変調信号ＰＷＭを示し、（Ｄ）はアンドゲート７からカ
ウンタ１０に入力されるカウンタクロックを示してい
る。
【０００７】すなわち、カウンタ１０には、ゲート信号
ＧＡＴＥによりアンドゲート７が開かれている期間に入
力されるＰＷＭ信号のパルス幅に応じたカウンタクロッ
クｆ CLKが入力される。これにより、カウンタ１０でカ
ウンタクロックｆCLKをカウントすることによってＰＷ
Ｍ信号のパルス幅に関連した時間を求めることができ、
カウンタ１０の計数値からアナログ信号Ｖinの電圧値を
求めることができる。
ＧＡＴＥによりアンドゲート７が開かれている期間に入
力されるＰＷＭ信号のパルス幅に応じたカウンタクロッ
クｆ CLKが入力される。これにより、カウンタ１０でカ
ウンタクロックｆCLKをカウントすることによってＰＷ
Ｍ信号のパルス幅に関連した時間を求めることができ、
カウンタ１０の計数値からアナログ信号Ｖinの電圧値を
求めることができる。
【０００８】このような、構成の帰還型パルス幅変調Ａ
／Ｄ変換器のＮＭＲＲ（Ｎormal-Ｍode Ｒejection Ｒa
tio…ｄＢ）は次式により求めることができる。 ＮＭＲＲ＝｛２ｓｉｎ（ωＴ／２）｝／ωＴ （ω＝２
πｆ） （Ｔ＝ＧＡＴＥのパルス幅） 図７は上式を用いて計算により周波数とＮＭＲＲの関係
を求めた図である。図に示すようにｆ0（ｆ0＝１／Ｔ）
の整数倍ではノイズの減衰量が無限大となり、Ｔ＝２０
ｍｓｅｃ（ｆ0＝５０Ｈｚ）とすれば、電源周波数のノ
イズに全く影響を受けないものとなる。
／Ｄ変換器のＮＭＲＲ（Ｎormal-Ｍode Ｒejection Ｒa
tio…ｄＢ）は次式により求めることができる。 ＮＭＲＲ＝｛２ｓｉｎ（ωＴ／２）｝／ωＴ （ω＝２
πｆ） （Ｔ＝ＧＡＴＥのパルス幅） 図７は上式を用いて計算により周波数とＮＭＲＲの関係
を求めた図である。図に示すようにｆ0（ｆ0＝１／Ｔ）
の整数倍ではノイズの減衰量が無限大となり、Ｔ＝２０
ｍｓｅｃ（ｆ0＝５０Ｈｚ）とすれば、電源周波数のノ
イズに全く影響を受けないものとなる。
【０００９】
【発明が解決しようとする課題】ところで、このような
従来の帰還型パルス幅変調Ａ／Ｄ変換器においては、入
力に入るノイズが商用電源周波数（例えば５０Ｈｚ）お
よびその整数倍のみであれば完全に除去され、ノイズに
よる影響を受けない。しかしながら、現実にはインバー
タ等の普及やアプリケーションによって、ノイズの周波
数が様々になってきており、Ａ／Ｄ変換の結果（出力）
に交流のノイズ成分が混入する。
従来の帰還型パルス幅変調Ａ／Ｄ変換器においては、入
力に入るノイズが商用電源周波数（例えば５０Ｈｚ）お
よびその整数倍のみであれば完全に除去され、ノイズに
よる影響を受けない。しかしながら、現実にはインバー
タ等の普及やアプリケーションによって、ノイズの周波
数が様々になってきており、Ａ／Ｄ変換の結果（出力）
に交流のノイズ成分が混入する。
【００１０】即ち、図６によれば１．５ｆ0（例えば７
５Ｈｚ）の場合はＮＭＲＲが−１３ｄＢ程度しか減衰せ
ず、周波数が１０倍毎の減衰率も−２０ｄＢ／ｄｅｃａ
ｄｅ程度である。そして、例えば記録計等で温度等のゆ
っくりした変化の現象を測定するような場合、商用電源
周波数およびその整数倍以外のノイズの交流成分がある
と正確な測定が出来ないという問題があった。
５Ｈｚ）の場合はＮＭＲＲが−１３ｄＢ程度しか減衰せ
ず、周波数が１０倍毎の減衰率も−２０ｄＢ／ｄｅｃａ
ｄｅ程度である。そして、例えば記録計等で温度等のゆ
っくりした変化の現象を測定するような場合、商用電源
周波数およびその整数倍以外のノイズの交流成分がある
と正確な測定が出来ないという問題があった。
【００１１】また、電源周波数は地域によって５０およ
び６０Ｈｚの２種類あり、更にアプリケーションのノイ
ズに合わせて積分時間を変更する必要があるが、そのた
めにはゲートのパルス幅を変更する必要が有り、そのた
め、専用のカウンタを用いてゲートのパルス幅を生成し
ていた。
び６０Ｈｚの２種類あり、更にアプリケーションのノイ
ズに合わせて積分時間を変更する必要があるが、そのた
めにはゲートのパルス幅を変更する必要が有り、そのた
め、専用のカウンタを用いてゲートのパルス幅を生成し
ていた。
【００１２】本発明は上記問題点を解決するためになさ
れたもので、商用電源周波数とその整数倍のノイズ以外
のノイズも除去することが可能な帰還型パルス幅変調Ａ
／Ｄ変換器を提供することを目的とする。
れたもので、商用電源周波数とその整数倍のノイズ以外
のノイズも除去することが可能な帰還型パルス幅変調Ａ
／Ｄ変換器を提供することを目的とする。
【００１３】
【課題を解決するための手段】この目的を達成するため
に本発明は、キャリアに基づいてアナログ入力信号をパ
ルス幅信号に変換してそのパルス幅をデジタル信号に変
換する帰還型パルス幅変調Ａ／D変換装置において、該
変換装置の後段にデジタル演算によりＮ次のフィルタリ
ングを行うデジタルフィルタを設け、このデジタルフィ
ルタを通して分解能を上げると同時にフィルタの次数を
上げることにより入力に重畳したノイズの低減を図った
ことを特徴とするものである。
に本発明は、キャリアに基づいてアナログ入力信号をパ
ルス幅信号に変換してそのパルス幅をデジタル信号に変
換する帰還型パルス幅変調Ａ／D変換装置において、該
変換装置の後段にデジタル演算によりＮ次のフィルタリ
ングを行うデジタルフィルタを設け、このデジタルフィ
ルタを通して分解能を上げると同時にフィルタの次数を
上げることにより入力に重畳したノイズの低減を図った
ことを特徴とするものである。
【００１４】
【作用】入力されるアナログ信号はパルス幅に変換さ
れ、更にパルス幅に関連したデジタル信号に変換され
る。このデジタル信号はデジタルフィルタに送られてＮ
次のフィルタリングを行うことによりノイズ分の除去が
行われる。以下、発明の実施の形態に基づき詳細に説明
する。
れ、更にパルス幅に関連したデジタル信号に変換され
る。このデジタル信号はデジタルフィルタに送られてＮ
次のフィルタリングを行うことによりノイズ分の除去が
行われる。以下、発明の実施の形態に基づき詳細に説明
する。
【００１５】
【発明の実施の形態】図１は本発明の帰還型パルス幅変
調Ａ／Ｄ変換器の概要の構成を示す構成図である。尚、
２点鎖線で囲った部分以外は図５に示す従来例と同様な
のでここでの説明は省略する。図１において、２０は乗
算器であり、一方の入力端子にカウンタの１０の出力端
子、他方の入力端子に係数発生器２１の出力端子が接続
されている。
調Ａ／Ｄ変換器の概要の構成を示す構成図である。尚、
２点鎖線で囲った部分以外は図５に示す従来例と同様な
のでここでの説明は省略する。図１において、２０は乗
算器であり、一方の入力端子にカウンタの１０の出力端
子、他方の入力端子に係数発生器２１の出力端子が接続
されている。
【００１６】２２はエッジ・オーバフロー検出手段であ
り、この検出手段２２の入力端子にはフリップフロップ
６の出力端子が接続され、出力端子にはカウンタ１０お
よびタイミング制御回路２３の入力端子が接続されてい
る。尚、タイミング制御回路２３の一方の出力端子は係
数発生器２１の入力端子に接続され、他方の出力端子は
レジスタ２４の入力端子に接続されている。２５は加算
器で一方の入力端子には乗算器２０の出力端子、他方の
入力端子にはレジスタの出力端子が接続されている。
り、この検出手段２２の入力端子にはフリップフロップ
６の出力端子が接続され、出力端子にはカウンタ１０お
よびタイミング制御回路２３の入力端子が接続されてい
る。尚、タイミング制御回路２３の一方の出力端子は係
数発生器２１の入力端子に接続され、他方の出力端子は
レジスタ２４の入力端子に接続されている。２５は加算
器で一方の入力端子には乗算器２０の出力端子、他方の
入力端子にはレジスタの出力端子が接続されている。
【００１７】上記の構成において、タイミング制御回路
２３は係数発生器２１に何個目の係数を発生させるか
や、積分時間に相当するＰＷＭ信号の個数まで行ったと
き、Ａ／Ｄの出力結果としてのＤoutを次段の処理装置
に送ったり、加算器２５やレジスタをクリアする等全体
のタイミングを制御する。
２３は係数発生器２１に何個目の係数を発生させるか
や、積分時間に相当するＰＷＭ信号の個数まで行ったと
き、Ａ／Ｄの出力結果としてのＤoutを次段の処理装置
に送ったり、加算器２５やレジスタをクリアする等全体
のタイミングを制御する。
【００１８】また、エッジ・オーバフロー検出手段２２
の出力はカウンタ１０の出力を乗算器２０に送ると同時
にカウンタ１０の内容をクリアする。また、この検出手
段２２からの出力により係数発生器２１からその時の係
数を乗算器２０に送る。そして、これら２つ（カウンタ
出力と係数）の乗算結果は加算器２５に加え合わされ
る。
の出力はカウンタ１０の出力を乗算器２０に送ると同時
にカウンタ１０の内容をクリアする。また、この検出手
段２２からの出力により係数発生器２１からその時の係
数を乗算器２０に送る。そして、これら２つ（カウンタ
出力と係数）の乗算結果は加算器２５に加え合わされ
る。
【００１９】図２は図１の動作を説明するタイミングチ
ャートである。図２において（Ａ）はフリップフロップ
回路６からアンド回路７およびエッジ・オーバフロー検
出手段２２に入力されるアナログ信号Ｖinの電圧に関連
したパルス幅を有するＰＷＭ出力を示している。
ャートである。図２において（Ａ）はフリップフロップ
回路６からアンド回路７およびエッジ・オーバフロー検
出手段２２に入力されるアナログ信号Ｖinの電圧に関連
したパルス幅を有するＰＷＭ出力を示している。
【００２０】また、（Ｂ）はエッジ・オーバフロー検出
手段２２からカウンタ１０およびタイミング制御回路２
３に出力されるパルス信号を示し、エッジ検出によりカ
ウンタ出力を乗算器２０へ送ると同時にカウンタの値を
クリアする。（Ｃ）はアンド回路７からカウンタ１０に
入力するクロック信号を示し、（Ｄ）はカウンタ１０の
出力、（Ｅ）は係数発生器の出力、（Ｆ）はこのＡ／Ｄ
変換器の出力（Ｄout）を示している。
手段２２からカウンタ１０およびタイミング制御回路２
３に出力されるパルス信号を示し、エッジ検出によりカ
ウンタ出力を乗算器２０へ送ると同時にカウンタの値を
クリアする。（Ｃ）はアンド回路７からカウンタ１０に
入力するクロック信号を示し、（Ｄ）はカウンタ１０の
出力、（Ｅ）は係数発生器の出力、（Ｆ）はこのＡ／Ｄ
変換器の出力（Ｄout）を示している。
【００２１】ここで、加算器２５で加算する動作をＮ回
繰り返したときのＤoutの出力は となり、ＦＩＲ型のデジタルフィルタを施したものと同
様の結果となる。この場合、全体の積分時間は、ＰＷＭ
一個一個の周期（Ｔp）のＮ倍（Ｎ×Ｔp）となる。な
お、ディジタルフィルタの構成は本実施の形態に限るこ
となく、公知のＮ次フィルタリングが可能な他の構成と
してもよい。
繰り返したときのＤoutの出力は となり、ＦＩＲ型のデジタルフィルタを施したものと同
様の結果となる。この場合、全体の積分時間は、ＰＷＭ
一個一個の周期（Ｔp）のＮ倍（Ｎ×Ｔp）となる。な
お、ディジタルフィルタの構成は本実施の形態に限るこ
となく、公知のＮ次フィルタリングが可能な他の構成と
してもよい。
【００２２】図３は本発明の変換装置を用いて３次のフ
ィルターとした場合の周波数とＮＭＲＲ（ｄＢ）の関係
を示すものでｆ＝７５Ｈｚでは−４０ｄＢ（＝１／１０
０）の減衰率となっていることを示している。これは、
先に図７により示した従来例−１３ｄＢ（＝−１／４）
であることに比較して、２５倍の減衰率となり顕著な効
果となっている。
ィルターとした場合の周波数とＮＭＲＲ（ｄＢ）の関係
を示すものでｆ＝７５Ｈｚでは−４０ｄＢ（＝１／１０
０）の減衰率となっていることを示している。これは、
先に図７により示した従来例−１３ｄＢ（＝−１／４）
であることに比較して、２５倍の減衰率となり顕著な効
果となっている。
【００２３】また、本発明の装置において、係数を全て
１にした場合は従来例と全く同じ特性となる。このこと
は、従来の装置を用いた測定結果と本装置で測定したデ
ータとの対応を取るために便利であり、従来装置を用い
て蓄積したデータを有効に生かすことが出来る。
１にした場合は従来例と全く同じ特性となる。このこと
は、従来の装置を用いた測定結果と本装置で測定したデ
ータとの対応を取るために便利であり、従来装置を用い
て蓄積したデータを有効に生かすことが出来る。
【００２４】このように、帰還型パルス幅変調Ａ／Ｄ変
換器とデジタルフィルタを組み合わせて、加算器で前回
の結果と加え合わせる動作をＮ回繰り返すことにより、
ノイズを減少させることができる。
換器とデジタルフィルタを組み合わせて、加算器で前回
の結果と加え合わせる動作をＮ回繰り返すことにより、
ノイズを減少させることができる。
【００２５】次に、極端な例として例えば図４に示すよ
うにフラッシュ型２ビット（１／４）Ａ／Ｄ変換器３０
とデジタルフィルタ４０を組み合わせた場合の分解能を
検討する。この場合のＡ／Ｄ変換器は０，１，２，３の
４つの状態でしか電圧を測定することができない。
うにフラッシュ型２ビット（１／４）Ａ／Ｄ変換器３０
とデジタルフィルタ４０を組み合わせた場合の分解能を
検討する。この場合のＡ／Ｄ変換器は０，１，２，３の
４つの状態でしか電圧を測定することができない。
【００２６】簡単のために、３ＶフルスケールのＡ／Ｄ
変換器とし、係数をすべて１とすると、この回路の出力
ＤOUTはＤOUT＝Ｘ1＋Ｘ2 Ｘ3 ＋Ｘ4 となる。そして、
このような構成の回路に２．２５Ｖの電圧が入力された
とするとＡ／Ｄ変換器は毎回２を出力する。デジタルフ
ィルタはこの値を入力し ＤOUT＝２＋２＋２＋２＝８ を出力する。しかし、正確にはフルスケールは１２（３
×４回）なので（２．２５Ｖ／３Ｖ）×１２＝９でなけ
ればならない。
変換器とし、係数をすべて１とすると、この回路の出力
ＤOUTはＤOUT＝Ｘ1＋Ｘ2 Ｘ3 ＋Ｘ4 となる。そして、
このような構成の回路に２．２５Ｖの電圧が入力された
とするとＡ／Ｄ変換器は毎回２を出力する。デジタルフ
ィルタはこの値を入力し ＤOUT＝２＋２＋２＋２＝８ を出力する。しかし、正確にはフルスケールは１２（３
×４回）なので（２．２５Ｖ／３Ｖ）×１２＝９でなけ
ればならない。
【００２７】図４の構成の回路ではＤOUTは０，４，
８，１２の４つの値しか出力されない。これはフラッシ
ュ型のＡ／Ｄ変換器は１ＬＳＢ（Least significant bi
t）以下の誤差はフィルタを通しても蓄積されてしま
い、全体としての分解能が上がらないためである。な
お、上記ではフラッシュ型Ａ／Ｄ変換器とデジタルフィ
ルタを組み合わせた場合について説明したが、逐次比較
型のＡ／Ｄ変換器とデジタルフィルタを組み合わせた場
合も同様である。
８，１２の４つの値しか出力されない。これはフラッシ
ュ型のＡ／Ｄ変換器は１ＬＳＢ（Least significant bi
t）以下の誤差はフィルタを通しても蓄積されてしま
い、全体としての分解能が上がらないためである。な
お、上記ではフラッシュ型Ａ／Ｄ変換器とデジタルフィ
ルタを組み合わせた場合について説明したが、逐次比較
型のＡ／Ｄ変換器とデジタルフィルタを組み合わせた場
合も同様である。
【００２８】次に本発明のＰＷＭ方式のＡ／Ｄ変換器と
デジタルフィルタの組み合わせについて検討する。２ビ
ットのＰＷＭ−Ａ／Ｄ変換器とは、キャリア周期の中で
クロックが３個しか入らないＡ／Ｄ変換器である。ま
た、帰還型のＰＷＭ−Ａ／Ｄ変換器は変換したパルス幅
（例えば２．２５Ｖ）をクロックで量子化したとき、１
クロック以内の誤差（０．２５Ｖ）を積分器に戻すの
で、その誤差が蓄積されたとき１クロックが加算され
る。
デジタルフィルタの組み合わせについて検討する。２ビ
ットのＰＷＭ−Ａ／Ｄ変換器とは、キャリア周期の中で
クロックが３個しか入らないＡ／Ｄ変換器である。ま
た、帰還型のＰＷＭ−Ａ／Ｄ変換器は変換したパルス幅
（例えば２．２５Ｖ）をクロックで量子化したとき、１
クロック以内の誤差（０．２５Ｖ）を積分器に戻すの
で、その誤差が蓄積されたとき１クロックが加算され
る。
【００２９】即ち、２．２５Ｖが入力されるとＰＷＭ−
Ａ／Ｄ変換器は、 ２，２，３，２，２，２，３，２… のように出力する。この値をデジタルフィルタに入力す
ると出力はＤOUT＝２＋２＋３＋２＝９となる。これは
理想値と同じであり、このようなＰＷＭ方式のＡ／Ｄ変
換器とデジタルフィルタの組み合わせでは０〜１２のす
べての値を出力することができる。即ちフラッシュ型の
Ａ／Ｄ変換器に比較して高い分解能を得ることができ
る。
Ａ／Ｄ変換器は、 ２，２，３，２，２，２，３，２… のように出力する。この値をデジタルフィルタに入力す
ると出力はＤOUT＝２＋２＋３＋２＝９となる。これは
理想値と同じであり、このようなＰＷＭ方式のＡ／Ｄ変
換器とデジタルフィルタの組み合わせでは０〜１２のす
べての値を出力することができる。即ちフラッシュ型の
Ａ／Ｄ変換器に比較して高い分解能を得ることができ
る。
【００３０】上述のことはＡ／Ｄ変換器の分解能が上が
っても、積分時間（デジタルフィルタの加算する個数）
を増やしても、デジタルフィルタの係数が１以外でも全
く同様である。
っても、積分時間（デジタルフィルタの加算する個数）
を増やしても、デジタルフィルタの係数が１以外でも全
く同様である。
【発明の効果】以上説明したように本発明によれば、キ
ャリアに基づいてアナログ入力信号をパルス幅信号に変
換し、そのパルス幅をデジタル信号に変換する帰還型パ
ルス幅変調Ａ／D変換装置の後段にデジタル演算により
Ｎ次のフィルタリングを行うデジタルフィルタを設け、
このデジタルフィルタを通して分解能を上げると同時に
フィルタの次数を上げるようにしたので、ノイズ特性の
改善と分解能の向上をはかった帰還型パルス幅変調Ａ／
D変換装置を実現することができる。
ャリアに基づいてアナログ入力信号をパルス幅信号に変
換し、そのパルス幅をデジタル信号に変換する帰還型パ
ルス幅変調Ａ／D変換装置の後段にデジタル演算により
Ｎ次のフィルタリングを行うデジタルフィルタを設け、
このデジタルフィルタを通して分解能を上げると同時に
フィルタの次数を上げるようにしたので、ノイズ特性の
改善と分解能の向上をはかった帰還型パルス幅変調Ａ／
D変換装置を実現することができる。
【図１】本発明の帰還型パルス幅変調Ａ／Ｄ変換器の実
施の形態の一例を示す回路図である。
施の形態の一例を示す回路図である。
【図２】図１の動作を説明するタイミングチャートであ
る。
る。
【図３】本発明の装置を用いて測定した周波数とＮＭＲ
Ｒの関係を示す図である。
Ｒの関係を示す図である。
【図４】フラッシュ型２ビットＡ／Ｄ変換器とデジタル
フィルタを組み合わせた場合の分解能の説明図である。
フィルタを組み合わせた場合の分解能の説明図である。
【図５】従来の帰還型パルス幅変調Ａ／Ｄ変換器を示す
回路図である。
回路図である。
【図６】図４の動作を説明するタイミングチャートであ
る。
る。
【図７】従来の装置を用いて測定した周波数とＮＭＲＲ
の関係を示す図である。
の関係を示す図である。
１ 入力端子 ２，９，１３ 抵抗 ３ 演算増幅器（積分器） ４，１４ コンデンサ ５ 演算増幅器（コンパレータ） ６ フリップフロップ ７ アンド回路 ８ スイッチ １０ カウンタ １１ キャリア信号発生回路 １２ コンバータ ２０ 乗算器 ２１ 係数発生器 ２２ エッジ・オーバフロー検出手段 ２３ タイミング制御回路 ２４ レジスタ ２５ 加算器
Claims (1)
- 【請求項１】 キャリアに基づいてアナログ入力信号を
パルス幅信号に変換してそのパルス幅をデジタル信号に
変換する帰還型パルス幅変調Ａ／D変換装置において、
該変換装置の後段にデジタル演算によりＮ次のフィルタ
リングを行うデジタルフィルタを設け、このデジタルフ
ィルタを通して分解能を上げると同時にフィルタの次数
を上げることにより入力に重畳したノイズの低減を図っ
たことを特徴とする帰還型パルス幅変調Ａ／D変換装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08011379A JP3119149B2 (ja) | 1996-01-26 | 1996-01-26 | 帰還型パルス幅変調ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP08011379A JP3119149B2 (ja) | 1996-01-26 | 1996-01-26 | 帰還型パルス幅変調ａ／ｄ変換装置 |
Publications (2)
| Publication Number | Publication Date |
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| JPH09205368A JPH09205368A (ja) | 1997-08-05 |
| JP3119149B2 true JP3119149B2 (ja) | 2000-12-18 |
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ID=11776388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP08011379A Expired - Fee Related JP3119149B2 (ja) | 1996-01-26 | 1996-01-26 | 帰還型パルス幅変調ａ／ｄ変換装置 |
Country Status (1)
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| JP (1) | JP3119149B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6346041B2 (ja) * | 2014-09-12 | 2018-06-20 | 横河電機株式会社 | 帰還型パルス幅変調ａ／ｄ変換装置 |
-
1996
- 1996-01-26 JP JP08011379A patent/JP3119149B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH09205368A (ja) | 1997-08-05 |
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