JP3026533B2 - 無効電力量計 - Google Patents
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Description
【０００１】
【産業上の利用分野】この発明は、無効電力量計に関す
るものである。
るものである。
【０００２】
【従来の技術】図１７及び図１８は、例えば特開昭５９
−１８０３６９号公報に示された従来の電子式無効電力
量計の全体構成を示すブロック図、及びその移相回路の
構成図である。図において、１は変圧器であり、給電線
の負荷電圧に比例した電圧信号ｅ１を得る。２は変流器
であり、給電線の負荷電流に比例した電流信号ｉを得
る。３は移相回路であり、電圧信号ｅ１の位相をπ／２
ずらした電圧信号ｅ２を導出する。４は電流信号ｉと電
圧信号ｅ２を乗算するパルス幅変調時分割乗算回路、５
は電圧信号ｅ１の周波数を電圧に変換する周波数−電圧
変換回路である。６はパルス幅変調時分割乗算回路であ
り、この乗算回路６で周波数−電圧変換回路５の出力と
乗算回路４の出力とを乗算することにより補正した乗算
信号を得る。この出力を電圧−周波数変換回路７で無効
電力に比例したパルス周波数に変換し、これを積算して
無効電力量を得る。
−１８０３６９号公報に示された従来の電子式無効電力
量計の全体構成を示すブロック図、及びその移相回路の
構成図である。図において、１は変圧器であり、給電線
の負荷電圧に比例した電圧信号ｅ１を得る。２は変流器
であり、給電線の負荷電流に比例した電流信号ｉを得
る。３は移相回路であり、電圧信号ｅ１の位相をπ／２
ずらした電圧信号ｅ２を導出する。４は電流信号ｉと電
圧信号ｅ２を乗算するパルス幅変調時分割乗算回路、５
は電圧信号ｅ１の周波数を電圧に変換する周波数−電圧
変換回路である。６はパルス幅変調時分割乗算回路であ
り、この乗算回路６で周波数−電圧変換回路５の出力と
乗算回路４の出力とを乗算することにより補正した乗算
信号を得る。この出力を電圧−周波数変換回路７で無効
電力に比例したパルス周波数に変換し、これを積算して
無効電力量を得る。
【０００３】図１８に示すように従来の移相回路は、抵
抗Ｒ、コンデンサＣ、及びオペアンプＡよりなる積分回
路で構成され、電圧信号ｅ１が入力されると次の算式に
よる処理により位相をπ／２ずらした電圧信号ｅ２を得
ている。
抗Ｒ、コンデンサＣ、及びオペアンプＡよりなる積分回
路で構成され、電圧信号ｅ１が入力されると次の算式に
よる処理により位相をπ／２ずらした電圧信号ｅ２を得
ている。
【０００４】 ｅ１＝ｓｉｎωｔ ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥（１） ｅ２＝−１／ωＲＣ×ｓｉｎ（ωｔ−π／２） ‥‥‥‥‥‥（２）
【０００５】上式に基づいて移相回路３は電圧信号ｅ１
をπ／２ずらすことができるが、算式（２）のωが示す
ように周波数の影響を受ける。そのため、周波数−電圧
変換回路５及びパルス幅変調時分割乗算回路６を設け周
波数の影響を補正しなければならない。
をπ／２ずらすことができるが、算式（２）のωが示す
ように周波数の影響を受ける。そのため、周波数−電圧
変換回路５及びパルス幅変調時分割乗算回路６を設け周
波数の影響を補正しなければならない。
【０００６】
【発明が解決しようとする課題】従がって、上記のよう
な従来の電子式無効電力量計及び移相回路は、周波数ー
電圧変換回路５及びパルス幅変調時分割乗算回路６を設
け周波数の影響を補正している。しかし、商用電源は５
０Ｈｚ，６０Ｈｚの地域があり、地域向け別に補正係数
を変えなければならない等の課題もあった。
な従来の電子式無効電力量計及び移相回路は、周波数ー
電圧変換回路５及びパルス幅変調時分割乗算回路６を設
け周波数の影響を補正している。しかし、商用電源は５
０Ｈｚ，６０Ｈｚの地域があり、地域向け別に補正係数
を変えなければならない等の課題もあった。
【０００７】この発明は、このような問題を解決するた
めになされたもので、周波数の影響を受けないで電圧信
号ｅ１をπ／２ずらすことができる移相回路をベースと
した電子式無効電力量計を提供することを目的としてい
る。
めになされたもので、周波数の影響を受けないで電圧信
号ｅ１をπ／２ずらすことができる移相回路をベースと
した電子式無効電力量計を提供することを目的としてい
る。
【０００８】
【課題を解決するための手段】この発明のベースとなる
π／２移相回路は、交流電気量をパルス幅変調回路によ
ってパルス幅列に変換して、所定のシフト段数を有する
シフトレジスタに与えると共に、交流電気量の周波数を
シフトレジスタのシフト段数の４の倍数の周波数に逓倍
した信号を、シフトレジスタにクロック信号として与え
るようにしたものである。
π／２移相回路は、交流電気量をパルス幅変調回路によ
ってパルス幅列に変換して、所定のシフト段数を有する
シフトレジスタに与えると共に、交流電気量の周波数を
シフトレジスタのシフト段数の４の倍数の周波数に逓倍
した信号を、シフトレジスタにクロック信号として与え
るようにしたものである。
【０００９】この発明に係る無効電力量計は、また、交
流電圧または電流信号を第１のアナログ・デジタル変換
器によってデジタル値列に変換し、交流電流または電圧
信号を第２のアナログ・デジタル変換器によってデジタ
ル値列に変換し、所定のシフト段数を有するシフトレジ
スタに第１のアナログ・デジタル変換器の出力を入力
し、このシフトレジスタの複数の出力のうち、１つの出
力を第１の選択回路で選択し、この第１の選択回路の出
力から１／ｎの割合で間引かれたデータを所定のシフト
段数を有する第２のシフトレジスタに入力し、この第２
のシフトレジスタの複数の出力のうち、１つの出力を第
２の選択回路で選択し、交流電圧または電流信号の一周
期の１／４を算出し、算出した値に対応して第１の選択
回路および第２の選択回路へ選択信号を出力し、第２の
選択回路の出力と、第２のアナログ・デジタル変換器の
出力から１／ｎの割合で間引かれたデータと乗算器に入
力するようにしたものである。
流電圧または電流信号を第１のアナログ・デジタル変換
器によってデジタル値列に変換し、交流電流または電圧
信号を第２のアナログ・デジタル変換器によってデジタ
ル値列に変換し、所定のシフト段数を有するシフトレジ
スタに第１のアナログ・デジタル変換器の出力を入力
し、このシフトレジスタの複数の出力のうち、１つの出
力を第１の選択回路で選択し、この第１の選択回路の出
力から１／ｎの割合で間引かれたデータを所定のシフト
段数を有する第２のシフトレジスタに入力し、この第２
のシフトレジスタの複数の出力のうち、１つの出力を第
２の選択回路で選択し、交流電圧または電流信号の一周
期の１／４を算出し、算出した値に対応して第１の選択
回路および第２の選択回路へ選択信号を出力し、第２の
選択回路の出力と、第２のアナログ・デジタル変換器の
出力から１／ｎの割合で間引かれたデータと乗算器に入
力するようにしたものである。
【００１０】この発明に係る無効電力量計は、また、段
落０００９で述べた無効電力量計において、第１と第２
のアナログ・デジタル変換器は、それぞれ第１および第
２のシグマ・デルタ変調回路およびデジタルフィルタか
ら構成されると共に、第１のシフトレジスタおよび第１
の選択回路は、第１のシグマ・デルタ変調回路およびデ
ジタルフィルタの間に挿入され、このデジタルフィルタ
の出力が１／ｎの割合で間引かれるよう構成されたもの
である。
落０００９で述べた無効電力量計において、第１と第２
のアナログ・デジタル変換器は、それぞれ第１および第
２のシグマ・デルタ変調回路およびデジタルフィルタか
ら構成されると共に、第１のシフトレジスタおよび第１
の選択回路は、第１のシグマ・デルタ変調回路およびデ
ジタルフィルタの間に挿入され、このデジタルフィルタ
の出力が１／ｎの割合で間引かれるよう構成されたもの
である。
【００１１】
【作用】この発明における無効電力量計は、入力された
交流電流または電圧信号と反転された交流電流または電
圧信号とをスイッチ回路において上述したこの発明のベ
ースとなるπ／２移相回路のシフトレジスタの出力によ
り制御することで、電流信号とπ／２移相されたパルス
電圧信号を乗算して無効電力を得る。
交流電流または電圧信号と反転された交流電流または電
圧信号とをスイッチ回路において上述したこの発明のベ
ースとなるπ／２移相回路のシフトレジスタの出力によ
り制御することで、電流信号とπ／２移相されたパルス
電圧信号を乗算して無効電力を得る。
【００１２】この発明における無効電力量計は、また、
上述したこの発明のベースとなるπ／２移相回路をデジ
タル化した移相回路を用いて構成したもので、電源周波
数の影響が少ない計器が得られる。
上述したこの発明のベースとなるπ／２移相回路をデジ
タル化した移相回路を用いて構成したもので、電源周波
数の影響が少ない計器が得られる。
【００１３】この発明における無効電力量計は、また、
第１および第２のシフトレジスタと、第１および第２の
選択回路と、第１の選択回路の出力を１／ｎ回の割合で
間引き、間引き後のデータを第２のシフトレジスタの入
力にするもので、高精度のπ／２移相回路で計器を構成
することができる。
第１および第２のシフトレジスタと、第１および第２の
選択回路と、第１の選択回路の出力を１／ｎ回の割合で
間引き、間引き後のデータを第２のシフトレジスタの入
力にするもので、高精度のπ／２移相回路で計器を構成
することができる。
【００１４】この発明における無効電力量計は、また、
第１と第２のアナログ・デジタル変換器は、それぞれ第
１および第２のシグマ・デルタ変調回路およびデジタル
フィルタから構成されると共に、第１のシフトレジスタ
および選択回路は、第１のシグマ・デルタ変調回路およ
びデジタルフィルタの間に挿入されるよう構成されたも
ので，第１のシフトレジスタのデータ幅が１ビットで可
能であり、回路規模が小さく、高精度のπ／２移相回路
で計器を構成することができる。
第１と第２のアナログ・デジタル変換器は、それぞれ第
１および第２のシグマ・デルタ変調回路およびデジタル
フィルタから構成されると共に、第１のシフトレジスタ
および選択回路は、第１のシグマ・デルタ変調回路およ
びデジタルフィルタの間に挿入されるよう構成されたも
ので，第１のシフトレジスタのデータ幅が１ビットで可
能であり、回路規模が小さく、高精度のπ／２移相回路
で計器を構成することができる。
【００１５】図１はこの発明のベースとなる交流電圧位
相のπ／２移相回路の構成を示すブロック図、図２はそ
の動作を説明する図である。図において、１は上記従来
例において説明した変圧器と同様のものである。１１は
変圧器１からの給電線の負荷電圧に比例した電圧信号ｅ
１をパルス幅列に変換する電圧−パルス幅変調回路、１
２は電圧信号ｅ１の周波数を逓倍するＰＬＬ回路、１３
は任意のシフト段数を有するシフトレジスタであり、電
圧−パルス幅変調回路１１の出力を入力しＰＬＬ回路１
２の出力がクロックパルスとして入力される。ＰＬＬ回
路１２は電圧信号ｅ１の周波数を上記シフト段数の４の
倍数の周波数のパルスにして出力するように構成されて
いる。
相のπ／２移相回路の構成を示すブロック図、図２はそ
の動作を説明する図である。図において、１は上記従来
例において説明した変圧器と同様のものである。１１は
変圧器１からの給電線の負荷電圧に比例した電圧信号ｅ
１をパルス幅列に変換する電圧−パルス幅変調回路、１
２は電圧信号ｅ１の周波数を逓倍するＰＬＬ回路、１３
は任意のシフト段数を有するシフトレジスタであり、電
圧−パルス幅変調回路１１の出力を入力しＰＬＬ回路１
２の出力がクロックパルスとして入力される。ＰＬＬ回
路１２は電圧信号ｅ１の周波数を上記シフト段数の４の
倍数の周波数のパルスにして出力するように構成されて
いる。
【００１６】次に動作について図２を用いて説明する。
電圧信号ｅ１を電圧−パルス幅変調し、振幅に比例した
パルス幅を持つパルス電圧信号の出力を図２（ｂ）に示
す。このパルス電圧信号がシフトレジスタ１３に入力さ
れ、電圧信号ｅ１の周波数（周期Ｔ）をシフト段数の４
の倍数の周波数に逓倍したクロックパルスでシフトされ
るので、シフトレジスタ１３からの出力は図２（ｄ）に
示すように周期Ｔの１／４（π／２）だけ遅れて出力さ
れる。以上のようにしてπ／２移相がなされる。ＰＬＬ
回路１２は電圧信号ｅ１の周波数が変化しても逓倍数の
変化がないので、電圧信号ｅ１の５０Ｈｚ，６０Ｈｚの
周波数によって補正の必要がないπ／２移相回路を構成
することができる。
電圧信号ｅ１を電圧−パルス幅変調し、振幅に比例した
パルス幅を持つパルス電圧信号の出力を図２（ｂ）に示
す。このパルス電圧信号がシフトレジスタ１３に入力さ
れ、電圧信号ｅ１の周波数（周期Ｔ）をシフト段数の４
の倍数の周波数に逓倍したクロックパルスでシフトされ
るので、シフトレジスタ１３からの出力は図２（ｄ）に
示すように周期Ｔの１／４（π／２）だけ遅れて出力さ
れる。以上のようにしてπ／２移相がなされる。ＰＬＬ
回路１２は電圧信号ｅ１の周波数が変化しても逓倍数の
変化がないので、電圧信号ｅ１の５０Ｈｚ，６０Ｈｚの
周波数によって補正の必要がないπ／２移相回路を構成
することができる。
【００１７】図３は図１に示す回路にもとづいて構成さ
れた電子式無効電力量計の一例を示すブロック図であ
る。図において、１、１１〜１３は図１において説明し
たものと同一である。２は変流器であり、上記従来例に
おいて説明したものと同様である。１４は入力される交
流電流信号ｉを反転させる反転増幅器、１６は反転され
た電流信号ｉ２と正の電流信号ｉ１とが入力され、シフ
トレジスタ１３からの移相されたパルス幅変調した電圧
出力による制御によって切換えるようになされたスイッ
チ回路、１７はスイッチ回路１６の出力を平均化するロ
ーパスフイルタ、１８はローパスフイルタ１７の出力を
積分して計数パルスに変換する第１の電圧−パルス変換
回路、１９は電圧−パルス変換回路１８の出力を累計計
数して無効電力量として計量する計量回路、２０は計量
回路１９の数値を表示する表示器である。
れた電子式無効電力量計の一例を示すブロック図であ
る。図において、１、１１〜１３は図１において説明し
たものと同一である。２は変流器であり、上記従来例に
おいて説明したものと同様である。１４は入力される交
流電流信号ｉを反転させる反転増幅器、１６は反転され
た電流信号ｉ２と正の電流信号ｉ１とが入力され、シフ
トレジスタ１３からの移相されたパルス幅変調した電圧
出力による制御によって切換えるようになされたスイッ
チ回路、１７はスイッチ回路１６の出力を平均化するロ
ーパスフイルタ、１８はローパスフイルタ１７の出力を
積分して計数パルスに変換する第１の電圧−パルス変換
回路、１９は電圧−パルス変換回路１８の出力を累計計
数して無効電力量として計量する計量回路、２０は計量
回路１９の数値を表示する表示器である。
【００１８】スイッチ回路１６では反転増幅された電流
信号ｉ２と正の電流信号ｉ１を入力し、パルス幅変調さ
れシフトレジスタ１３により移相された電圧パルス信号
によりスイッチングする。このスイッチング動作は電流
信号ｉとπ／２移相された電圧信号ｅ１との乗算に相当
し、無効電力相当の出力となる。これをローパスフイル
タ１７を通して平均化し、無効電力相当の直流電圧出力
にして、この直流電圧を第１の電圧−パルス変換回路１
８で計数パルスに変換する。
信号ｉ２と正の電流信号ｉ１を入力し、パルス幅変調さ
れシフトレジスタ１３により移相された電圧パルス信号
によりスイッチングする。このスイッチング動作は電流
信号ｉとπ／２移相された電圧信号ｅ１との乗算に相当
し、無効電力相当の出力となる。これをローパスフイル
タ１７を通して平均化し、無効電力相当の直流電圧出力
にして、この直流電圧を第１の電圧−パルス変換回路１
８で計数パルスに変換する。
【００１９】次にこの無効電力量計の動作について図４
により説明する。π／２移相された電圧信号ｅ１の振幅
をＶ１、電圧−パルス幅変調回路１１の出力である電圧
パルス信号の「Ｈ」の部分の時間をｔ１、「Ｌ」の部分
の時間をｔ２とすると、電圧−パルス幅変調回路１１の
出力の間には次の比例式が成立する。（ｋ１は比例定
数） Ｖ１＝ｋ１×（ｔ１−ｔ２）／（ｔ１＋ｔ２） ‥‥‥‥‥‥（３） 図４（ｃ）に示すようにスイッチ回路１６での電圧パル
ス信号の「Ｈ」＝ｔ１の間に出力される電流信号ｉ１は
Ｉ、電圧パルス信号の「Ｌ」＝ｔ２の間に出力される電
流信号ｉ２は−Ｉとなる。これをローパスフイルタ１７
を通して平均化した直流電圧出力Ｖ２は次のようにな
る。（ｋ２、ｋ３は比例定数） Ｖ２＝ｋ２×（Ｉ×ｔ１−Ｉ×ｔ２）／（ｔ１＋ｔ２）‥‥‥（４） Ｖ２＝ｋ２×Ｉ×（ｔ１−ｔ２）／（ｔ１＋ｔ２）‥‥‥‥‥（５） ＝ｋ３×Ｉ×Ｖ１ ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥（６） 直流電圧出力Ｖ２はＩ×Ｖ１と電力に比例している。Ｖ
１はシフトレジスタ１３によりπ／２移相されているの
で直流電圧出力Ｖ２は無効電力に相当する。
により説明する。π／２移相された電圧信号ｅ１の振幅
をＶ１、電圧−パルス幅変調回路１１の出力である電圧
パルス信号の「Ｈ」の部分の時間をｔ１、「Ｌ」の部分
の時間をｔ２とすると、電圧−パルス幅変調回路１１の
出力の間には次の比例式が成立する。（ｋ１は比例定
数） Ｖ１＝ｋ１×（ｔ１−ｔ２）／（ｔ１＋ｔ２） ‥‥‥‥‥‥（３） 図４（ｃ）に示すようにスイッチ回路１６での電圧パル
ス信号の「Ｈ」＝ｔ１の間に出力される電流信号ｉ１は
Ｉ、電圧パルス信号の「Ｌ」＝ｔ２の間に出力される電
流信号ｉ２は−Ｉとなる。これをローパスフイルタ１７
を通して平均化した直流電圧出力Ｖ２は次のようにな
る。（ｋ２、ｋ３は比例定数） Ｖ２＝ｋ２×（Ｉ×ｔ１−Ｉ×ｔ２）／（ｔ１＋ｔ２）‥‥‥（４） Ｖ２＝ｋ２×Ｉ×（ｔ１−ｔ２）／（ｔ１＋ｔ２）‥‥‥‥‥（５） ＝ｋ３×Ｉ×Ｖ１ ‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥‥（６） 直流電圧出力Ｖ２はＩ×Ｖ１と電力に比例している。Ｖ
１はシフトレジスタ１３によりπ／２移相されているの
で直流電圧出力Ｖ２は無効電力に相当する。
【００２０】図５は図３の回路にもとづいて構成された
複合計器の一例を示すブロック図である。この図におい
て、１、２、１１〜２０は図３において説明したものと
同一である。２１は第２のスイッチ回路であり、電圧ー
パルス幅変調回路１１によりパルス幅変調された電圧出
力により入力され、反転された電流信号ｉ２と正の電流
信号ｉ１とを制御して切換える。２２は第２のスイッチ
回路２１の出力を平均化する第２のローパスフイルタ、
２３は第２のローパスフイルタ２２の出力を積分して計
数パルスに変換する第２の電圧−パルス変換回路、２４
は第２の電圧−パルス変換回路２３の出力を累計計数し
て電力量として計量する第２の計量回路、２５は第２の
計量回路２４の数値を表示する第２の表示器である。
複合計器の一例を示すブロック図である。この図におい
て、１、２、１１〜２０は図３において説明したものと
同一である。２１は第２のスイッチ回路であり、電圧ー
パルス幅変調回路１１によりパルス幅変調された電圧出
力により入力され、反転された電流信号ｉ２と正の電流
信号ｉ１とを制御して切換える。２２は第２のスイッチ
回路２１の出力を平均化する第２のローパスフイルタ、
２３は第２のローパスフイルタ２２の出力を積分して計
数パルスに変換する第２の電圧−パルス変換回路、２４
は第２の電圧−パルス変換回路２３の出力を累計計数し
て電力量として計量する第２の計量回路、２５は第２の
計量回路２４の数値を表示する第２の表示器である。
【００２１】この複合計器における電力量への変換は、
第２のスイッチ回路２１の制御に電圧−パルス幅変調回
路１１の出力を直接入力する以外は図３と同じであり、
説明を省略するが、電圧位相がπ／２移相されていない
ので電力量となる。
第２のスイッチ回路２１の制御に電圧−パルス幅変調回
路１１の出力を直接入力する以外は図３と同じであり、
説明を省略するが、電圧位相がπ／２移相されていない
ので電力量となる。
【００２２】一般に複合計器は、例えば季時別電力量、
季時別無効電力量などの多種の電力量を１台の計器で計
量表示するものである。従って、１台の計器の中に多数
の計量素子を収容しなければならない。図５における複
合計器は、電圧−パルス幅変調回路１１、反転増幅器１
４が共用となり、計器の低価格、小形化に寄与するもの
である。
季時別無効電力量などの多種の電力量を１台の計器で計
量表示するものである。従って、１台の計器の中に多数
の計量素子を収容しなければならない。図５における複
合計器は、電圧−パルス幅変調回路１１、反転増幅器１
４が共用となり、計器の低価格、小形化に寄与するもの
である。
【００２３】図６は上述したこの発明のベースとなる交
流電圧位相のπ／２移相回路をデジタル化したもの及び
このπ／２移相回路を含む無効電力演算回路を示すブロ
ック図であり、図７はその動作を説明するタイミングチ
ャートである。これらの図において、３０は交流電流信
号ｉを入力としてデジタル値に変換するアナログ・デジ
タル変換器（以下Ａ／Ｄコンバータと言う）である。３
１は交流電圧信号ｖを入力としてデジタル値に変換する
アナログ・デジタル変換器（以下Ａ／Ｄコンバータと言
う）である。３２は交流電圧信号ｖの周波数を逓倍する
ＰＬＬ回路、３３は任意のシフト段数を有するシフトレ
ジスタであり、Ａ／Ｄコンバータ３１の出力を入力とし
ている。ここでＰＬＬ回路３２は、交流電圧信号ｖの周
波数を上記シフト段数の４の倍数にした周波数のパルス
を出力するように構成されている。５０はＡ／Ｄコンバ
ータ３０の出力とシフトレジスタ３３の出力を乗算する
乗算器であり、出力は無効電力値となる。
流電圧位相のπ／２移相回路をデジタル化したもの及び
このπ／２移相回路を含む無効電力演算回路を示すブロ
ック図であり、図７はその動作を説明するタイミングチ
ャートである。これらの図において、３０は交流電流信
号ｉを入力としてデジタル値に変換するアナログ・デジ
タル変換器（以下Ａ／Ｄコンバータと言う）である。３
１は交流電圧信号ｖを入力としてデジタル値に変換する
アナログ・デジタル変換器（以下Ａ／Ｄコンバータと言
う）である。３２は交流電圧信号ｖの周波数を逓倍する
ＰＬＬ回路、３３は任意のシフト段数を有するシフトレ
ジスタであり、Ａ／Ｄコンバータ３１の出力を入力とし
ている。ここでＰＬＬ回路３２は、交流電圧信号ｖの周
波数を上記シフト段数の４の倍数にした周波数のパルス
を出力するように構成されている。５０はＡ／Ｄコンバ
ータ３０の出力とシフトレジスタ３３の出力を乗算する
乗算器であり、出力は無効電力値となる。
【００２４】次ぎに動作について図７を用いて説明す
る。先ず、交流電圧信号ｖが、ＰＬＬ回路３２の出力を
サンプリングクロックｆｓとしてＡ／Ｄコンバータ３１
によりデジタル値へ変換された状態を図７（ｃ）に示
す。このデジタル値列（ｖＤ0，ｖＤ1 ，ｖＤ2 ‥
‥‥）はシフトレジスタ３３に入力され、交流電圧信号
ｖの周波数（周期Ｔ）をシフト段数の４の倍数の周波数
に逓倍したクロックｆｓでシフトされるので、シフトレ
ジスタ３３からの出力は図２（ｄ）に示すように周期Ｔ
の１／４（π／２）だけ遅れて出力される。ＰＬＬ回路
３２は、交流電圧信号ｖの周波数が変化しても逓倍数の
変化が無いので、交流電圧信号ｖの５０Ｈｚ，６０Ｈｚ
の周波数によって補正の必要のないπ／２移相回路を構
成することができる。一方、交流電流信号ｉは、サンプ
リングクロックｆｓとしてＡ／Ｄコンバータ３０により
図２（ｅ）に示すようにデジタル値に変換される。乗算
器５０は、電流に相当するＡ／Ｄコンバータ３０の出力
と、π／２遅相した電圧に相当するシフトレジスタ３３
の出力を乗算することにより無効電力Ｑを算出する。
る。先ず、交流電圧信号ｖが、ＰＬＬ回路３２の出力を
サンプリングクロックｆｓとしてＡ／Ｄコンバータ３１
によりデジタル値へ変換された状態を図７（ｃ）に示
す。このデジタル値列（ｖＤ0，ｖＤ1 ，ｖＤ2 ‥
‥‥）はシフトレジスタ３３に入力され、交流電圧信号
ｖの周波数（周期Ｔ）をシフト段数の４の倍数の周波数
に逓倍したクロックｆｓでシフトされるので、シフトレ
ジスタ３３からの出力は図２（ｄ）に示すように周期Ｔ
の１／４（π／２）だけ遅れて出力される。ＰＬＬ回路
３２は、交流電圧信号ｖの周波数が変化しても逓倍数の
変化が無いので、交流電圧信号ｖの５０Ｈｚ，６０Ｈｚ
の周波数によって補正の必要のないπ／２移相回路を構
成することができる。一方、交流電流信号ｉは、サンプ
リングクロックｆｓとしてＡ／Ｄコンバータ３０により
図２（ｅ）に示すようにデジタル値に変換される。乗算
器５０は、電流に相当するＡ／Ｄコンバータ３０の出力
と、π／２遅相した電圧に相当するシフトレジスタ３３
の出力を乗算することにより無効電力Ｑを算出する。
【００２５】
【実施例】実施例１． 図８はこの発明に係る電子式無効電力量計の一実施例を
示すブロック図である。この図において、Ａ／Ｄコンバ
ータ３０及びＡＤコンバータ３１は図６と同様の回路で
あり、サンプリングクロックｆｓは固定の周波数でＡ／
Ｄ変換している。３４はゼロクロス検出回路であり、Ａ
／Ｄコンバータ３１の出力をもとにゼロクロス検出を行
ない周期Ｔのパルスを出力する。３５はゼロクロス検出
回路３４により測定された周期Ｔの間のサンプリングク
ロック数（Ｎ）を検出し、Ｎ／４の値を出力することに
よりπ／２遅相するのに必要なシフト段数を決定するπ
／２検出回路である。３３は任意のシフト段数を有し複
数の出力を持ったシフトレジスタ、３６はπ／２検出回
路３５からの出力をデコードし、シフトレジスタ３３の
複数の出力の内１個を選択し出力するマルチプレクサ、
５０は図６と同様の乗算器である。
示すブロック図である。この図において、Ａ／Ｄコンバ
ータ３０及びＡＤコンバータ３１は図６と同様の回路で
あり、サンプリングクロックｆｓは固定の周波数でＡ／
Ｄ変換している。３４はゼロクロス検出回路であり、Ａ
／Ｄコンバータ３１の出力をもとにゼロクロス検出を行
ない周期Ｔのパルスを出力する。３５はゼロクロス検出
回路３４により測定された周期Ｔの間のサンプリングク
ロック数（Ｎ）を検出し、Ｎ／４の値を出力することに
よりπ／２遅相するのに必要なシフト段数を決定するπ
／２検出回路である。３３は任意のシフト段数を有し複
数の出力を持ったシフトレジスタ、３６はπ／２検出回
路３５からの出力をデコードし、シフトレジスタ３３の
複数の出力の内１個を選択し出力するマルチプレクサ、
５０は図６と同様の乗算器である。
【００２６】次ぎに動作について図９を用いて説明す
る。交流電圧信号ｖを固定のサンプリングクロックｆｓ
をもとに、Ａ／Ｄコンバータ３１によりデジタル値へ変
換する状態を図９（ｃ）に示す。このデジタル値列（ｖ
Ｄ0 ，ｖＤ1 ，‥‥‥）はシフトレジスタ３３及び
マルチプレクサ３６を介して周期Ｔの１／４（π／２）
だけ遅れて図９（ｄ）のように出力される。ここで、ゼ
ロクロス検出回路３４により周期Ｔを測定し、π／２検
出回路３５で周期Ｔ間のサンプリングクロック数（Ｎ）
の１／４を算出している。例えば、Ｔ＝１／６０秒と
し、ｆｓ＝１２００Ｈｚのとき、Ｎ＝２０となり、π／
２検出回路３５はＮ／４＝５を出力する。一方、Ｔ＝１
／５０秒とし、ｆｓ＝１２００Ｈｚのとき、Ｎ＝２４と
なり、π／２検出回路３５はＮ／４＝６を出力する。以
下乗算器５０は図６と同様に無効電力（Ｑ）を算出す
る。
る。交流電圧信号ｖを固定のサンプリングクロックｆｓ
をもとに、Ａ／Ｄコンバータ３１によりデジタル値へ変
換する状態を図９（ｃ）に示す。このデジタル値列（ｖ
Ｄ0 ，ｖＤ1 ，‥‥‥）はシフトレジスタ３３及び
マルチプレクサ３６を介して周期Ｔの１／４（π／２）
だけ遅れて図９（ｄ）のように出力される。ここで、ゼ
ロクロス検出回路３４により周期Ｔを測定し、π／２検
出回路３５で周期Ｔ間のサンプリングクロック数（Ｎ）
の１／４を算出している。例えば、Ｔ＝１／６０秒と
し、ｆｓ＝１２００Ｈｚのとき、Ｎ＝２０となり、π／
２検出回路３５はＮ／４＝５を出力する。一方、Ｔ＝１
／５０秒とし、ｆｓ＝１２００Ｈｚのとき、Ｎ＝２４と
なり、π／２検出回路３５はＮ／４＝６を出力する。以
下乗算器５０は図６と同様に無効電力（Ｑ）を算出す
る。
【００２７】図１０はこの発明に係る電子式無効電力量
計の変形例を示すブロック図である。この図において、
Ａ／Ｄコンバータ３０及びＡ／Ｄコンバータ３１、ゼロ
クロス検出回路３４、π／２検出回路３５、乗算器５０
は実施例１と同様の動作を行なう回路である。この変形
例において、３８は書込みアドレスと読出しアドレスを
有したＲＡＭ読出しアドレスである。書込みアドレスは
ＡＤコンバータ３１が出力される毎に＋１するカウンタ
であり、読出しアドレスは、読出しアドレス＝書込みア
ドレス−Ｎ／４（Ｎは１周期間のサンプリング数）なる
値を有したものである。３７はＡＤコンバータ３１の出
力を前記書込みアドレスにより保存され、前記読出しア
ドレスによりデータがレジスタ３９に読出される２ポー
トＲＡＭである。この変形例では、交流電圧信号ｖのπ
／２遅れをゼロクロス検出回路３４、π／２検出回路３
５、２ポートＲＡＭ３７、ＲＡＭ読出しアドレス３８、
レジスタ３９による構成にしている。
計の変形例を示すブロック図である。この図において、
Ａ／Ｄコンバータ３０及びＡ／Ｄコンバータ３１、ゼロ
クロス検出回路３４、π／２検出回路３５、乗算器５０
は実施例１と同様の動作を行なう回路である。この変形
例において、３８は書込みアドレスと読出しアドレスを
有したＲＡＭ読出しアドレスである。書込みアドレスは
ＡＤコンバータ３１が出力される毎に＋１するカウンタ
であり、読出しアドレスは、読出しアドレス＝書込みア
ドレス−Ｎ／４（Ｎは１周期間のサンプリング数）なる
値を有したものである。３７はＡＤコンバータ３１の出
力を前記書込みアドレスにより保存され、前記読出しア
ドレスによりデータがレジスタ３９に読出される２ポー
トＲＡＭである。この変形例では、交流電圧信号ｖのπ
／２遅れをゼロクロス検出回路３４、π／２検出回路３
５、２ポートＲＡＭ３７、ＲＡＭ読出しアドレス３８、
レジスタ３９による構成にしている。
【００２８】即ち、交流電圧信号ｖは固定サンプリング
クロックｆｓをもとにＡ／Ｄコンバータ３１によりデジ
タル値に変換されて２ポートＲＡＭ３７に書き込まれ、
ゼロクロス検出器３４、π／２検出回路３５およびＲＡ
Ｍ読出しアドレス３８を経て、π／２遅れに相当する読
出しアドレスによってレジスタに読み出され、図６、図
８と同様の態様により無効電力Ｑを導出する。
クロックｆｓをもとにＡ／Ｄコンバータ３１によりデジ
タル値に変換されて２ポートＲＡＭ３７に書き込まれ、
ゼロクロス検出器３４、π／２検出回路３５およびＲＡ
Ｍ読出しアドレス３８を経て、π／２遅れに相当する読
出しアドレスによってレジスタに読み出され、図６、図
８と同様の態様により無効電力Ｑを導出する。
【００２９】実施例２． 図１１はこの発明に係る電子式無効電力量計の他の実施
例を示すブロック図である。この実施例では、実施例１
のＡ／Ｄコンバータ３０及びＡＤコンバータ３１をシグ
マ・デルタ変調回路とデジタルフイルタの組合せで実施
している。図１３はシグマ・デルタ変調回路の一実施例
であり、入力はサンプリング周波数ｆｓの単位で加算器
９０に取込まれる。加算器９０の出力は、積分器９１に
導入され、積分器９１の出力を比較器９２により１ビッ
トの論理データとして出力している。出力データは遅延
回路９３を介し、１ビットＤ／Ａ変換器９４により、加
算器９０へフィードバックされている。
例を示すブロック図である。この実施例では、実施例１
のＡ／Ｄコンバータ３０及びＡＤコンバータ３１をシグ
マ・デルタ変調回路とデジタルフイルタの組合せで実施
している。図１３はシグマ・デルタ変調回路の一実施例
であり、入力はサンプリング周波数ｆｓの単位で加算器
９０に取込まれる。加算器９０の出力は、積分器９１に
導入され、積分器９１の出力を比較器９２により１ビッ
トの論理データとして出力している。出力データは遅延
回路９３を介し、１ビットＤ／Ａ変換器９４により、加
算器９０へフィードバックされている。
【００３０】シグマ・デルタ変調回路４０及び４２の出
力をローパスフイルタからなるデジタルフイルタ４１及
び４３を通すことにより、図１２の（ｃ）に示すような
任意分解能のデジタル出力が得られる。デジタルフイル
タ４３の出力は任意のシフト段数を有するシフトレジス
タ４４ａへ入力され、シフトレジスタ４４ａの出力はシ
フト段数分有しており、複数の入力データから１個のデ
ータを選択するマルチプレクサ４５ａへ接続されてい
る。マルチプレクサ４５ａの出力は、サンプリングクロ
ックｆｓの１／Ａ分周する分周回路４６のコントロール
で図１２の（ｄ）（ｅ）に示すようにＡ個につき１個を
シフトレジスタ４４ｂへ入力する。同様にデジタルフイ
ルタ４１の出力も図１２の（ｇ）（ｈ）に示すようにＡ
個につき１個を乗算器５０へ入力する。
力をローパスフイルタからなるデジタルフイルタ４１及
び４３を通すことにより、図１２の（ｃ）に示すような
任意分解能のデジタル出力が得られる。デジタルフイル
タ４３の出力は任意のシフト段数を有するシフトレジス
タ４４ａへ入力され、シフトレジスタ４４ａの出力はシ
フト段数分有しており、複数の入力データから１個のデ
ータを選択するマルチプレクサ４５ａへ接続されてい
る。マルチプレクサ４５ａの出力は、サンプリングクロ
ックｆｓの１／Ａ分周する分周回路４６のコントロール
で図１２の（ｄ）（ｅ）に示すようにＡ個につき１個を
シフトレジスタ４４ｂへ入力する。同様にデジタルフイ
ルタ４１の出力も図１２の（ｇ）（ｈ）に示すようにＡ
個につき１個を乗算器５０へ入力する。
【００３１】一方、ゼロクロス検出回路３４により、一
周期Ｔを測定し、π／２検出回路３５で周期Ｔ間のサン
プリングクロック数Ｎをもとに以下の演算を行なう。 Ｙ1 ＝（Ｎ／４）の整数／Ａの余り‥‥‥‥‥（７） Ｙ2 ＝（Ｎ／４）の整数／Ａの商 ‥‥‥‥‥（８） Ａは分周回路４８の分周数（７）式で示すＹ1 出力を
マルチプレクサ４５ａの選択入力へ、（８）式で示すＹ
2 出力をマルチプレクサ４５ｂの選択入力としてい
る。このコントロールにより、交流電圧信号を交流電流
信号に対しπ／２遅らせている。例えば、一周期間のサ
ンプリングクロック数Ｎ＝２４，分周回路４６の分周数
Ａ＝４（４分周）のとき、 Ｙ1 ＝２，Ｙ2 ＝１と
なり、マルチプレクサ４５ａの出力は図１２の（ｄ）に
示すように２段シフトし、マルチプレクサ４５ｂは図１
２の（ｆ）に示すように１段シフトした出力となる。こ
の処理によって図１２の（ｆ）（ｈ）に示すように交流
電圧信号が交流電流信号に対しπ／２遅れとなる。
周期Ｔを測定し、π／２検出回路３５で周期Ｔ間のサン
プリングクロック数Ｎをもとに以下の演算を行なう。 Ｙ1 ＝（Ｎ／４）の整数／Ａの余り‥‥‥‥‥（７） Ｙ2 ＝（Ｎ／４）の整数／Ａの商 ‥‥‥‥‥（８） Ａは分周回路４８の分周数（７）式で示すＹ1 出力を
マルチプレクサ４５ａの選択入力へ、（８）式で示すＹ
2 出力をマルチプレクサ４５ｂの選択入力としてい
る。このコントロールにより、交流電圧信号を交流電流
信号に対しπ／２遅らせている。例えば、一周期間のサ
ンプリングクロック数Ｎ＝２４，分周回路４６の分周数
Ａ＝４（４分周）のとき、 Ｙ1 ＝２，Ｙ2 ＝１と
なり、マルチプレクサ４５ａの出力は図１２の（ｄ）に
示すように２段シフトし、マルチプレクサ４５ｂは図１
２の（ｆ）に示すように１段シフトした出力となる。こ
の処理によって図１２の（ｆ）（ｈ）に示すように交流
電圧信号が交流電流信号に対しπ／２遅れとなる。
【００３２】図１４はこの発明に係る電子式無効電力量
計の他の変形例である。この変形例は、実施例２の構成
の中で、シフトレジスタ４４ｂとマルチプレクサ４５ｂ
の回路を図１０で示した２ポートＲＡＭ３７とＲＡＭ読
出しアドレス３８の回路で構成したもので、実施例２と
同様に交流電圧信号が交流電流信号に対してπ／２遅れ
となる。
計の他の変形例である。この変形例は、実施例２の構成
の中で、シフトレジスタ４４ｂとマルチプレクサ４５ｂ
の回路を図１０で示した２ポートＲＡＭ３７とＲＡＭ読
出しアドレス３８の回路で構成したもので、実施例２と
同様に交流電圧信号が交流電流信号に対してπ／２遅れ
となる。
【００３３】実施例３． 図１５はこの発明に係る電子式無効電力量計の他の実施
例を示すブロック図である。この実施例は、実施例２の
構成の中で、シフトレジスタ４４ａ及びマルチプレクサ
４５ａの回路を、シグマ・デルタ変調回路４２とデジタ
ルフイルタ４３の間に設置した構成になっている。更
に、ゼロクロス検出回路３４の入力信号は交流電圧信号
ｖのアナログ信号としたもので、同様に交流電圧信号が
交流電流信号に対しπ／２遅れとなる。
例を示すブロック図である。この実施例は、実施例２の
構成の中で、シフトレジスタ４４ａ及びマルチプレクサ
４５ａの回路を、シグマ・デルタ変調回路４２とデジタ
ルフイルタ４３の間に設置した構成になっている。更
に、ゼロクロス検出回路３４の入力信号は交流電圧信号
ｖのアナログ信号としたもので、同様に交流電圧信号が
交流電流信号に対しπ／２遅れとなる。
【００３４】実施例４． 図１６はこの発明に係る電子式無効電力量計の他の実施
例を示すブロック図である。この実施例は、実施例３の
構成の中で、シフトレジスタ４４ｂとマルチプレクサ４
５ｂの回路を、図１４の２ポートＲＡＭ３７とＲＡＭ読
出しアドレス３８及びレジスタ３９で構成したもので、
同様に交流電圧信号が交流電流信号に対しπ／２遅れと
なる。
例を示すブロック図である。この実施例は、実施例３の
構成の中で、シフトレジスタ４４ｂとマルチプレクサ４
５ｂの回路を、図１４の２ポートＲＡＭ３７とＲＡＭ読
出しアドレス３８及びレジスタ３９で構成したもので、
同様に交流電圧信号が交流電流信号に対しπ／２遅れと
なる。
【００３５】なお、上記実施例１ないし実施例４の電子
式無効電力量計における、計量回路あるいは表示器など
は図３、図５と同様のものであるため図示及び説明を省
略している。また、いずれも電子式電力量計あるいは最
大需要電力計などを付加することにより複合計器をも構
成することができるものである。また、電子式無効電力
量計においては、入力される電圧と電流の関係を逆にし
てもよい。
式無効電力量計における、計量回路あるいは表示器など
は図３、図５と同様のものであるため図示及び説明を省
略している。また、いずれも電子式電力量計あるいは最
大需要電力計などを付加することにより複合計器をも構
成することができるものである。また、電子式無効電力
量計においては、入力される電圧と電流の関係を逆にし
てもよい。
【００３６】
【発明の効果】以上のように、この発明は、電気量をパ
ルス幅変調回路によって変換すると共に、このパルス幅
変換信号を任意のシフト段数を有するシフトレジスタに
入力し、クロック信号発生回路から交流電気量の周波数
を上記シフトレジスタのシフト段数の４の倍数の周波数
に逓倍した信号をシフトレジスタの制御クロックとして
与えるようにしたπ／２移相回路をベースとするもので
ある。
ルス幅変調回路によって変換すると共に、このパルス幅
変換信号を任意のシフト段数を有するシフトレジスタに
入力し、クロック信号発生回路から交流電気量の周波数
を上記シフトレジスタのシフト段数の４の倍数の周波数
に逓倍した信号をシフトレジスタの制御クロックとして
与えるようにしたπ／２移相回路をベースとするもので
ある。
【００３７】そしてこの発明に係る無効電力量計は、交
流電圧または電流信号をデジタル値列に変換する第１の
アナログ・デジタル変換器、交流電流または電圧信号を
デジタル値列に変換する第２のアナログ・デジタル変換
器、所定のシフト段数を有し上記第１のアナログ・デジ
タル変換器の出力が入力されるシフトレジスタ、上記第
１のアナログ・デジタル変換器の出力のゼロクロス検出
を行い、周期Ｔのパルスを発生するゼロクロス検出回
路、上記ゼロクロス検出回路により測定された周期Ｔの
間のサンプリングクロック数（Ｎ）を検出し、Ｎ／４の
値を出力することにより、π／２の遅相に必要なシフト
段数を決定するπ／２検出回路、このπ／２検出回路の
出力に応じて上記シフトレジスタの出力のうち１個を選
択するマル チプレクサ、このマルチプレクサの出力と上
記第２のアナログ・デジタル変換器の出力とを乗算し、
無効電力を算出する乗算器を備えたものであるため、商
用電源周波数の地域向け別に補正係数を変える必要のな
い無効電力量計を得ることができる。
流電圧または電流信号をデジタル値列に変換する第１の
アナログ・デジタル変換器、交流電流または電圧信号を
デジタル値列に変換する第２のアナログ・デジタル変換
器、所定のシフト段数を有し上記第１のアナログ・デジ
タル変換器の出力が入力されるシフトレジスタ、上記第
１のアナログ・デジタル変換器の出力のゼロクロス検出
を行い、周期Ｔのパルスを発生するゼロクロス検出回
路、上記ゼロクロス検出回路により測定された周期Ｔの
間のサンプリングクロック数（Ｎ）を検出し、Ｎ／４の
値を出力することにより、π／２の遅相に必要なシフト
段数を決定するπ／２検出回路、このπ／２検出回路の
出力に応じて上記シフトレジスタの出力のうち１個を選
択するマル チプレクサ、このマルチプレクサの出力と上
記第２のアナログ・デジタル変換器の出力とを乗算し、
無効電力を算出する乗算器を備えたものであるため、商
用電源周波数の地域向け別に補正係数を変える必要のな
い無効電力量計を得ることができる。
【００３８】更に、シグマ・デルタ変調回路、記憶回路
（２ポートＲＡＭ）などを組合わせることにより、回路
規模が小さく、ＩＣの集積度が向上し、また、高精度の
無効電力量計を実現することができる。
（２ポートＲＡＭ）などを組合わせることにより、回路
規模が小さく、ＩＣの集積度が向上し、また、高精度の
無効電力量計を実現することができる。
【図１】この発明のベースとなる交流電圧位相π／２移
相回路を示すブロック図である。
相回路を示すブロック図である。
【図２】図１のπ／２移相回路の動作説明用タイミング
チャートである。
チャートである。
【図３】図１の回路にもとづいて構成された電子式無効
電力量計の一例を示すブロック図である。
電力量計の一例を示すブロック図である。
【図４】図３に示す無効電力量計において、無効電力量
への変換動作を説明するタイミングチャートである。
への変換動作を説明するタイミングチャートである。
【図５】図３の回路にもとづいて構成された複合計器の
一例を示すブロック図である。
一例を示すブロック図である。
【図６】この発明のベースとなるπ／２移相回路をデジ
タル化した構成を示すブロック図である。
タル化した構成を示すブロック図である。
【図７】図６のπ／２移相回路の動作説明用タイミング
チャートである。
チャートである。
【図８】この発明の実施例１の電子式無効電力量計の構
成を示すブロック図である。
成を示すブロック図である。
【図９】実施例１の無効電力量への変換動作を説明する
タイミングチャートである。
タイミングチャートである。
【図１０】この発明の電子式無効電力量計の変形例を示
すブロック図である。
すブロック図である。
【図１１】この発明の実施例２の電子式無効電力量計の
構成を示すブロック図である。
構成を示すブロック図である。
【図１２】実施例２の無効電力量への変換動作を説明す
るタイミングチャートである。
るタイミングチャートである。
【図１３】実施例２におけるシグマ・デルタ変調回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図１４】この発明の電子式無効電力量計の変形例を示
すブロック図である。
すブロック図である。
【図１５】この発明の実施例３の電子式無効電力量計の
構成を示すブロック図である。
構成を示すブロック図である。
【図１６】この発明の実施例４の電子式無効電力量計の
構成を示すブロック図である。
構成を示すブロック図である。
【図１７】従来の電子式無効電力量計の全体構成を示す
ブロック図である。
ブロック図である。
【図１８】従来の電子式無効電力量計の移相回路の構成
図である。
図である。
１１ 電圧−パルス幅変調回路 １２ ＰＬＬ回路 １３ シフトレジスタ １４ 反転増幅器 １６，２１ スイッチ回路 １７，２２ ローパスフイルタ １８，２３ 電圧−パルス幅変調回路 １９，２４ 計量回路 ３０，３１ Ａ／Ｄコンバータ ３２ ＰＬＬ回路 ３３，４４ シフトレジスタ ３４ ゼロクロス検出回路 ３５ π／２検出回路 ３６，４５ マルチプレクサ ３７ ２ポートＲＡＭ ３８ ＲＡＭ読出しアドレス ５０ 乗算器
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−63459（ＪＰ，Ａ) 特開 昭59−35157（ＪＰ，Ａ) 特開 昭56−84564（ＪＰ，Ａ) 特開 昭62−87872（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 21/133 G01R 22/00 110
Claims (3)
- 【請求項１】 交流電圧または電流信号をデジタル値列
に変換する第１のアナログ・デジタル変換器、交流電流
または電圧信号をデジタル値列に変換する第２のアナロ
グ・デジタル変換器、所定のシフト段数を有し上記第１
のアナログ・デジタル変換器の出力が入力されるシフト
レジスタ、上記第１のアナログ・デジタル変換器の出力
のゼロクロス検出を行い、周期Ｔのパルスを発生するゼ
ロクロス検出回路、上記ゼロクロス検出回路により測定
された周期Ｔの間のサンプリングクロック数（Ｎ）を検
出し、Ｎ／４の値を出力することにより、π／２の遅相
に必要なシフト段数を決定するπ／２検出回路、このπ
／２検出回路の出力に応じて上記シフトレジスタの出力
のうち１個を選択するマルチプレクサ、このマルチプレ
クサの出力と上記第２のアナログ・デジタル変換器の出
力とを乗算し、無効電力を算出する乗算器を備えたこと
を特徴とする無効電力量計。 - 【請求項２】 交流電圧または電流信号をデジタル値列
に変換する第１のアナログ・デジタル変換器、交流電流
または電圧信号をデジタル値列に変換する第２のアナロ
グ・デジタル変換器、所定のシフト段数を有し、上記第
１のアナログ・デジタル変換器の出力が入力される第１
のシフトレジスタ、この第１のシフトレジスタの複数の
出力のうち、１つの出力を選択する第１の選択回路、こ
の第１の選択回路の出力から１／ｎの割合で間引かれた
データを入力とする所定のシフト段数を有する第２のシ
フトレジスタ、この第２のシフトレジスタの複数の出力
のうち、１つの出力を選択する第２の選択回路、上記交
流電圧または電流信号の一周期を検出する周期検出器、
上記交流電圧または電流信号の一周期の１／４を算出
し、算出した値に対応して上記第１の選択回路および第
２の選択回路へ選択信号を出力するπ／２検出回路、上
記第２の選択回路の出力と、上記第２のアナログ・デジ
タル変換器の出力から１／ｎの割合で間引かれたデータ
とを入力とする乗算器を備えたことを特徴とする無効電
力量計。 - 【請求項３】 第１と第２のアナログ・デジタル変換器
は、それぞれ第１および第２のシグマ・デルタ変調回路
およびデジタルフィルタから構成されると共に、第１の
シフトレジスタおよび第１の選択回路は、第１のシグマ
・デルタ変調回路およびデジタルフィルタの間に挿入さ
れ、このデジタルフィルタの出力が１／ｎの割合で間引
かれるよう構成されていることを特徴とする請求項２記
載の無効電力量計。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5181299A JP3026533B2 (ja) | 1992-11-18 | 1993-07-22 | 無効電力量計 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30870792 | 1992-11-18 | ||
| JP4-308707 | 1992-11-18 | ||
| JP5181299A JP3026533B2 (ja) | 1992-11-18 | 1993-07-22 | 無効電力量計 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06207955A JPH06207955A (ja) | 1994-07-26 |
| JP3026533B2 true JP3026533B2 (ja) | 2000-03-27 |
Family
ID=26500542
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5181299A Expired - Fee Related JP3026533B2 (ja) | 1992-11-18 | 1993-07-22 | 無効電力量計 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3026533B2 (ja) |
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