JPH05133987A - 電子式電力量計 - Google Patents

Abstract

(57)【要約】 【目的】 電子式電力量計の電子回路の集積度を向上さ
せ、装置の小型化等を図る。 【構成】 交流電圧及び交流電流をそれぞれA/D変換器1
2,13によりディジタル値に変換した後、乗算器14によっ
て乗算して電力値を求め、これを加算器15によって逐次
加算して電力量を得る。乗算器14の出力はシフトレジス
タ23経由で加算し、平均電力値を求める。平均電力値は
所定期間毎に反転して減算カウンタ20にとり込み、この
減算カウンタ20の出力を計器定数パルスとして出力させ
る。平均電力値と所定の値との比較により乗算器14及び
減算カウンタ20の出力を制御する。 【効果】 ディジタル回路が主体となるため大規模な回
路の集積が可能となると共に、高精度な精度判定が短時
間に行え、潜動も防止する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は，有効電力量や無効電力
量を電子的に計量する電子式電力量計に関するものであ
る。

【０００２】

【従来の技術】図５は従来から一般に用いられている電
子式電力量計の内部回路構成を示すブロック図、図６〜
図10は図５に示すブロック回路の各部における入出力信
号波形である。図において、電圧入力端子１には需要家
に供給される交流電圧に相当する交流電圧ｖ（図６）が
入力され、電流入力端子２には需要家で消費される交流
電流に相当する交流電流ｉ（図７）が入力される。時分
割乗算回路３は電圧ｖと電流ｉとを乗算して出力する。
時分割乗算回路３の変調された出力（図８）は抵抗4aと
コンデンサ4bとから構成されたローパスフィルタ４によ
って積分され、この積分された出力電圧（図９）が、需
要家で消費される電力に比例した電圧となる。さらに、
V/F変換回路５においてこの電圧に比例した周波数のパ
ルス列信号（図10）に変換され、これをカウンタ７が積
算することにより需要家で消費される電力量が計量され
る。カウンタ７の出力（積算電力量値）は電力量表示部
８に表示される。一方、V/F変換回路５の出力は計器定
数パルス端子６にも出力されており、ここから出力され
るパルス列信号は当該電子式電力量計が所定の精度を保
っているか否かの判定に利用される。具体的には、所定
の電力量に対して出力されたパルス数（計器定数）を計
測する。

【０００３】

【発明が解決しようとする課題】上記のような従来の電
子式電力量計では回路構成の大半がアナログ回路である
ため、ICによって構成する際に比較的小規模な集積度し
か実現できず、装置の小形化、低コスト化及び信頼性の
向上の妨げになっているという問題点があった。

【０００４】この発明は上記のような問題点を解消する
ためになされたもので、小型で、低コストで、且つ高い
信頼性を備えた電子式電力量計を提供することを目的と
する。

【０００５】

【課題を解決するための手段】この発明に係る電子式電
力量計は、パルス列信号を出力する第１の発振器と、上
記第１の発振器によって駆動され、交流電圧を、量子化
されたディジタルの電圧値データに変換する第１のＡ／
Ｄ変換回路と、上記第１の発振器によって駆動され、交
流電流を、量子化されたディジタルの電流値データに変
換する第２のＡ／Ｄ変換回路と、上記電圧値データと上
記電流値データを乗算する乗算回路と、上記乗算回路の
出力を逐次加算する第１の加算回路と、上記第１の加算
回路の加算出力を表示する電力量表示部と、上記乗算回
路の出力を上記交流電圧の周期に比例した期間逐次記憶
するシフトレジスタと、上記シフトレジスタ内に記憶さ
れている全てのデータを加算する第２の加算回路と、上
記第２の加算回路における加算出力を記憶する記憶回路
と、上記第１の発振器より十分に高い周波数の発振出力
を行う第２の発振器と、上記第２の発振器によって駆動
され、上記記憶回路に記憶された値を所定期間毎に反転
してロードすべき減算カウンタと、上記記憶回路に記憶
された値と所定の値とを比較する比較手段と、上記比較
手段の出力に応じて上記乗算回路の出力及び上記減算カ
ウンタの出力を制御する制御手段と、を備えたものであ
る。

【０００６】

【作用】第１の発振器によって駆動される第１のＡ／Ｄ
変換回路及び第２のＡ／Ｄ変換回路は、交流電圧及び交
流電流をそれぞれ量子化されたディジタルの電圧値デー
タ及び電流値データに変換し、乗算回路はこれらのデー
タを乗算して電力値データを求め、第１の加算回路はこ
の電力値データを逐次加算して積算電力量を求める。一
方、シフトレジスタは乗算回路から出力される電力値デ
ータを逐次記憶し、記憶された全てのデータを第２の加
算回路が加算し、その加算値を記憶回路が記憶する。減
算カウンタは記憶回路に記憶された値を所定期間毎に反
転してロードしつつ第２の発振器の発振周期に従って減
算を行い、カウント値が０になると出力を反転させる。
この出力が計器定数パルスとなる。比較手段及び制御手
段は、乗算回路の出力及び減算回路の出力を制御する。

【０００７】

【実施例】図１はこの発明の一実施例を示すブロック回
路図である。図において、電圧入力端子10及び電流入力
端子11にはそれぞれA/D変換器12及び13が接続されてい
る。A/D変換器12及び13の出力は乗算器14に入力され、
乗算器14の出力はアンドゲート29を通して加算器15に与
えられる。加算器15には電力量表示部16が接続されてい
る。A/D変換器12及び13には発振器17から変換開始タイ
ミング信号が与えられている。また、乗算器14の出力は
シフトレジスタ23にも与えられ、さらにシフトレジスタ
23の各段からの出力は加算器（累算器）24に与えられ
る。加算器24の出力はレジスタ19にストアされ、レジス
タ19の出力は発振器18によって駆動される減算カウンタ
20へプリセットされている。減算カウンタ20の出力はア
ンドゲート28を介して計器定数パルス端子へ出力され
る。また、レジスタ19の出力はアンドゲート27を介して
メモリ25へ入力される。アンドゲート27の他の入力端子
30には当該電子式電力量計がテストモードか通常の動作
モードかを決定すべき信号が与えられる。レジスタ19の
出力とメモリ25の出力とは比較器26へ入力され、比較器
26の出力はアンドゲート29の入力となると共にアンドゲ
ート28にも入力される。

【０００８】次に、上記実施例の動作について説明す
る。図２及び図３は図１に示す回路の各部におけるタイ
ミングチャート、図４はシフトレジスタ内のデータを示
す図である。図１において、端子30がＬレベル、すなわ
ち通常の動作モードのときの動作から説明する。需要家
に供給される交流電圧に相当する交流電圧ｖ（図１及び
図２）は電圧入力端子10に入力され、需要家で消費され
る交流電流に相当する交流電流ｉ（図１及び図２）は電
流入力端子11に入力されている。上記電圧ｖ及び電流ｉ
は発振器17より発生するクロックパルスのタイミング毎
にA/D変換器12及びA/D変換器13によってそれぞれディジ
タル量に変換される。この結果得られた２進値（２進符
号化された値）により量子化された交流電圧値データと
交流電流値データは乗算器14によって乗算され、図２に
示すような需要家で消費される電力に相当する電力ｗを
２進値により量子化した瞬時電力値データｗ_nが発振器1
7の発振出力毎に時々刻々得られる。この瞬時電力値デ
ータはアンドゲート29を通過して加算器15により逐次加
算され、その加算値が積算電力量Ｗ［ＷＨ］として電力
量表示部16に表示される。この関係は以下の式(1)によ
って表わされる（但し、アンドゲート29が開いていると
きに限る）。

【０００９】

【数１】

【００１０】一方、乗算器14において得られた２進値に
より量子化された瞬時電力値データは、シフトレジスタ
23へ入力され、図４に示すように(m+1)個（但し、mは正
の整数）の瞬時電力値データとしてストアされている。
発振器17によって駆動される時間（周期）をΔt、交流
電圧ｖの周期をＴとすると、以下の関係が成り立つ。 （ｍ＋１）・Δｔ ＝ ＫＴ 但し、Ｋは整数の定数である。(m+1)個の瞬時電力値デ
ータは加算器24によって加算され、この加算値はレジス
タ19にストアされる。従って、レジスタ19にストアされ
ている値は発振器17の発振出力毎に得られる平均電力
値：

【００１１】

【数２】

【００１２】がストアされていることになる。図３に示
すように、発振器18は発振器17の発振周期より十分に短
い（速い）発振周期で発振出力し、減算カウンタ20を駆
動する。また、図３に示すように、減算カウンタ20はカ
ウンタ値が０になるとプリセット信号を発生し、レジス
タ19内の２進値を反転したデータを減算カウンタ20内へ
ロードする。さらに、減算カウンタ20はカウンタ値が０
になると、計器定数パルス端子21へ出力している信号を
ＨからＬへ、またはＬからＨへ反転させる。但し、計器
定数パルス端子21からパルス信号が出力されるのは比較
器26からアンドゲート28に出力されているとき、すなわ
ちメモリ25内に設定された数値(ｗ_C)よりレジスタ19内
にストアされた平均電力値の方が大きいときに限る。発
振器18の周波数をｆとすると計器定数パルス端子21から
出力されるパルスの単位電力当たりの周波数Ｆ［パルス
／（Ｗ・秒）］は、以下の式（２）により求められる。 Ｆ＝ｆ／（Ｃ−ｗ_n） ・・・（２） （但し、Ｃは、Ｃ＞ｗ_n となる定数） なお、計器定数パルス端子21から出力されるパルスは、
従来の電子式電力量計と比べて高速に出力されるため、
精度判定時において、所定数のパルスを計数するのに要
する時間は短縮される。

【００１３】次に、図１における端子30がＨレベル、す
なわちテストモードのときの動作を説明する。電圧入力
端子10には所定の交流電圧を印加し、電流入力端子11に
は電流入力を０として、前述と同様の回路動作を行わし
める。このとき、レジスタ19の出力(ｗ_C)はアンドゲー
ト27を介してメモリ25内へセットされる。こうしてメモ
リ25にセットされた値(ｗ_C)は、装置全体の回路内のオ
フセット等による誤差分である。加算器15が動作し、計
器定数パルス端子21にパルス出力がなされるためには、
比較器26の出力がＨレベルであることが必要である。従
って、レジスタ19にストアされる値がメモリ25にセット
されたオフセット等による値(ｗ_C)を超えない場合には
加算器15は動作せず、計器定数パルス端子21からのパル
ス出力も行われない。これは、電子式電力量計が電流な
しで電圧のみを印加されている状態において、内部のオ
フセット等による誤計量の要因があっても動作（潜動）
しないことを意味する。

【００１４】

【発明の効果】以上の様に、この発明によれば、ディジ
タル回路を主体とした回路構成となるため大規模に集積
したＩＣによって構成でき、装置の小型化、低価格化及
び信頼性の向上が可能になるという効果がある。例え
ば、図１に示した全ての回路をＩＣによって構成するこ
ともできる。また、減算カウンタから出力される計器定
数パルスは従来の電子式電力量計に比べて高速であるた
め、短時間に多数のパルス数を計数することができ、高
精度な精度判定を短時間に行うことができるという効果
がある。さらに、時々刻々得られる平均電力値を所定の
値と比較する比較手段と、その比較結果に応じて出力制
御を行う制御手段とを設けることにより、回路内のオフ
セット等に基ずく潜動を防止することができるという効
果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック回路図

【図２】図１の各部における信号波形を示すタイミング
チャート

【図３】図１の各部における信号波形を示すタイミング
チャート

【図４】図１のシフトレジスタ23内のデータを示す図

【図５】従来の電子式電力量計を示すブロック回路図

【図６】図５の電圧入力端子１に入力される交流電圧波
形

【図７】図５の電流入力端子２に入力される交流電流波
形

【図８】図５の時分割乗算回路３の出力波形

【図９】図５のローパスフィルタ４の出力波形

【図１０】図５のＶ／Ｆ変換回路５の出力波形

【符号の説明】

12 Ａ／Ｄ変換器 13 Ａ／Ｄ変換器 14 乗算器 15 加算器 16 電力量表示部 17 発振器 18 発振器 19 レジスタ 20 減算カウンタ 23 シフトレジスタ 24 加算器 25 メモリ 26 比較器 27〜29 アンドゲート

Claims (1)

【特許請求の範囲】
1. 【請求項１】 パルス列信号を出力する第１の発振器
   と、 上記第１の発振器によって駆動され、交流電圧を、量子
   化されたディジタルの電圧値データに変換する第１のＡ
   ／Ｄ変換回路と、 上記第１の発振器によって駆動され、交流電流を、量子
   化されたディジタルの電流値データに変換する第２のＡ
   ／Ｄ変換回路と、 上記電圧値データと上記電流値データを乗算する乗算回
   路と、 上記乗算回路の出力を逐次加算する第１の加算回路と、 上記第１の加算回路の加算出力を表示する電力量表示部
   と、 上記乗算回路の出力を上記交流電圧の周期に比例した期
   間逐次記憶するシフトレジスタと、 上記シフトレジスタ内に記憶されている全てのデータを
   加算する第２の加算回路と、 上記第２の加算回路における加算出力を記憶する記憶回
   路と、 上記第１の発振器より十分に高い周波数の発振出力を行
   う第２の発振器と、 上記第２の発振器によって駆動され、上記記憶回路に記
   憶された値を所定期間毎に反転してロードすべき減算カ
   ウンタと、 上記記憶回路に記憶された値と所定の値とを比較する比
   較手段と、 上記比較手段の出力に応じて上記乗算回路の出力及び上
   記減算カウンタの出力を制御する制御手段と、 を備えた電子式電力量計。