JP2517376B2 - 時間計測装置 - Google Patents
時間計測装置Info
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- JP2517376B2 JP2517376B2 JP63323900A JP32390088A JP2517376B2 JP 2517376 B2 JP2517376 B2 JP 2517376B2 JP 63323900 A JP63323900 A JP 63323900A JP 32390088 A JP32390088 A JP 32390088A JP 2517376 B2 JP2517376 B2 JP 2517376B2
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Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、被測定信号間の時間差を計測する時間計測
装置の改良に関する。
装置の改良に関する。
〈従来の技術〉 従来から、時間測定を高分解能で行う方式として、端
数パルスを時間／電圧変換しAD変換器で読取る方式が提
案されている。
数パルスを時間／電圧変換しAD変換器で読取る方式が提
案されている。
第４図は本出願人の上記方式による時間計測装置の先
行技術（特願昭62-120914）を示す構成ブロック図であ
る。この装置は被測定信号SAとSBの間の時間差Ｔを測定
するものである。被測定信号SAとSBはそれぞれ遅延線1,
2で所定時間遅延され、遅延信号SAd,SBdがそれぞれ端数
パルス発生回路4,5に入力する。被測定信号SAとSBはま
たOR回路３に加えられ、OR出力SCが端数パルス発生回路
4,5に入力する。端数パルス発生回路4,5はSAdとSC間の
時間差およびSBdとSC間の時間差を測定し、それぞれ時
間幅がTX,TYの端数パルスSX,SYおよび計数用クロック
PX,PYを出力する。端数パルスSX,SYはそれぞれ時間／電
圧変換部7,8においてパルス幅が電圧に変換された後AD
変換器でディジタル信号TX,TYに変換され、カウンタ6,9
で計数される計数用クロックPX,PYの計数値NX,NYととも
に演算器（CPU）10に入力し、次式で時間差Ｔが演算さ
れる。
行技術（特願昭62-120914）を示す構成ブロック図であ
る。この装置は被測定信号SAとSBの間の時間差Ｔを測定
するものである。被測定信号SAとSBはそれぞれ遅延線1,
2で所定時間遅延され、遅延信号SAd,SBdがそれぞれ端数
パルス発生回路4,5に入力する。被測定信号SAとSBはま
たOR回路３に加えられ、OR出力SCが端数パルス発生回路
4,5に入力する。端数パルス発生回路4,5はSAdとSC間の
時間差およびSBdとSC間の時間差を測定し、それぞれ時
間幅がTX,TYの端数パルスSX,SYおよび計数用クロック
PX,PYを出力する。端数パルスSX,SYはそれぞれ時間／電
圧変換部7,8においてパルス幅が電圧に変換された後AD
変換器でディジタル信号TX,TYに変換され、カウンタ6,9
で計数される計数用クロックPX,PYの計数値NX,NYととも
に演算器（CPU）10に入力し、次式で時間差Ｔが演算さ
れる。
Ｔ＝(to・NY-TY)-(to・NX-TX) …（１） ただしtoは基準クロックの周期である。（１）式におい
てＴ＜０であれば被測定信号SAがSBより遅く到来したこ
とを示し、Ｔ＞０であればその逆であることを示してい
る。
てＴ＜０であれば被測定信号SAがSBより遅く到来したこ
とを示し、Ｔ＞０であればその逆であることを示してい
る。
上記の装置は信号SCをトリガ信号として使用している
ので、外部トリガ信号を特に必要としないという利点が
ある。
ので、外部トリガ信号を特に必要としないという利点が
ある。
〈発明が解決しようとする課題〉 しかしながら、上記装置には次のような問題点があ
る。すなわち、OR回路３の遅延を補償するために２つの
遅延数が必要であり、これが信号に悪影響を与えること
がある。また信号SCが基準となるため、SAとSBの時間差
を直接測定する場合にくらべ、誤差が大きくなる恐れが
ある。さらに計数用クロックが２種類あるため、計数用
カウンタが２つ必要である。
る。すなわち、OR回路３の遅延を補償するために２つの
遅延数が必要であり、これが信号に悪影響を与えること
がある。また信号SCが基準となるため、SAとSBの時間差
を直接測定する場合にくらべ、誤差が大きくなる恐れが
ある。さらに計数用クロックが２種類あるため、計数用
カウンタが２つ必要である。
本発明は上記のような問題を解決するためになされた
もので、外部トリガ信号を必要とせずに時間間隔測定が
可能で、特性の改善された時間計測装置を簡単な構成で
実現することを目的とする。
もので、外部トリガ信号を必要とせずに時間間隔測定が
可能で、特性の改善された時間計測装置を簡単な構成で
実現することを目的とする。
〈課題を解決するための手段〉 本発明は被測定信号間の時間差を計測する装置に係る
もので、その特徴とするところは被測定信号と基準クロ
ックとの位相差である端数時間に対応する時間幅の端数
パルスを発生する端数パルス発生手段と、被測定信号間
の時間差に対応する数の基準クロックを通過するゲート
手段と、被測定信号が生ずる順序を判別する符号発生手
段と、前記端数パルス発生手段の出力時間幅に対応する
電圧を発生する時間／電圧変換回路と、前記ゲート手段
から出力されるパルスを計数する計数手段と、前記時間
／電圧変換回路の出力に基づく信号と前記計数手段およ
び前記符号発生手段の出力から被測定信号間の時間差を
演算する演算手段とを備えた点にある。
もので、その特徴とするところは被測定信号と基準クロ
ックとの位相差である端数時間に対応する時間幅の端数
パルスを発生する端数パルス発生手段と、被測定信号間
の時間差に対応する数の基準クロックを通過するゲート
手段と、被測定信号が生ずる順序を判別する符号発生手
段と、前記端数パルス発生手段の出力時間幅に対応する
電圧を発生する時間／電圧変換回路と、前記ゲート手段
から出力されるパルスを計数する計数手段と、前記時間
／電圧変換回路の出力に基づく信号と前記計数手段およ
び前記符号発生手段の出力から被測定信号間の時間差を
演算する演算手段とを備えた点にある。
〈作用〉 演算手段において、符号発生手段の出力で計数手段の
出力計数値に符号をつけて時間／電圧変換部の出力との
間で加減算することにより、被測定信号間の時間差を得
ることができる。
出力計数値に符号をつけて時間／電圧変換部の出力との
間で加減算することにより、被測定信号間の時間差を得
ることができる。
〈実施例〉 以下、図面を用いて本発明を詳しく説明する。
第１図は本発明に係る時間計測装置の一実施例を示す
図である。11は被測定信号SA,SBおよび基準クロックPo
を入力して端数パルスSX,SY，計数パルスP1および符号
出力SGを発生する端数パルス発生回路、12,13は端数パ
ルス発生回路11からの端数パルスSX,SYを入力しそれぞ
れの時間幅に対応するデジタル信号を出力する時間／電
圧変換部、14は端数パルス発生回路11の計数パルスP1を
計数する計数手段を構成するパルスカウンタ、15は時間
／電圧変換部12,13の端数時間出力，パルスカウンタ14
の計数出力および端数パルス発生回路11の符号出力を入
力して時間差Ｔを演算する演算手段を構成する、CPU等
からなる演算器である。時間／電圧変換部12,13は端数
パルスの時間幅に対応した電圧を発生する時間／電圧変
換回路およびその電圧出力をデジタル信号に変換するAD
変換器とからなり、時間／電圧変換回路としては電流ス
イッチと積分器を組合せたもの等を用いることができ
る。
図である。11は被測定信号SA,SBおよび基準クロックPo
を入力して端数パルスSX,SY，計数パルスP1および符号
出力SGを発生する端数パルス発生回路、12,13は端数パ
ルス発生回路11からの端数パルスSX,SYを入力しそれぞ
れの時間幅に対応するデジタル信号を出力する時間／電
圧変換部、14は端数パルス発生回路11の計数パルスP1を
計数する計数手段を構成するパルスカウンタ、15は時間
／電圧変換部12,13の端数時間出力，パルスカウンタ14
の計数出力および端数パルス発生回路11の符号出力を入
力して時間差Ｔを演算する演算手段を構成する、CPU等
からなる演算器である。時間／電圧変換部12,13は端数
パルスの時間幅に対応した電圧を発生する時間／電圧変
換回路およびその電圧出力をデジタル信号に変換するAD
変換器とからなり、時間／電圧変換回路としては電流ス
イッチと積分器を組合せたもの等を用いることができ
る。
第２図は第１図の端数パルス発生回路の具体的な構成
を示す要部構成回路図である。21（22）は被測定信号SA
(SB)をＤ入力とするＤ型フリップフロップ回路（以下FF
回路と呼ぶ）、23（24,25）はこのFF回路21（22）のＱ
出力をＤ入力とするＤ型FF回路、26はFF回路21および22
の出力を入力するEXNOR（排他的NOR）回路、27はEXNOR
回路26出力と基準クロックPoを入力するNAND回路、28
（29）はFF回路23（24）のＱ出力および被測定信号SA(S
B)を入力するAND回路である。FF回路21〜24のクロック
入力端子には基準クロックPoが接続する。
を示す要部構成回路図である。21（22）は被測定信号SA
(SB)をＤ入力とするＤ型フリップフロップ回路（以下FF
回路と呼ぶ）、23（24,25）はこのFF回路21（22）のＱ
出力をＤ入力とするＤ型FF回路、26はFF回路21および22
の出力を入力するEXNOR（排他的NOR）回路、27はEXNOR
回路26出力と基準クロックPoを入力するNAND回路、28
（29）はFF回路23（24）のＱ出力および被測定信号SA(S
B)を入力するAND回路である。FF回路21〜24のクロック
入力端子には基準クロックPoが接続する。
FF回路21（22）,23（24）およびAND回路28（29）は端
数時間に対応する時間幅の端数パルスを発生する端数パ
ルス発生手段を構成し、FF回路21,22,EXNOR回路26およ
びNOR回路27は被測定信号間の時間差に対応する数の基
準クロックを通過するゲート手段を構成し、FF回路21,2
2および25は被測定信号が発生する順序を判別する符号
発生手段を構成する。
数時間に対応する時間幅の端数パルスを発生する端数パ
ルス発生手段を構成し、FF回路21,22,EXNOR回路26およ
びNOR回路27は被測定信号間の時間差に対応する数の基
準クロックを通過するゲート手段を構成し、FF回路21,2
2および25は被測定信号が発生する順序を判別する符号
発生手段を構成する。
上記のような構成の装置の動作を第３図のタイムチャ
ートを用いて次に説明する。ここでは被測定信号SBがSA
よりも早く立上がる場合を示している。端数パルス発生
回路11において、２つの立上がり信号SA(SB)は周期toの
基準クロックPoによって端数パルス出力SX(SY)と計数パ
ルス出力P1に分解される。FF回路21（22）は入力信号SA
(SB)の立上がり後、基準クロックの最初の立上がりで１
となり、FF回路23（24）の出力は基準クロックのさら
に次の立上がりで０となる。AND回路28（29）は入力信
号SA(SB)の立上がりで１となり、FF回路23（24）の出
力の立ち下がりで０となる端数パルスSX(SY)を出力す
る。FF21出力QXとFF22出力QYのEXNOR出力QCは、入力信
号SAの立上がり後基準クロックの最初の立上がりの時点
と入力信号SBの立上がり後基準クロックの最初の立上が
りの時点との間の区間で０となる。NOR回路27において
基準クロックPoとの間でNORをとることにより、上記区
間でのみ通過する基準クロックからなる計数パルスP1を
得ることができる。FF回路25は信号QXの立上がりで信号
QYの値を出力することにより入力信号SA,SBの立上がり
の順序を判別し、計数パルスP1の数Ｎの符号に対応した
符号出力SGを発生する。第３図では入力信号SBの発生
（立上がり）はSAの発生よりも先であるからＮ（ここで
は７）の符号は負であり、これに対応する信号SGの値は
１となる。逆に入力信号SAの発生がSBの発生よりも先の
場合にはＮの符号は正であり、信号SGの値は０となる。
入力信号SA,SBの時間差Ｔが −to＜Ｔ＜to …（３） の場合はFF回路25の出力は不定、したがって符号も不定
となるが、この場合Ｎ＝０であるから問題は生じない。
ートを用いて次に説明する。ここでは被測定信号SBがSA
よりも早く立上がる場合を示している。端数パルス発生
回路11において、２つの立上がり信号SA(SB)は周期toの
基準クロックPoによって端数パルス出力SX(SY)と計数パ
ルス出力P1に分解される。FF回路21（22）は入力信号SA
(SB)の立上がり後、基準クロックの最初の立上がりで１
となり、FF回路23（24）の出力は基準クロックのさら
に次の立上がりで０となる。AND回路28（29）は入力信
号SA(SB)の立上がりで１となり、FF回路23（24）の出
力の立ち下がりで０となる端数パルスSX(SY)を出力す
る。FF21出力QXとFF22出力QYのEXNOR出力QCは、入力信
号SAの立上がり後基準クロックの最初の立上がりの時点
と入力信号SBの立上がり後基準クロックの最初の立上が
りの時点との間の区間で０となる。NOR回路27において
基準クロックPoとの間でNORをとることにより、上記区
間でのみ通過する基準クロックからなる計数パルスP1を
得ることができる。FF回路25は信号QXの立上がりで信号
QYの値を出力することにより入力信号SA,SBの立上がり
の順序を判別し、計数パルスP1の数Ｎの符号に対応した
符号出力SGを発生する。第３図では入力信号SBの発生
（立上がり）はSAの発生よりも先であるからＮ（ここで
は７）の符号は負であり、これに対応する信号SGの値は
１となる。逆に入力信号SAの発生がSBの発生よりも先の
場合にはＮの符号は正であり、信号SGの値は０となる。
入力信号SA,SBの時間差Ｔが −to＜Ｔ＜to …（３） の場合はFF回路25の出力は不定、したがって符号も不定
となるが、この場合Ｎ＝０であるから問題は生じない。
端数パルス発生回路11から出力された端数パルスSX(S
Y)の時間幅TX(TY)は時間／電圧変換部12（13）の時間／
電圧変換回路において電圧に変換された後AD変換回路で
デジタル信号に変換され、演算器15に入力する。端数パ
ルス発生回路11から出力された計数パルスP1の数Ｎはパ
ルスカウンタ14で計数され、計数値Ｎが演算器15に入力
する。端数パルス発生回路11から出力された符号出力SG
は直接演算器15に入力する。演算器15はこれらの値から
次式によって時間差Ｔを演算する。
Y)の時間幅TX(TY)は時間／電圧変換部12（13）の時間／
電圧変換回路において電圧に変換された後AD変換回路で
デジタル信号に変換され、演算器15に入力する。端数パ
ルス発生回路11から出力された計数パルスP1の数Ｎはパ
ルスカウンタ14で計数され、計数値Ｎが演算器15に入力
する。端数パルス発生回路11から出力された符号出力SG
は直接演算器15に入力する。演算器15はこれらの値から
次式によって時間差Ｔを演算する。
Ｔ＝a・N・to+TX-TY …（４） 但しSG＝０のときａ＝１、Sg＝１のときａ＝−１とす
る。
る。
このような構成の時間計測装置によれば、正負の時間
間隔の測定が簡単な構成で実現できる。すなわち、遅延
線が不要で、パルスカウンタも１つで済む。
間隔の測定が簡単な構成で実現できる。すなわち、遅延
線が不要で、パルスカウンタも１つで済む。
また遅延線を使用しないので、精度が向上する。
また被測定信号の他にトリガ信号を必要としない。
なお上記の実施例において、演算器15はCPUを用いた
ものに限らず、専用の演算回路を用いることもできる。
ものに限らず、専用の演算回路を用いることもできる。
〈発明の効果〉 本発明によれば、外部トリガ信号を必要とせずに時間
間隔測定が可能で、特性の改善された時間計測装置を簡
単な構成で実現することができる。
間隔測定が可能で、特性の改善された時間計測装置を簡
単な構成で実現することができる。
第１図は本発明に係る時間計測装置の一実施例を示す構
成ブロック図、第２図は第１図装置の端数パルス発生回
路の詳細を示す構成回路図、第３図は第１図装置の動作
を示すタイムチャート、第４図は時間計測装置の先行技
術を示す構成ブロック図である。 12……時間／電圧変換部、14……計数手段、15……演算
手段、21〜25……フリップフロップ回路、26……EXNOR
回路、27……NOR回路、28,29……AND回路、SA,SB……被
測定信号、Po……基準クロック、TX,TY……パルス幅、S
X,SY……端数パルス。
成ブロック図、第２図は第１図装置の端数パルス発生回
路の詳細を示す構成回路図、第３図は第１図装置の動作
を示すタイムチャート、第４図は時間計測装置の先行技
術を示す構成ブロック図である。 12……時間／電圧変換部、14……計数手段、15……演算
手段、21〜25……フリップフロップ回路、26……EXNOR
回路、27……NOR回路、28,29……AND回路、SA,SB……被
測定信号、Po……基準クロック、TX,TY……パルス幅、S
X,SY……端数パルス。
Claims (1)
- 【請求項１】被測定信号間の時間差を計測する装置にお
いて、 被測定信号と基準クロックとの位相差である端数時間に
対応する時間幅の端数パルスを発生する端数パルス発生
手段と、被測定信号間の時間差に対応する数の基準クロ
ックを通過するゲート手段と、被測定信号が発生する順
序を判別する符号発生手段と、前記端数パルス発生手段
の出力パルス幅に対応する電圧を発生する時間／電圧変
換回路と、前記ゲート手段から出力されるパルスを計数
する計数手段と、前記時間／電圧変換回路の出力に基づ
く信号と前記計数手段および前記符号発生手段の出力か
ら被測定信号間の時間差を演算する演算手段とを備えた
ことを特徴とする時間計測装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63323900A JP2517376B2 (ja) | 1988-12-22 | 1988-12-22 | 時間計測装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63323900A JP2517376B2 (ja) | 1988-12-22 | 1988-12-22 | 時間計測装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02168192A JPH02168192A (ja) | 1990-06-28 |
| JP2517376B2 true JP2517376B2 (ja) | 1996-07-24 |
Family
ID=18159867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63323900A Expired - Lifetime JP2517376B2 (ja) | 1988-12-22 | 1988-12-22 | 時間計測装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2517376B2 (ja) |
-
1988
- 1988-12-22 JP JP63323900A patent/JP2517376B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02168192A (ja) | 1990-06-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080430 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090430 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090430 Year of fee payment: 13 |