KR100326877B1

KR100326877B1 - 전력연산장치

Info

Publication number: KR100326877B1
Application number: KR1019990007665A
Authority: KR
Inventors: 마루야마료지
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1998-03-10
Filing date: 1999-03-09
Publication date: 2002-03-04
Also published as: CN1161621C; US6473699B2; KR19990077704A; DE19910587C2; DE19910587A1; JP3290946B2; JPH11258282A; US20020013668A1; CN1230688A

Abstract

본 발명은 전력연산장치에 관한 것으로서, 피측정 대상의 전압에 비례한 전압의 제 1 변화량과 상기 피측정 대상의 전류에 비례한 전압의 제 2 변화량을 검출하는 수단과 상기 검출된 제 1 변화량과 상기 검출된 제 2 변화량에 기초하여 상기 피측정 대상의 전력을 산출하는 수단을 구비하는 것을 특징으로 한다.

Description

전력연산장치{POWER ARITHMETIC APPARATUS}

본 발명은 피측정계의 교류 전류, 전압으로부터 전력을 연산하는 전력연산장치에 관한 것이다.

도 1은 종래의 전력연산장치를 나타내는 블록도이다.

도 1에 있어서, 단자(T1, T2)는 피측정계의 전압, 전류에 정비례한 전압(V1) 및 전류(A1)를 입력하기 위한 것이다. 이들 전압(V1, A1)은 각각 A/D 변환기(1, 2)에서 디지털값으로 변환된다. 그리고, CPU(3)에서 상기 A/D 변환기(1, 2)로부터의 디지털값이 일정 간격마다 연산된다.

이 방식에 의한 전력연산장치는 P=V1·Al을 연산하여 일정시간 적산(積算)을 실시하면 전력계가, 또 무한시간 적분을 실시하면 전력량계가 된다.

그러나, 이와같이 구성된 전력연산장치를 이용한 경우, 이하와 같은 과제를 가지고 있다. 즉,

(1) 소프트웨어에 의해 전압(V1), 전류(A1)의 곱셈을 실시하고 있기 때문에 곱셈 명령 처리에 시간이 걸린다.

(2) 소프트웨어로 연산을 실시하고 있기 때문에 처리가 복잡하고 분주해서 다른 일을 소프트웨어로 실시하기 어렵다.

(3) A/D변환기를 사용하고 있기 때문에 변환에 시간이 걸려 샘플 빈도를 올리기 어렵다. 정밀도를 올리는데는 비트수를 올리면 되지만 고가가 된다.

본 발명은 상기 과제를 감안하여 이루어진 것으로서, 그 목적은 곱셈 명령 처리에 시간이 걸리지 않고 처리가 복잡하여 다른 일을 소프트웨어로 실시하기 어렵지 않고, 또 샘플 빈도를 올려도 고가가 되지 않는 전력연산장치를 제공하는데 있다.

도 1은 종래의 전력연산장치를 도시한 블록도,

도 2는 본 발명의 제 1 실시형태에 따른 전력연산장치를 도시한 도면,

도 3은 도 2에 도시한 전력연산장치의 동작에 대해서 설명하는 타이밍차트, 및

도 4는 본 발명의 제 2 실시형태에 따른 전력연산장치를 도시한 도면이다.

*도면의 주요 부분에 대한 부호의 설명

11, 12 : A/D변환기 13, 14, 31, 32 : 비교기

15, 16 : 적분기 17, 18 : 플립플롭

22 : 가감산기 23 : 게이트부

33, 34 : 단안정회로 37, 38 : OR 게이트

본 발명의 전력연산장치의 제 1 측면은 피측정계 전압, 전류에 정비례한 전압을 1비트의 코드로 변환하는 2개의 1비트 A/D변환수단,상기 2개의 1비트 A/D변환수단에서 출력되는 상기 1비트의 코드로 업다운 카운트를 제어하는 업다운카운터,상기 업다운카운터로부터의 출력을 교대로 선택하여 출력하는 데이터 선택수단,상기 데이터 선택수단의 1회 전(前)의 출력데이터 및 상기 데이터 선택수단의 출력데이터를 가감산하는 가감산수단, 및상기 2개의 1비트 A/D변환수단의 출력에 기초하여 상기 가감산수단의 가산처리와 감산처리를 전환하는 전환수단을 구비하는 것을 특징으로 한다.

본 발명의 전력연산장치의 제 2 측면은 제 1 측면에 있어서, 상기 업다운 카운터는 소정 타이밍으로 클리어되는 것을 특징으로 한다.

본 발명의 전력연산장치의 제 3 측면은 제 1 측면에 있어서, 상기 가감산수단은 소정 타이밍으로 클리어되는 것을 특징으로 한다

본 발명의 전력연산장치의 제 4 측면은 제 1 측면에 있어서, 상기 1비트 A/D 변환수단은 소정 타이밍으로 클리어되는 참조 전압을 출력하는 적분기를 갖는 것을 특징으로 한다.

본 발명의 전력연산장치의 제 5 측면은 제 2 측면에 있어서, 상기 소정 타이밍은 상기 피측정 대상의 전압에 비례한 전압의 제로크로스에 동기하는 것을 특징으로 한다.

본 발명의 전력연산장치의 제 6 측면은 제 2 측면에 있어서, 상기 소정 타이밍은 상기 피측정 대상의 전류에 비례한 전압의 제로크로스에 동기하는 것을 특징으로 한다.

본 발명의 전력연산장치의 제 7 측면은 제 3 측면에 있어서, 상기 소정 타이밍은 상기 피측정 대상의 전압에 비례한 전압의 제로크로스에 동기하는 것을 특징으로 한다.

본 발명의 전력연산장치의 제 8 측면은 제 4 측면에 있어서, 상기 소정 타이밍은 상기 피측정 대상의 전압에 비례한 전압의 제로크로스에 동기하는 것을 특징으로 한다.

본 발명의 전력연산장치의 제 9 측면은 제 4 측면에 있어서, 상기 소정 타이밍은 상기 피측정 대상의 전류에 비례한 전압의 제로크로스에 동기하는 것을 특징으로 한다.

본 발명의 전력연산장치의 제 10 측면은 제 5 측면 또는 제 6 측면에 있어서, 소정시간 제로크로스를 검출할 수 없는 경우에 상기 업다운 카운터를 클리어하는 수단을 추가로 구비하는 것을 특징으로 한다.

본 발명의 전력연산장치의 제 11 측면은 제 7 측면에 있어서, 소정 시간 제로크로스를 검출할 수 없는 경우에 상기 가감산수단을 클리어하는 수단을 추가로 구비하는 것을 특징으로 한다.

본 발명의 전력연산장치의 제 12 측면은 제 8 측면에 있어서, 소정 시간 제로크로스를 검출할 수 없는 경우에 상기 적분기를 클리어하는 수단을 추가로 구비하는 것을 특징으로 한다.

본 발명의 전력연산장치의 제 13 측면은 제 9 측면에 있어서,

소정 시간 제로크로스를 검출할 수 없는 경우에 상기 적분기를 클리어하는 수단을 추가로 구비하는 것을 특징으로 한다.

이하, 도면을 참조하여 본 발명의 실시형태를 설명한다.

도 2는 본 발명의 제 1 실시형태에 따른 전력연산장치를 도시한 도면이다.

도 2에 있어서, 단자(T1, T2)는 피측정계의 전압, 전류에 정비례한 전압(V1, A1)을 입력하기 위한 입력단자이다. 이들 입력단자(T1, T2)의 출력은 델타 변조기라고 불리우는 1비트 A/D변환기(11, 12)내의 비교기(13, 14)의 플러스 입력단에 공급된다. 상기 비교기(13, 14)의 마이너스 입력단에는 적분기(15, 16)의 출력이 공급된다. 또한, 비교기(13, 14)의 출력은 플립플롭(17, 18)의 D입력단자에 공급된다.

상기 A/D변환기(11, 12)에서는 상기한 전압(V1, A1)이 각각 1비트의 펄스 신호(f(n), g(n))로 부호화되어 출력된다. 그 타이밍은 A/D변환기(11)에서는 클럭(φ)에 의해, A/D변환기(12)에서는 클럭(φ)의 반전에 의해 결정된다.

클럭의 상승시에 적분기(15, 또는 16)의 출력 전압((F(n), 또는 G(n))과 입력 전압((V1), (A1))의 크기가 비교기(13, 14)에서 비교된다. 여기서, V1〉F(n) 또는 Al〉G(n)의 경우 A/D변환기(11, 또는 12)로부터는 하이레벨 “H”이 출력되고, 적분기(15, 또는 16)에서는 +Δv만큼 적분된다. 또, V1〈F(n) 또는 A1〈G(n)의 경우는 로우 레벨 “L”이 출력되고, 각 적분기는 -Δv만큼 적분이 실시된다.

A/D변환기(11, 12)의 출력은 업다운 카운터(19, 20)에 출력되어 카운트의 업다운이 제어된다. 여기서는 클럭(φ) 또는 클럭(φ)의 반전된 클럭수가 카운트된다. 업다운 카운터(19, 20)의 출력(F(n), G(n))은 입력 전압(V1, A1)이 A/D변환된 값이 된다.

데이터 셀렉터(21)는 가감산기(22)에 업다운 카운터(19, 20)의 어떤 값을 부여할지를 선택하기 위한 것이다. 이 데이터 셀렉터(21)에서는 클럭(φ)이 “H”레벨에서 업다운 카운터(19)측의 데이터가 선택되고, “L” 레벨에서 업다운 카운터(20)측의 데이터가 선택된다.

가감산기(22)에는 상기 데이터 셀렉터(21)의 출력과 래치(24)의 출력이 공급되고, 또 상기 A/D변환기(11, 12)의 출력 전압(f(n), g(n)) 및 클럭(φ)과 이 클럭(φ)의 반전을 입력하는 AND 게이트 및 OR 게이트로 구성되는 게이트부(23)의 출력이 공급된다.

이 가감산기(22)에서는 A, B의 2개의 입력의 디지털값, 즉 래치(24)의 출력값(W(n-1))과 업다운 카운터(19)의 출력값(F(n)) 또는 업다운카운터(20)의 출력값(G(n))이 차례로 가산 또는 감산된다. B입력에 대해서는 (+/-) 단자에 입력되는 신호로 가산, 감산이 결정된다.

상기 (+/-)의 단자에는 A/D변환기(11, 12)의 출력이 입력된다. 여기서, 클럭(φ)이 “H”레벨에서 A/D변환기(12)측의 출력이, 클럭 (φ)이 “L”레벨에서 A/D변환기(11)측의 출력이 선택된다. 그리고, 상기 (+/-) 단자가 “H”레벨이면 가산, “L”레벨이면 감산이 된다. 이 가감산기(22)의 출력은 순간마다의 V1×A1에 비례한 값(W(n))이 된다.

래치(24)에서는 가감산기(22)의 출력(W(n))의 한개전의 W(n-1)가 래치된다. 따라서, 그 출력은 W(n-1)이 된다.

이 래치(24)의 출력(W(n-1))은 가산기(25)로 공급되고, 여기서 상기 가산기(25) 자체의 1단계전까지의 총합(∫W(n))의 가산이 실시된다. 그 결과, 순간마다의 전압(V1, A1)의 곱셈값의 적산값(∫W(n))을 얻을 수 있다.

다음으로, 이와같이 구성된 전력 연산 장치의 동작에 대해서 도 3의 각 부분의 파형을 나타낸 타이밍차트를 참조하여 설명한다.

V1, A1은 피측정계의 전압, 전류에 정비례한 전압이며, A/D변환기(11, 12)의 출력은 각각 도 3에 나타낸 f(n), g(n)으로 나타내는 펄스열이 된다. f(n)은 클럭(φ)의 상승으로, g(n)은 클럭(φ)의 반전으로 동작하는 것으로 그 값은 +1 또는 -1밖에 없다.

F(n), G(n)은 A/D변환기(11, 12)의 출력을 적분한 것으로, F(n)에서는 클럭(φ)이, G(n)에서는 클럭(φ)의 반전이 카운트된다. 또한, F(n)은 전압(V1)을, G(n)은 전류(A1)을 A/D변환한 것과 같다.

그리고, 본 발명에서 목적으로 하는 것은 V1×A1을 구하는 것이다. 여기서, V1과 F(n), Al과 G(n)의 관계는 하기 수학식 1 및 수학식 2와 같은 관계가 된다.

(수학식 1)

V1≒F(n)

(수학식 2)

A1≒G(n)

따라서, F(n)×G(n)=W(n)이라고 정의된다.

A/D변환기(11)의 출력을 f(1), f(2), …f(n)으로 하면 그 때의 적분기(15)의 출력신호(F(n))은 하기 수학식 3이 된다.

(수학식 3)

F(n)=(f(1)+f(2)+…f(n))×Δv

또한, 업다운 카운터(19)의 출력신호는 F(n)을 디지털 코드화한 값이 된다.

또한, G(n)은 마찬가지로 하기 수학식 4가 된다.

(수학식 4)

G(n)=(g(1)+g(2)+…g(n))×Δv

그리고, 구하고 싶은 값 F(n)×G(n)=W(n)은 하기 수학식 5와 같이 되어 있다.

(수학식 5)

W(n)=F(n)×G(n)

=(f(1)+f(2)+…+f(n))

×(g(1)+g(2)+…+g(n))

클럭(φ)의 상승의 타이밍으로 F(n)이 확정되고, 클럭(φ)의 반전의 상승의 타이밍, 즉 클록(φ)의 하강의 타이밍으로 G(n)이 확정되기 때문에 W(n)을 2개로 나눠 생각할 수 있다.

전압측의 카운트(F(n))가 확정되는 타이밍을 “Wv(n)”, 전류측의 카운트(G(n))가 확정되는 타이밍을 “Wa(n)”으로 하면, 상기 수학식 5는 전압측의 카운트(F(n))가 확정되는 타이밍(Wv(n))으로 보면,

Wv(n)=F(n)×G(n)

=(f(1)+f(2)+…+f(n))

×(g(1)+g(2)+…+g(n))

=F(n)×(G(n-1)+g(n))

여기서, g(n)=±1이기 때문에,

Wv(n)=F(n)×G(n-1)±F(n)

=Wa(n-1)±F(n)

이 된다.

또한, 전류측의 카운트(G(n))가 확정되는 타이밍(Wa(n))으로 보면,

Wa(n)=F(n)×G(n)

=(f(1)+f(2)+…+f(n))

×(g(1)+g(2)+…+g(n))

=(F(n-1)+f(n))×G(n)

여기서, f(n)=±1이기 때문에,

Wa(n)=F(n)×G(n)±G(n)

=Wv(n)±G(n)이 된다.

따라서, 가감산기(22)에서 전압측 카운트(F(n))가 확정되는 타이밍에서는 래치(24)의 유지값에 전류측의 A/D변환기(12)의 출력으로 가감산이 결정되고, 전압측 업다운 카운터(19)의 출력 데이터(F(n))가 가감산되면, 가감산기(22)의 출력으로서 V1×A1의 순간마다의 값, 즉 W(n)을 얻을 수 있다.

또한, 가감산기(22)에서 전류측 카운트(G(n))가 확정되는 타이밍에서는 래치(24)의 유지값에 전압측의 A/D변환기(11)의 출력으로 가감산이 결정되고, 전류측 업다운 카운터(20)의 출력 데이터(G(n))가 가감산되면 가감산기(22)의 출력으로서 V1×A1의 순간마다의 값, 즉 W(n)을 얻을 수 있다.

또한, 실용상으로는 이 W(n)을 가산기(25)에서 적분하여 전력이나 전력량 데이터로서 사용한다.

다음으로, 본 발명의 제 2 실시형태에 대해서 설명한다.

A/D변환기인 델타 변조기는 변조기내의 적분기의 성능의 영향에 의해 상행과 하행에서 ΔV의 적분폭이 미묘하게 다른 것이 있다. 이때문에, 장시간 동작을 실시하면 업다운카운터의 “0”이 되는 점이 본래 “0”이 되는 포인트에서 어긋나는 것을 생각할 수 있다.

도 4는 이와같은 포인트로부터의 어긋남을 개선하기 위한 제 2 실시형태에 의한 전력연산장치의 구성을 도시한 블록도이다. 또한, 상기한 도 2의 제 1 실시형태와 동일한 부분에는 동일 참조번호를 붙여 그 설명을 생략하기로 한다.

단자(T1, T2)에는 비교기(31, 32)가 접속되어 있으며, 여기서 입력의 교류 전압(V1, A1)의 제로크로스가 검출된다. 단안정회로(33, 34)에서는 상기 비교기(31, 32)가 제로크로스될때마다 단안정 신호가 발생되어 업다운 카운터(19, 20) 및 가감산기(22)(본 실시형태에서는 V1의 제로크로스때만)가 클리어된다.

단안정회로(33, 34)의 출력은 타이밍회로(35, 36)에 공급된다. 이 타이밍회로(35, 36)의 출력은 A/D변환기(11, 12)내의 적분기(15, 16)로 공급되고, 또 OR 게이트(37, 38)를 통하여 업다운 카운터(19, 20)에 공급된다.

또한, 상기 타이밍회로(35, 36)에서는 상기 V1, A1에 장시간 제로크로스가 발생하지 않았을 때, 예를 들면 1초간 제로크로스가 발생하지 않은 경우에 단안정신호가 발생되고, A/D변환기(11, 12)내의 적분기(15, 16)와 업다운 카운터(19, 20)가 클리어되도록 되어 있다.

이와같이, 제 2 실시형태에 의하면, 일정시간마다 업다운 카운터(19, 20)와 A/D변환기(11, 12)내의 적분기(15, 16)가 동시에 클리어된다. 따라서, 상기한 “0”점이 어긋나 정확한 측정을 할 수 없어지는 점을 개선할 수 있다.

또한, 상기한 A/D변환기를 구성하는 델타 변조기는 델타시그마 변조기로 구성해도 좋다.

즉, 본 실시형태에 의하면 피측정계의 전압, 전류에 정비례한 전압을 1비트의 코드로 변환하는 2개의 1비트 A/D변환기와 상기 2개의 1비트 A/D변환기로부터 출력되는 상기 1비트의 코드에 업, 다운 카운트를 제어하는 2개의 업다운 카운터와, 그 1회 전의 출력 데이터와 상기 업다운 카운터의 출력 데이터를 가감산하는 가감산 회로와, 이 가감산 회로의 1회 전의 데이터를 샘플링하여 상기 가감산 회로에 출력하는 래치를 구비하고, 상기 가감산 회로는 상기 2개의 1비트 A/D변환기의 출력 데이터에 기초하여 가산 처리와 감산 처리를 전환하여 실시하는 것을 특징으로 한다.

이것에 의해 샘플링 스피드를 올려 아날로그 신호를 부호화할 때의 분해능(비트수)을 적게 할 수 있다. 또한, 장치를 간결하게 정리하여 저비용의 전력연산장치를 공급할 수 있다. 또한, CPU의 소프트웨어에 의한 처리를 최소한으로 하여 소프트웨어에 의한 처리를 용이하게 할 수 있다. 또한, 소프트웨어에 의하지 않고 전력연산장치, 전력계 또는 전력량계를 구성할 수 있다. 또한, LSI화에 적합한 회로 구성을 얻을 수 있다.

이상과 같이 본 발명에 의하면 아날로그부가 1비트 A/D변환기만으로 매우 적기 때문에 LSI화해도 소형이 되어 저비용화할 수 있다. 또한, 모든 하드웨어에 의해 전력계, 전력량계를 구성할 수 있다. 또한, 샘플링 스피드를 고속으로 올리기 때문에 고정밀도화를 도모할 수 있다.

Claims

피측정계 전압, 전류에 정비례한 전압을 1비트의 코드로 변환하는 2개의 1비트 A/D변환수단,

상기 2개의 1비트 A/D변환수단에서 출력되는 상기 1비트의 코드로 업다운 카운트를 제어하는 업다운카운터,

상기 업다운카운터로부터의 출력을 교대로 선택하여 출력하는 데이터 선택수단,

상기 데이터 선택수단의 1회 전(前)의 출력데이터 및 상기 데이터 선택수단의 출력데이터를 가감산하는 가감산수단, 및

상기 2개의 1비트 A/D변환수단의 출력에 기초하여 상기 가감산수단의 가산처리와 감산처리를 전환하는 전환수단을 구비하는 것을 특징으로 하는 전력연산수단.
삭제
삭제
제 1 항에 있어서,

상기 업다운 카운터는 소정 타이밍으로 클리어되는 것을 특징으로 하는 전력연산장치.
삭제
제 1 항에 있어서,

상기 가감산수단은 소정 타이밍으로 클리어되는 것을 특징으로 하는 전력연산장치.
제 1 항에 있어서,

상기 1비트 A/D 변환수단은 소정 타이밍으로 클리어되는 참조 전압을 출력하는 적분기를 갖는 것을 특징으로 하는 전력연산장치.
삭제
제 4 항에 있어서,

상기 소정 타이밍은 상기 피측정 대상의 전압에 비례한 전압의 제로크로스에 동기하는 것을 특징으로 하는 전력연산장치.
제 4 항에 있어서,

상기 소정 타이밍은 상기 피측정 대상의 전류에 비례한 전압의 제로크로스에 동기하는 것을 특징으로 하는 전력연산장치.
제 6 항에 있어서,

상기 소정 타이밍은 상기 피측정 대상의 전압에 비례한 전압의 제로크로스에 동기하는 것을 특징으로 하는 전력연산장치.
제 7 항에 있어서,

상기 소정 타이밍은 상기 피측정 대상의 전압에 비례한 전압의 제로크로스에 동기하는 것을 특징으로 하는 전력연산장치.
제 7 항에 있어서,

상기 소정 타이밍은 상기 피측정 대상의 전류에 비례한 전압의 제로크로스에 동기하는 것을 특징으로 하는 전력연산장치.
제 9 항 또는 제 10 항에 있어서,

소정시간 제로크로스를 검출할 수 없는 경우에 상기 업다운 카운터를 클리어하는 수단을 추가로 구비하는 것을 특징으로 하는 전력연산장치.
삭제
제 11 항에 있어서,

소정 시간 제로크로스를 검출할 수 없는 경우에 상기 가감산수단을 클리어하는 수단을 추가로 구비하는 것을 특징으로 하는 전력연산장치.
제 12 항에 있어서,

소정 시간 제로크로스를 검출할 수 없는 경우에 상기 적분기를 클리어하는 수단을 추가로 구비하는 것을 특징으로 하는 전력연산장치.
제 13 항에 있어서,

소정 시간 제로크로스를 검출할 수 없는 경우에 상기 적분기를 클리어하는 수단을 추가로 구비하는 것을 특징으로 하는 전력연산장치.