KR930000975B1 - 디지탈 신호의 위상차 검출회로 - Google Patents

Abstract

내용 없음.

Description

디지탈 신호의 위상차 검출회로

제1도는 종래의 위상차 검출회로.

제2도는 본 발명에 따른 디지탈 신호의 위상차 검출회로도.

제3도는 제2도의 동작 타이밍도이다.

* 도면의 주요부분에 대한 부호의 설명

1 : 기준 클럭 발생기 2 : 제 1 곱셈기

3 : 인버터 4 : 제 2 곱셈기

5 : 제 1 위상 카운터 6 : 제 2 위상 카운터

7 : 위상차 출력부

본 발명은 디지탈 신호 처리(Digital Signal Processing)를 위한 위상차 검출회로에 관한 것으로서, 특히 디지탈 시스템의 내부의 기준클럭과 외부로부터 전송된 클럭간의 위상차를 검출하는 회로에 관한 것이다.

통상적으로 디지탈 데이터를 전송하는 데이터 통신 시스템(Data communica tion system)은 DTE(Data Terminal Equipment)와, 상기 DTE와 데이터 전송로의 사이에 접속된 DCE(Data Circuit Terminating Equipment)를 가지고 있다. 상기와 같은 DTE와 DCE는 디지탈 데이터를 상호간에 송수신하여 전송로를 통해 접속된 상대편의 DCE로 데이터를 전송하도록 되어 있다. 이때 상기의 DTE와 DCE간은 이미 공지된 바와 같이 RS-232C인터페이스(Interface)로 접속되어 있으며, 상기 접속된 RS-232C인터페이스를 통해 미리 결정된 송신 클럭(Tx-clock)의 전송속도로 데이터를 상호간에 송수신한다.

따라서 DTE의 송신 클럭과 DCE의 송신 클럭의 위상이 서로 다를 경우에는 데이터 전송의 에러가 발생된다. 그러므로, 상기와 같이 두신호의 송신 클럭의 위상이 다른 경우에는 상기 두 클럭의 위상차를 검출하여 이를 동기 처리하여야 한다. 상기와 같이 DTE와 DCE간의 송신 클럭이 다른 경우 이를 검출하기 위한 종래의 회로는 원칩 (One chip)의 DSP(Digital Signal Processer)을 사용하거나, 아나로그와 다수의 로직회로들을 사용하여 구성하였다.

제1도는 아날로그회로와 적어도 하나 이상의 로직회로를 이용하여 구성된 종래의 위상차 검출회로도로서, 인에이블 신호의 입력에 의해 기준 클럭을 발생하는 기준 클럭 발생기(10)와, 상기 기준 클럭발생기(10)로부터, 출력되는 기준 클럭을 적분하여 직류레벨의 신호로 출력하는 적분기(12)와, 입력되는 피측정 클럭(Target clock)을 적분하여 이에 대응한 직류 레벨의 신호로 출력하는 적분기(14)와, 상기 적분기(12)의 출력으로부터 상기 적분기(14)의 출력을 감산하여 출력하는 감산기(16)와, 상기 감산기(1 6)로부터 출력되는 아나로그의 전압을 디지탈 신호로 변환하여 출력하는 A/D변환기 (18)로 구성되어 있다.

우선 제1도를 참조하여 종래 회로의 동작을 설명한다.

지금, 상기 기준 클럭 발생기(10)에 인에이블 신호가 입력되면, 상기 기준 클럭발생기(10)는 소정 주기의 기준 클럭을 발진하여 적분기(12)로 출력한다. 상기 적분기 (12)는 상기 기준 클럭 발생기(10)로부터 출력되는 기준 클럭을 적분하여 이에 대응한 직류 전압을 감산기(16)로 출력한다. 이때 외부로부터 입력되어지는 피측정 클럭( Tar get clock)이 적분기(14)로 입력되면, 상기 적분기(14)는 입력된 피측정 클럭(Target clock)을 적분하여 이에 대응한 직류 신호를 출력한다.

상기 적분기(12)와 적분기(14)의 출력을 두 입력단자로 각각 입력하는 감산기 (16)는 상기 적분기(12)의 출력으로부터 상기 적분기(14)의 출력을 감산하여 그 차신호를 출력한다. 이때 상기 감산된 차신호는 기준클럭과 피측정 클럭의 위상차에 대응한 전압이 된다. 상기 감신기(16)로부터 출력된 전압은 A/D변환기(18)로 입력되어 디지탈 신호로 변환되어 디지탈 신호로 출력된다. 따라서 상기 A/D변환기(18)의 출력 단자로부터 상기 기준 클럭과 피측정 클럭의 위상차에 대응한 위상차 데이터가 출력된다.

상기 제1도와 같은 회로는 클럭을 적분하여된 아나로그 신호를 감산하여 그 차를 위상차로 검출함으로써 적분기에 따라 위상차 검출효율이 크게 좌우된다. 또한 감산된 아나로그 신호를 디지탈 변환하여 위상 데이터를 출력함으로써 A/D변환기에 따라서 위상 검출의 정확도가 결정되어 짐으로써 시스템의 가격이 상승되는 문제를 초래하여 왔다. 왜냐하면, A/D변환기의 디지탈 변환 성능은 가격에 따라 비례하기 때문에 정확한 위상 검출을 위해서는 고가격의 A/D변환기를 사용하여야 하기 때문이다.

그러나, 상기 제1도와 같은 회로는 LSI화시켜 하나의 칩에 내장시킬 수가 없어 콤팩트한 시스템에서 적용할 수 없는 문제를 초래하였다(즉, LSI 논리회로 내부에는 아날로그 방법을 적용할 수 없는 때문이다).

따라서 본 발명의 목적은 디스크리트한 위상차 검출회로를 제공함에 있다.

본 발명의 다른 목적은 기준 클럭과 피측정 클럭의 위상을 간단한 로직회로로서 피측정할 수 있는 회로를 제공함에 있다.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.

제2도는 본 발명의 회로구성도로서, 클럭발생 제어신호(B)에 응답하여 제1기준 클럭(C)과 제2기준 클럭(D)을 발진하여 출력하는 기준 클럭 발생기(1)와, 상기 기준 클럭 발생기(1)로부터 출력되는 제1기준 클럭(C)을 인버팅하여 출력하는 인버터(3)와, 상기 기준 클럭 발생기(1)로부터 출력되는 제1기준 클럭(C)과 제2기준 클럭(D)을 논리곱하여 제1위상 카운트 클럭(E)을 출력하는제2곱셈기(4)와, 상기 인버터(3)의 출력과 상기 기준 클럭 발생기(1)로부터 출력되는 제2기준 클럭(D)을 논리 곱하여 제2위상 카운트 클럭(F)을 출력하는 제1곱셈기(2)와, 상기 제1위상 카운트 클럭(E)을 피측정신호(A)의 제1논리회로의 입력기간 동안 카운트하여 양(+)의 위상 카운트 데이터를 출력하는 제1위상 카운터(5)와, 상기 제2위상 카운트 클럭(F)을 피측정신호(A)의 제2논리신호의 입력기간 동안 카운트하여 음(-)의 위상 카운트 데이터를 출력하는 제2위상 카운터(6)와, 상기 제1위상 카운터(5)의 출력과 상기 제2위상 카운터(6)의 출력을 CPU로 인터페이싱하는 위상차 출력부(7)로 구성된다.

이때 상기 구성의 설명중 제2기준 클럭(D)은 상기 제1기준 클럭(C)의 주파수 보다 약 100배의 주파수로서 D=1/100×C이다. 그리고, 상기 피측정클럭(A)는 외부로부터 전송되어온 클럭이며, 기준 클럭(C)은 시스템의 내부에서 사용되는 클럭으로서 이는 상기 피측정 클럭(A)과 동일한 보오 레이트(Baud rate)를 갖는 클럭이다.

제3도는 제2도의 각 부분의 동작 타이밍도이다.

이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명한다.

지금, 제3도에 도시된 바와 같은 피측정 클럭(A)이 입력되는 상태에서 제3도에 도시된 바와 같은 클럭발생 제어신호(B)가 입력되면, 기준 클럭 발생기(1)는 상기 클럭 발생 제어신호(B)의 논리 ″하이″에 응답하여 제1, 제2기준 클럭(C)와 (D)을 제3도와 같이 발진하여 출력한다. 이때 제1기준 클럭(C)과 제 2 기준 클럭(D)은 전술한 바와 같이 D=1/100×C의 관계를 가지며, 상기 제1기준 클럭(C)은 피측정 클럭(A)과 동일한 보오레이트(Baud rate)를 갖는 신호이다. 여기서 상기 제2기준 클럭(D)는 상기 피측정 클럭(A)과 상기 제1기준 클럭(C)과의 위상차를 100% 카운팅하기 위한 클럭으로 사용된다.

상기 기준 클럭 발생기(1)로부터 발진출력되는 제1기준 클럭(C)은 인버터(3)에 의해 제3도(/C)와 같이 반전되어 출력된다. 따라서 제2곱셈기(4)는 상기 기준클럭발생기(1)로부터 출력되는 제1기준 클럭(C)과 제2기준 클럭(D)을 논리곱하여 제3도와 같이된 제1위상 카운트 클럭(E)을 제1위상 카운터(5)로 출력하며, 제1곱셈기(2)는 상기 인버터(3)로부터 출력되는 반전된 제1기준 클럭(/C)과 상기 기준 클럭 발생기(1)로부터 출력되는 제2기준 클럭(D)을 논리곱하여 제 2 위상 카운트 클럭(F)을 제2위상 카운터(6)로 출력한다. 이때 상기 제1위상 카운트 클럭(E)은 상기 피측정 클럭(A)과 기준 클럭(C)과의 위상차중 양(+)의 위상차를 +1%~+50%까지 카운팅하는데 사용하며, 제2위상 카운트 클럭(F)은 상기 피측정 클럭(A)과 기준 클럭(C)과의 위상차중 음(-)의 위상차를 -50%~-1%까지 카운팅하는데 사용된다.

상기와 같은 상태에서 제3도와 같이 입력되는 피측정 클럭(A)과 제1위상 카운트 신호(E)을 입력하는 제1위상 카운터(5)는 상기 피측정 클럭(A)의 논리가 ″로우″일때 동작되어 입력되는 제1위상 카운트 클럭(E)을 카운팅 출력한다. 이때 상기 제1위상 카운트 클럭(E)은 제1기준 클럭(C)에 동기되어 있으며, 상기 제1기준 클럭(C)보다 100배의 주파수임으로서 제3도와 같이 양(+)의 위상차를 +1~+50%까지의 상태로 카운팅한 양의 위상차 데이터(G)를 제3도와 같이 출력하게 된다. 『제3도에서, 피측정 클럭(A)는 기준 클럭(C)으로부터 +1%~+50%까지의 양(+)의 위상차를 갖는 경우에 예이며, 실질적으로는 제2기준클럭(D)의 3주기인 3%의 양의 위상 오차를 가지는 경우의 예를 도시한 것이다.』

한편, 제1위상 카운터(5)는 상기 측정 클럭(A)의 논리가 ″하이″일때 동작되어 입력되는 제2위상 카운트 클럭(F)을 카운팅 출력한다. 이때 상기 제2위상 카운트 클럭(F) 역시 상기 제1기준 클럭(C)에 동기되어 있으며, 상기 제1기준 클럭(C)보다 100배의 주파수임으로서 제3도와 같이 양(-)의 위상차를 -1%~-50%까지의 상태를 카운트한 음의 위상차 데이터(H)를 제3도와 같이 출력하게 된다.

따라서 상기 제1, 제2위상 카운터(5)(6)는 상기 기준 클럭(C)을 기준으로 양의 위상차와 음의 위상차를 각각 카운팅하여 이에 대응한 양의 위상차 데이터와 음의 위상차 데이터를 각각 위상차 출력부(7)로 출력하게 된다. 상기 위상차 출력부(7)는 상기 제1, 제2위상 카운터(5)(6)으로부터 제3도와 같이 출력된 양, 음의 위상차 데이터를 제3도(I)와 같이하여 CPU(도시하지 않았음)로 출력한다.

상술한 바와 같이 본 발명은, 간단한 로직회로들만을 이용하여 시스템 내부에서 사용되는 기준 클럭과 외부로부터 전송되어온 피측정 클럭의 위상차를 검출하여 출력함으로써 저가격으로써 보다 정확한 클럭 위상차 검출회로를 구현할 수 있다.

Claims (1)

1. 외부로부터 전송되는 클럭과 시스템의 내부에서 사용되는 클럭의 위상차를 검출하는 디지탈 신호의 위상차 검출회로에 있어서, 클럭 발생 제어신호(B)에 응답하여 제1기준 클럭(C)과 제2기준 클럭(D)(D=1/100×C)을 발진하여 출력하는 기준클럭발생기(1)와, 상기 기준클럭발생기(1)로부터 출력되는 제1기준 클럭(C)을 인버팅하여 출력하는 인버터(3)와, 상기 기준클럭발생기(1)로부터 출력되는 제1기준 클럭(C)과 제2기준 클럭(D)을 논리곱하여 제1위상 카운트 클럭(E)을 출력하는 제2곱셈기(4)와, 상기 인버터(3)의 출력과 상기 기준 클럭 발생기(1)로부터 출력되는 제2기준 클럭(D)을 논리곱하여 제2위상 카운트 클럭(F)을 출력하는 제1곱셈기(2)와, 상기 피측정 신호(A)의 제1논리신호의 입력기간을 상기 제1위상 카운트클럭(E)으로 카운트하여 양(+)의 위상차 데이터를 출력하는 제1위상 카운터(5)와 상기 피측정 신호(A)의 제2논리신호의 입력기간을 상기 제2위상 카운트 클럭(F)으로 카운트하여 음(-)의 위상차데이터를 출력하는 제2위상 카운터(6)와, 상기 제1위상 카운터(5)의 출력과 상기 제2위상 카운터(6)의 출력을 하나의 출력단자로 출력하는 위상차 출력부(7)로 구성함을 특징으로 하는 디지탈 신호의 위상차 검출회로.

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