JPH11258282A - 電力演算装置 - Google Patents
電力演算装置Info
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- JPH11258282A JPH11258282A JP10058075A JP5807598A JPH11258282A JP H11258282 A JPH11258282 A JP H11258282A JP 10058075 A JP10058075 A JP 10058075A JP 5807598 A JP5807598 A JP 5807598A JP H11258282 A JPH11258282 A JP H11258282A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R21/00—Arrangements for measuring electric power or power factor
- G01R21/06—Arrangements for measuring electric power or power factor by measuring current and voltage
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R21/00—Arrangements for measuring electric power or power factor
- G01R21/133—Arrangements for measuring electric power or power factor by using digital technique
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- Power Engineering (AREA)
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- General Physics & Mathematics (AREA)
- Analogue/Digital Conversion (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】
【課題】乗算命令処理に時間がかからずに、簡単な構成
で、サンプル頻度を上げても高価になることのない電力
演算装置を提供すること。 【解決手段】被測定系の電圧、電流に正比例した電圧が
２つのＡ／Ｄ変換器１１及び１２によって１ビットのコ
ードに変換される。そして、上記Ａ／Ｄ変換器１１及び
１２から出力される上記１ビットのコードによって、２
つのアップダウンカウンタ１９及び２０のアップ、ダウ
ンカウントが制御される。上記アップダウンカウンタ１
９、２０の出力データとラッチ２４にサンプルされた１
回前の出力データとが、加減算器２２に於いて、上記２
つのＡ／Ｄ変換器１１、１２の出力データに基いて、加
算処理と減算処理が切り換えられて行われる。
で、サンプル頻度を上げても高価になることのない電力
演算装置を提供すること。 【解決手段】被測定系の電圧、電流に正比例した電圧が
２つのＡ／Ｄ変換器１１及び１２によって１ビットのコ
ードに変換される。そして、上記Ａ／Ｄ変換器１１及び
１２から出力される上記１ビットのコードによって、２
つのアップダウンカウンタ１９及び２０のアップ、ダウ
ンカウントが制御される。上記アップダウンカウンタ１
９、２０の出力データとラッチ２４にサンプルされた１
回前の出力データとが、加減算器２２に於いて、上記２
つのＡ／Ｄ変換器１１、１２の出力データに基いて、加
算処理と減算処理が切り換えられて行われる。
Description
【０００１】
【発明の属する技術分野】この発明は被測定系の交流電
流、電圧から電力を演算する電力演算装置に関するもの
である。
流、電圧から電力を演算する電力演算装置に関するもの
である。
【０００２】
【従来の技術】図４は、従来の電力演算装置の構成を示
したブロック図である。図４に於いて、端子Ｔ１及びＴ
２は、被測定系の電圧、電流に正比例した電圧Ｖ１及び
Ａ１を入力するためのものである。これらの電圧Ｖ１及
びＡ１は、それぞれＡ／Ｄ変換器１及び２にて、デジタ
ル値に変換される。そして、ＣＰＵ３に於いて、上記Ａ
／Ｄ変換器１及び２からのデジタル値が一定間隔毎に演
算される。
したブロック図である。図４に於いて、端子Ｔ１及びＴ
２は、被測定系の電圧、電流に正比例した電圧Ｖ１及び
Ａ１を入力するためのものである。これらの電圧Ｖ１及
びＡ１は、それぞれＡ／Ｄ変換器１及び２にて、デジタ
ル値に変換される。そして、ＣＰＵ３に於いて、上記Ａ
／Ｄ変換器１及び２からのデジタル値が一定間隔毎に演
算される。
【０００３】この方式による電力演算装置は、 Ｐ＝Ｖ１・Ａ１ を演算して一定時間積算を行えば電力計に、また、無限
時間積分を行えば電力量計となる。
時間積分を行えば電力量計となる。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うに構成された電力演算装置を用いた場合、以下のよう
な課題を有していた。すなわち、 （１）ソフトウエアにてＶ１、Ａ１の乗算を行っている
ので、乗算命令処理に時間がかかる。 （２）ソフトウエアにて演算を行っているので処理が複
雑で、忙しく、他の仕事をソフトウエアで行いにくい。 （３）Ａ／Ｄ変換器を使用しているので、変換に時間が
かかりサンプル頻度を上げにくい。精度を上げるには、
ビット数を上げればよいが、高価なものになる。
うに構成された電力演算装置を用いた場合、以下のよう
な課題を有していた。すなわち、 （１）ソフトウエアにてＶ１、Ａ１の乗算を行っている
ので、乗算命令処理に時間がかかる。 （２）ソフトウエアにて演算を行っているので処理が複
雑で、忙しく、他の仕事をソフトウエアで行いにくい。 （３）Ａ／Ｄ変換器を使用しているので、変換に時間が
かかりサンプル頻度を上げにくい。精度を上げるには、
ビット数を上げればよいが、高価なものになる。
【０００５】この発明は上記課題に鑑みてなされたもの
であり、その目的は、乗算命令処理に時間がかかること
なく、処理が複雑で他の仕事をソフトウエアで行いにく
いことがなく、且つ、サンプル頻度を上げても高価にな
ることのない電力演算装置を提供することである。
であり、その目的は、乗算命令処理に時間がかかること
なく、処理が複雑で他の仕事をソフトウエアで行いにく
いことがなく、且つ、サンプル頻度を上げても高価にな
ることのない電力演算装置を提供することである。
【０００６】
【課題を解決するための手段】すなわちこの発明は、被
測定系の電圧、電流に正比例した電圧を１ビットのコー
ドに変換する２つの１ビットＡ／Ｄ変換手段と、上記２
つの１ビットＡ／Ｄ変換手段から出力される上記１ビッ
トのコードにアップ、ダウンカウントを制御される２つ
のアップダウンカウンタと、その１回前の出力データと
上記アップダウンカウンタの出力データを加減算する加
減算手段と、この加減算手段の１回前のデータをサンプ
ルして該加減算手段に出力するラッチとを具備し、上記
加減算手段は、上記２つの１ビットＡ／Ｄ変換手段の出
力データに基いて、加算処理と減算処理を切り換えて行
うことを特徴とする。
測定系の電圧、電流に正比例した電圧を１ビットのコー
ドに変換する２つの１ビットＡ／Ｄ変換手段と、上記２
つの１ビットＡ／Ｄ変換手段から出力される上記１ビッ
トのコードにアップ、ダウンカウントを制御される２つ
のアップダウンカウンタと、その１回前の出力データと
上記アップダウンカウンタの出力データを加減算する加
減算手段と、この加減算手段の１回前のデータをサンプ
ルして該加減算手段に出力するラッチとを具備し、上記
加減算手段は、上記２つの１ビットＡ／Ｄ変換手段の出
力データに基いて、加算処理と減算処理を切り換えて行
うことを特徴とする。
【０００７】この発明の電力演算装置にあっては、被測
定系の電圧、電流に正比例した電圧が２つの１ビットＡ
／Ｄ変換手段によって１ビットのコードに変換される。
そして、上記２つの１ビットＡ／Ｄ変換手段から出力さ
れる上記１ビットのコードによって、２つのアップダウ
ンカウンタのアップ、ダウンカウントが制御される。上
記アップダウンカウンタの出力データとラッチにサンプ
ルされた１回前の出力データとが、加減算手段に於い
て、上記２つの１ビットＡ／Ｄ変換手段の出力データに
基いて、加算処理と減算処理が切り換えられて行われ
る。
定系の電圧、電流に正比例した電圧が２つの１ビットＡ
／Ｄ変換手段によって１ビットのコードに変換される。
そして、上記２つの１ビットＡ／Ｄ変換手段から出力さ
れる上記１ビットのコードによって、２つのアップダウ
ンカウンタのアップ、ダウンカウントが制御される。上
記アップダウンカウンタの出力データとラッチにサンプ
ルされた１回前の出力データとが、加減算手段に於い
て、上記２つの１ビットＡ／Ｄ変換手段の出力データに
基いて、加算処理と減算処理が切り換えられて行われ
る。
【０００８】これにより、サンプリングスピードを上げ
てアナログ信号を符号化する際の分解能（ビット数）を
少なくすることができる。また、装置をコンパクトにま
とめてローコストの電力演算装置を供給することができ
る。更に、ＣＰＵのソフトウエアによる処理を最小限に
してソフトウエアによる処理を簡易にすることができ
る。または、ソフトウエアによらずに電力演算装置、電
力計または電力量計を構成できる。更に、ＬＳＩ化に適
した回路構成を得ることができる。
てアナログ信号を符号化する際の分解能（ビット数）を
少なくすることができる。また、装置をコンパクトにま
とめてローコストの電力演算装置を供給することができ
る。更に、ＣＰＵのソフトウエアによる処理を最小限に
してソフトウエアによる処理を簡易にすることができ
る。または、ソフトウエアによらずに電力演算装置、電
力計または電力量計を構成できる。更に、ＬＳＩ化に適
した回路構成を得ることができる。
【０００９】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。図１は、この発明の第１の実施
の形態に係る電力演算装置の構成を示した図である。
実施の形態を説明する。図１は、この発明の第１の実施
の形態に係る電力演算装置の構成を示した図である。
【００１０】図１に於いて、端子Ｔ１及びＴ２は、被測
定系の電圧、電流に正比例した電圧Ｖ１及びＡ１を入力
するための入力端子である。これら入力端子Ｔ１及びＴ
２の出力は、デルタ変調器と称される１ビットＡ／Ｄ変
換器１１及び１２内のコンパレータ１３及び１４のプラ
ス入力端に供給される。上記コンパレータ１３及び１４
のマイナス入力端には、積分器１５及び１６の出力が供
給される。また、コンパレータ１３及び１４の出力は、
フリップフロップ１７及び１８のＤ入力端子に供給され
る。
定系の電圧、電流に正比例した電圧Ｖ１及びＡ１を入力
するための入力端子である。これら入力端子Ｔ１及びＴ
２の出力は、デルタ変調器と称される１ビットＡ／Ｄ変
換器１１及び１２内のコンパレータ１３及び１４のプラ
ス入力端に供給される。上記コンパレータ１３及び１４
のマイナス入力端には、積分器１５及び１６の出力が供
給される。また、コンパレータ１３及び１４の出力は、
フリップフロップ１７及び１８のＤ入力端子に供給され
る。
【００１１】上記Ａ／Ｄ変換器１１及び１２では、上述
した電圧Ｖ１、Ａ１が、それぞれ１ビットのパルス信号
ｆ（ｎ）、ｇ（ｎ）に符号化されて出力される。そのタ
イミングは、Ａ／Ｄ変換器１１ではクロックφにより、
Ａ／Ｄ変換器１２ではクロックφの反転により決定され
る。
した電圧Ｖ１、Ａ１が、それぞれ１ビットのパルス信号
ｆ（ｎ）、ｇ（ｎ）に符号化されて出力される。そのタ
イミングは、Ａ／Ｄ変換器１１ではクロックφにより、
Ａ／Ｄ変換器１２ではクロックφの反転により決定され
る。
【００１２】クロックの立ち上がり時に、積分器１５ま
たは１６の出力電圧Ｆｖ（ｎ）またはＧａ（ｎ）と、入
力電圧Ｖ１またはＡ１の大きさがコンパレータ１３また
は１４で比較される。ここで、Ｖ１＞Ｆ（ｎ）またはＡ
１＞Ｇ（ｎ）の場合は、Ａ／Ｄ変換器１１または１２か
らはハイレベル“Ｈ”が出力されて、積分器１５または
１６では＋△１ｖだけ積分される。また、Ｖ１＜Ｆ
（ｎ）またはＡ１＜Ｇ（ｎ）の場合は、ローレベル
“Ｌ”が出力され、各積分器は−△ｖだけ積分が行われ
る。
たは１６の出力電圧Ｆｖ（ｎ）またはＧａ（ｎ）と、入
力電圧Ｖ１またはＡ１の大きさがコンパレータ１３また
は１４で比較される。ここで、Ｖ１＞Ｆ（ｎ）またはＡ
１＞Ｇ（ｎ）の場合は、Ａ／Ｄ変換器１１または１２か
らはハイレベル“Ｈ”が出力されて、積分器１５または
１６では＋△１ｖだけ積分される。また、Ｖ１＜Ｆ
（ｎ）またはＡ１＜Ｇ（ｎ）の場合は、ローレベル
“Ｌ”が出力され、各積分器は−△ｖだけ積分が行われ
る。
【００１３】Ａ／Ｄ変換器１１及び１２の出力は、アッ
プダウンカウンタ１９及び２０に出力されて、カウント
のアップダウンが制御される。ここでは、クロックφま
たはクロックφの反転したクロック数がカウントされ
る。アップダウンカウンタ１９及び２０の出力Ｆ
（ｎ）、Ｇ（ｎ）は、入力電圧Ｖ１及びＡ１がＡ／Ｄ変
換された値となる。
プダウンカウンタ１９及び２０に出力されて、カウント
のアップダウンが制御される。ここでは、クロックφま
たはクロックφの反転したクロック数がカウントされ
る。アップダウンカウンタ１９及び２０の出力Ｆ
（ｎ）、Ｇ（ｎ）は、入力電圧Ｖ１及びＡ１がＡ／Ｄ変
換された値となる。
【００１４】データセレクタ２１は、加減算器２２にア
ップダウンカウンタ１９、２０の何れの値を与えるかを
選択するためのものである。このデータセレクタ２１で
は、クロックφが“Ｈ”レベルにてアップダウンカウン
タ１９側のデータが選択され、“Ｌ”レベルにてアップ
ダウンカウンタ２０側のデータが選択される。
ップダウンカウンタ１９、２０の何れの値を与えるかを
選択するためのものである。このデータセレクタ２１で
は、クロックφが“Ｈ”レベルにてアップダウンカウン
タ１９側のデータが選択され、“Ｌ”レベルにてアップ
ダウンカウンタ２０側のデータが選択される。
【００１５】加減算器２２には、上記データセレクタ２
２の出力とラッチ２４の出力が供給されると共に、上記
Ａ／Ｄ変換器１１、１２の出力電圧ｆ（ｎ）、ｇ（ｎ）
及びクロックφとこのクロックφの反転を入力とするア
ンドゲート及びオアゲートで構成されるゲート部２３の
出力が供給される。
２の出力とラッチ２４の出力が供給されると共に、上記
Ａ／Ｄ変換器１１、１２の出力電圧ｆ（ｎ）、ｇ（ｎ）
及びクロックφとこのクロックφの反転を入力とするア
ンドゲート及びオアゲートで構成されるゲート部２３の
出力が供給される。
【００１６】この加減算器２２では、Ａ、Ｂの２つの入
力のデジタル値、すなわちラッチ２４の出力値Ｗ（ｎ−
１）と、アップダウンカウンタ１９の出力値Ｆ（ｎ）ま
たはアップダウンカウンタ２０の出力値Ｇ（ｎ）が、順
に加算または減算される。Ｂ入力については、（＋／
−）端子に入力される信号にて、加算、減算が決定され
る。
力のデジタル値、すなわちラッチ２４の出力値Ｗ（ｎ−
１）と、アップダウンカウンタ１９の出力値Ｆ（ｎ）ま
たはアップダウンカウンタ２０の出力値Ｇ（ｎ）が、順
に加算または減算される。Ｂ入力については、（＋／
−）端子に入力される信号にて、加算、減算が決定され
る。
【００１７】上記（＋／−）端子には、Ａ／Ｄ変換器１
１または１２の出力が入力される。ここで、クロックφ
が“Ｈ”レベルにてＡ／Ｄ変換器１２側の出力が、クロ
ックφが“Ｌ”レベルにてＡ／Ｄ変換器１１側の出力が
選択される。そして、上記（＋／−）端子が“Ｈ”レベ
ルならば加算、“Ｌ”レベルならば減算となる。この加
減算器２２の出力は、瞬時毎のＶ１×Ａ１に比例した値
Ｗ（ｎ）となる。
１または１２の出力が入力される。ここで、クロックφ
が“Ｈ”レベルにてＡ／Ｄ変換器１２側の出力が、クロ
ックφが“Ｌ”レベルにてＡ／Ｄ変換器１１側の出力が
選択される。そして、上記（＋／−）端子が“Ｈ”レベ
ルならば加算、“Ｌ”レベルならば減算となる。この加
減算器２２の出力は、瞬時毎のＶ１×Ａ１に比例した値
Ｗ（ｎ）となる。
【００１８】ラッチ２４では、加減算器２２の出力Ｗ
（ｎ）の１つ前のＷ（ｎ−１）がラッチされる。よっ
て、その出力はＷ（ｎ−１）となる。このラッチ２４の
出力Ｗ（ｎ−１）は加算器２５に供給されて、ここで該
加算器２５自体の１ステップ前までの総和∫Ｗ（ｎ）の
加算が行われる。その結果、瞬時毎の電圧Ｖ１、Ａ１の
乗算値の積算値∫Ｗ（ｎ）を得ることができる。
（ｎ）の１つ前のＷ（ｎ−１）がラッチされる。よっ
て、その出力はＷ（ｎ−１）となる。このラッチ２４の
出力Ｗ（ｎ−１）は加算器２５に供給されて、ここで該
加算器２５自体の１ステップ前までの総和∫Ｗ（ｎ）の
加算が行われる。その結果、瞬時毎の電圧Ｖ１、Ａ１の
乗算値の積算値∫Ｗ（ｎ）を得ることができる。
【００１９】次に、このように構成された電力演算装置
の動作について、図２の各部の波形を示したタイミング
チャートを参照して説明する。Ｖ１、Ａ１は、被測定系
の電圧、電流に正比例した電圧であり、Ａ／Ｄ変換器１
１、１２の出力は、それぞれ図２に示されるようなｆ
（ｎ）、ｇ（ｎ）で表されるパルス列になる。ｆ（ｎ）
はクロックφの立ち上がりで、ｇ（ｎ）はクロックφの
反転にて動作するもので、その値は＋１または−１しか
ない。
の動作について、図２の各部の波形を示したタイミング
チャートを参照して説明する。Ｖ１、Ａ１は、被測定系
の電圧、電流に正比例した電圧であり、Ａ／Ｄ変換器１
１、１２の出力は、それぞれ図２に示されるようなｆ
（ｎ）、ｇ（ｎ）で表されるパルス列になる。ｆ（ｎ）
はクロックφの立ち上がりで、ｇ（ｎ）はクロックφの
反転にて動作するもので、その値は＋１または−１しか
ない。
【００２０】Ｆ（ｎ）、Ｇ（ｎ）はＡ／Ｄ変換器１１、
１２の出力を積分したもので、Ｆ（ｎ）ではクロックφ
が、Ｇ（ｎ）ではクロックφの反転がカウントされる。
尚、Ｆ（ｎ）は電圧Ｖ１を、Ｇ（ｎ）は電流Ａ１をＡ／
Ｄ変換したに等しい。
１２の出力を積分したもので、Ｆ（ｎ）ではクロックφ
が、Ｇ（ｎ）ではクロックφの反転がカウントされる。
尚、Ｆ（ｎ）は電圧Ｖ１を、Ｇ（ｎ）は電流Ａ１をＡ／
Ｄ変換したに等しい。
【００２１】さて、この発明で目的とするのは、Ｖ１×
Ａ１を求めることである。ここで、Ｖ１とＦ（ｎ）、Ａ
１とＧ（ｎ）の関係は、下記（１）式及び（２）式のよ
うな関係になる。
Ａ１を求めることである。ここで、Ｖ１とＦ（ｎ）、Ａ
１とＧ（ｎ）の関係は、下記（１）式及び（２）式のよ
うな関係になる。
【００２２】
【数１】
【００２３】
【数２】 したがって、Ｆ（ｎ）×Ｇ（ｎ）＝Ｗ（ｎ）と定義され
る。
る。
【００２４】Ａ／Ｄ変換器１１の出力をｆ（１）、ｆ
（２）、…、ｆ（ｎ）とすると、その時の積分器１５の
出力信号Ｆ（ｎ）は、 Ｆ（ｎ）＝（ｆ（１）＋ｆ（２）＋…ｆ（ｎ））Ｘ△ｖ …（３） となる。また、アップダウンカウンタ１９の出力信号
は、Ｆ（ｎ）をデジタルコード化した値となる。
（２）、…、ｆ（ｎ）とすると、その時の積分器１５の
出力信号Ｆ（ｎ）は、 Ｆ（ｎ）＝（ｆ（１）＋ｆ（２）＋…ｆ（ｎ））Ｘ△ｖ …（３） となる。また、アップダウンカウンタ１９の出力信号
は、Ｆ（ｎ）をデジタルコード化した値となる。
【００２５】更に、Ｇ（ｎ）は同様に、 Ｇ（ｎ）＝（ｇ（１）＋ｇ（２）＋…ｇ（ｎ））Ｘ△ｖ …（４） となる。
【００２６】さて、いま求めたい値Ｆ（ｎ）ＸＧ（ｎ）
＝Ｗ（ｎ）は、下記（５）式のようになっている。 Ｗ（ｎ）＝Ｆ（ｎ）×Ｇ（ｎ） ＝（ｆ（１）＋ｆ（２）＋…＋ｆ（ｎ）） ×（ｇ（１）＋ｇ（ｎ）＋…＋ｇ（ｎ）） …（５） クロックφの立ち上がりのタイミングでＦ（ｎ）が確定
され、クロックφの反転の立ち上がりのタイミング、つ
まりクロックφの立ち下がりのタイミングでＧ（ｎ）が
確定されるので、Ｗ（ｎ）を２つに分けて考える。
＝Ｗ（ｎ）は、下記（５）式のようになっている。 Ｗ（ｎ）＝Ｆ（ｎ）×Ｇ（ｎ） ＝（ｆ（１）＋ｆ（２）＋…＋ｆ（ｎ）） ×（ｇ（１）＋ｇ（ｎ）＋…＋ｇ（ｎ）） …（５） クロックφの立ち上がりのタイミングでＦ（ｎ）が確定
され、クロックφの反転の立ち上がりのタイミング、つ
まりクロックφの立ち下がりのタイミングでＧ（ｎ）が
確定されるので、Ｗ（ｎ）を２つに分けて考える。
【００２７】電圧側のカウントＦ（ｎ）が確定されるタ
イミングをＷｖ（ｎ）、電流側のカウントＧ（ｎ）が確
定されるタイミングをＷａ（ｎ）とする。すると、上記
（５）式は、電圧側のカウントＦ（ｎ）が確定されるタ
イミングＷｖ（ｎ）でみると、 Ｗｖ（ｎ）＝Ｆ（ｎ）ＸＧ（ｎ） ＝（ｆ（１）＋ｆ（２）＋…＋ｆ（ｎ）） Ｘ（ｇ（１）＋ｇ（ｎ）＋…＋ｇ（ｎ）） ＝Ｆ（ｎ）×（Ｇ（ｎ−１）＋ｇ（ｎ）） ここでｇ（ｎ）＝±１なので、 Ｗｖ（ｎ）＝Ｆ（ｎ）×Ｇ（ｎ−１）±Ｆ（ｎ） ＝Ｗａ（ｎ−１）±Ｆ（ｎ） となる。
イミングをＷｖ（ｎ）、電流側のカウントＧ（ｎ）が確
定されるタイミングをＷａ（ｎ）とする。すると、上記
（５）式は、電圧側のカウントＦ（ｎ）が確定されるタ
イミングＷｖ（ｎ）でみると、 Ｗｖ（ｎ）＝Ｆ（ｎ）ＸＧ（ｎ） ＝（ｆ（１）＋ｆ（２）＋…＋ｆ（ｎ）） Ｘ（ｇ（１）＋ｇ（ｎ）＋…＋ｇ（ｎ）） ＝Ｆ（ｎ）×（Ｇ（ｎ−１）＋ｇ（ｎ）） ここでｇ（ｎ）＝±１なので、 Ｗｖ（ｎ）＝Ｆ（ｎ）×Ｇ（ｎ−１）±Ｆ（ｎ） ＝Ｗａ（ｎ−１）±Ｆ（ｎ） となる。
【００２８】また、電流側のカウントＧ（ｎ）が確定さ
れるタイミングＷａ（ｎ）でみると、 Ｗａ（ｎ）＝Ｆ（ｎ）ＸＧ（ｎ） ＝（ｆ（１）＋ｆ（２）＋…＋ｆ（ｎ）） ×（ｇ（１）＋ｇ（ｎ）＋…＋ｇ（ｎ）） ＝（Ｆ（ｎ−１）＋ｆ（ｎ））×Ｇ（ｎ） ここで、ｆ（ｎ）＝±１なので、 となる。
れるタイミングＷａ（ｎ）でみると、 Ｗａ（ｎ）＝Ｆ（ｎ）ＸＧ（ｎ） ＝（ｆ（１）＋ｆ（２）＋…＋ｆ（ｎ）） ×（ｇ（１）＋ｇ（ｎ）＋…＋ｇ（ｎ）） ＝（Ｆ（ｎ−１）＋ｆ（ｎ））×Ｇ（ｎ） ここで、ｆ（ｎ）＝±１なので、 となる。
【００２９】したがって、加減算器２２にて、電圧側の
カウントＦ（ｎ）が確定されるタイミングでは、ラッチ
２４の保持値に、電流側のＡ／Ｄ変換器１２の出力にて
加減算が決定され、電圧側アップダウンカウンタ１９の
出力データＦ（ｎ）が加減算されれば、加減算器２２の
出力として、Ｖ１×Ａ１の瞬時毎の値、つまりＷ（ｎ）
を得ることができる。
カウントＦ（ｎ）が確定されるタイミングでは、ラッチ
２４の保持値に、電流側のＡ／Ｄ変換器１２の出力にて
加減算が決定され、電圧側アップダウンカウンタ１９の
出力データＦ（ｎ）が加減算されれば、加減算器２２の
出力として、Ｖ１×Ａ１の瞬時毎の値、つまりＷ（ｎ）
を得ることができる。
【００３０】また、加減算器２２にて、電流側のカウン
トＧ（ｎ）が確定されるタイミングでは、ラッチ２４の
保持値に、電圧側のＡ／Ｄ変換器１１の出力にて加減算
が決定され、電流側アップダウンカウンタ２０の出力デ
ータＧ（ｎ）が加減算されれば、加減算器２２の出力と
して、Ｖ１×Ａ１の瞬時毎の値、つまりＷ（ｎ）を得る
ことができる。
トＧ（ｎ）が確定されるタイミングでは、ラッチ２４の
保持値に、電圧側のＡ／Ｄ変換器１１の出力にて加減算
が決定され、電流側アップダウンカウンタ２０の出力デ
ータＧ（ｎ）が加減算されれば、加減算器２２の出力と
して、Ｖ１×Ａ１の瞬時毎の値、つまりＷ（ｎ）を得る
ことができる。
【００３１】尚、実用上は、更にこのＷ（ｎ）を加算器
２５にて積分し、電力や電力量データとして使用する。
次に、この発明の第２の実施の形態について説明する。
２５にて積分し、電力や電力量データとして使用する。
次に、この発明の第２の実施の形態について説明する。
【００３２】Ａ／Ｄ変換器たるデルタ変調器は、変調器
内の積分器の性能の影響によって、上行と下行とで△Ｖ
の積分幅が微妙に異なることがある。このため、長時間
動作を行っていると、アップダウンカウンタの“０”と
なる点が、本来“Ｏ”となるべきポイントからずれてく
ることが考えられる。
内の積分器の性能の影響によって、上行と下行とで△Ｖ
の積分幅が微妙に異なることがある。このため、長時間
動作を行っていると、アップダウンカウンタの“０”と
なる点が、本来“Ｏ”となるべきポイントからずれてく
ることが考えられる。
【００３３】図３は、こうしたポイントからのずれを改
善するための第２の実施の形態による電力演算装置の構
成を示したブロック図である。尚、上述した図１の第１
の実施の形態と同じ部分には同一の参照番号を付してそ
の説明を省略するものとする。
善するための第２の実施の形態による電力演算装置の構
成を示したブロック図である。尚、上述した図１の第１
の実施の形態と同じ部分には同一の参照番号を付してそ
の説明を省略するものとする。
【００３４】端子Ｔ１及びＴ２にはコンパレータ３１及
び３２が接続されており、ここで入力の交流電圧Ｖ１、
Ａ１のゼロクロスが検出される。ワンショット回路３３
及び３４では、上記コンパレータ３１及び３２がゼロク
ロスする毎に、ワンショット信号が発生されてアップダ
ウンカウンタ１９、２０並びに加減算器２２（同実施の
形態ではＶ１のゼロクロス時のみ）がクリアされる。
び３２が接続されており、ここで入力の交流電圧Ｖ１、
Ａ１のゼロクロスが検出される。ワンショット回路３３
及び３４では、上記コンパレータ３１及び３２がゼロク
ロスする毎に、ワンショット信号が発生されてアップダ
ウンカウンタ１９、２０並びに加減算器２２（同実施の
形態ではＶ１のゼロクロス時のみ）がクリアされる。
【００３５】ワンショット回路３３、３４の出力は、タ
イミング回路３５、３６に供給される。このタイミング
回路４６、３６の出力は、Ａ／Ｄ変換器１１、１２内の
積分器１５、１６に供給されると共に、オアゲート３
７、３８を介してアップダウンカウンタ１９、２０に供
給される。
イミング回路３５、３６に供給される。このタイミング
回路４６、３６の出力は、Ａ／Ｄ変換器１１、１２内の
積分器１５、１６に供給されると共に、オアゲート３
７、３８を介してアップダウンカウンタ１９、２０に供
給される。
【００３６】そして、上記タイミング回路３５、３６で
は、上記Ｖ１、Ａ１に長時間ゼロクロスが発生しなかっ
た時、例えば１秒間ゼロクロスが発生しなかった場合に
ワンショット信号が発生され、Ａ／Ｄ変換器１１、１２
内の積分器１５、１６とアップダウンカウンタ１９、２
０がクリアされるようになっている。
は、上記Ｖ１、Ａ１に長時間ゼロクロスが発生しなかっ
た時、例えば１秒間ゼロクロスが発生しなかった場合に
ワンショット信号が発生され、Ａ／Ｄ変換器１１、１２
内の積分器１５、１６とアップダウンカウンタ１９、２
０がクリアされるようになっている。
【００３７】このように、第２の実施の形態によれば、
一定期間毎にアップダウンカウンタ１９、２０とＡ／Ｄ
変換器１１、１２内の積分器１５、１６が同時にクリア
される。したがって、上述した“Ｏ”点がずれてきて正
確な測定が行えなくなるといった点を改善することがで
きる。尚、上述したＡ／Ｄ変換器を構成するデルタ変調
器は、デルタシグマ変調器で構成しても良い。
一定期間毎にアップダウンカウンタ１９、２０とＡ／Ｄ
変換器１１、１２内の積分器１５、１６が同時にクリア
される。したがって、上述した“Ｏ”点がずれてきて正
確な測定が行えなくなるといった点を改善することがで
きる。尚、上述したＡ／Ｄ変換器を構成するデルタ変調
器は、デルタシグマ変調器で構成しても良い。
【００３８】
【発明の効果】以上のようにこの発明によれば、アナロ
グ部が１ビットＡ／Ｄ変換器のみで非常に少ないので、
ＬＳＩ化しても小型となり、ローコスト化できる。ま
た、全てハードウエアによって電力計、電力量計を構成
することができる。更に、サンプリングスピードを高速
に上げられるので、高精度化を図ることができる。
グ部が１ビットＡ／Ｄ変換器のみで非常に少ないので、
ＬＳＩ化しても小型となり、ローコスト化できる。ま
た、全てハードウエアによって電力計、電力量計を構成
することができる。更に、サンプリングスピードを高速
に上げられるので、高精度化を図ることができる。
【図１】この発明の第１の実施の形態に係る電力演算装
置の構成を示した図である。
置の構成を示した図である。
【図２】図１の構成の電力演算装置の動作について説明
するタイミングチャートである。
するタイミングチャートである。
【図３】この発明の第２の実施の形態に係る電力演算装
置の構成を示した図である。
置の構成を示した図である。
【図４】従来の電力演算装置の構成を示したブロック図
である。
である。
１１、１２ Ａ／Ｄ変換器、 １３、１４ コンパレータ、 １５、１６ 積分器、 １７、１８ フリップフロップ、 １９、２０ アップダウンカウンタ、 ２１ データセレクタ、 ２２ 加減算器、 ２３ ゲート部、 ２４ ラッチ、 ２５ 加算器。
Claims (11)
- 【請求項１】 被測定系の電圧、電流に正比例した電圧
を１ビットのコードに変換する２つの１ビットＡ／Ｄ変
換手段と、 上記２つの１ビットＡ／Ｄ変換手段から出力される上記
１ビットのコードにアップ、ダウンカウントを制御され
る２つのアップダウンカウンタと、 その１回前の出力データと上記アップダウンカウンタの
出力データを加減算する加減算手段と、 この加減算手段の１回前のデータをサンプルして該加減
算手段に出力するラッチとを具備し、 上記加減算手段は、上記２つの１ビットＡ／Ｄ変換手段
の出力データに基いて、加算処理と減算処理を切り換え
て行うことを特徴とする電力演算装置。 - 【請求項２】 上記２つのアップダウンカウンタの出力
データを選択して上記加減算手段に出力するデータ選択
手段を更に具備することを特徴とする請求項１に記載の
電力演算装置。 - 【請求項３】 上記２つのアップダウンカウンタは所定
定時間毎にクリアされることを特徴とする請求項１及び
２に記載の電力演算装置。 - 【請求項４】 上記加減算手段は所定時間毎にクリアさ
れることを特徴とする請求項１及び２に記載の電力演算
装置。 - 【請求項５】 上記２つの１ビットＡ／Ｄ変換手段は所
定時間毎にクリアされる積分手段を有することを特徴と
する請求項１及び２に記載の電力演算装置。 - 【請求項６】 上記２つのアップダウンカウンタをクリ
アするタイミングは交流入力信号のゼロクロスに同期し
ていることを特徴とする請求項１及び２に記載の電力演
算装置。 - 【請求項７】 上記加減算手段をクリアするタイミング
は交流入力信号のゼロクロスに同期していることを特徴
とする請求項１及び２に記載の電力演算装置。 - 【請求項８】 上記１ビットＡ／Ｄ変換手段内の積分手
段をクリアするタイミングは交流入力信号のゼロクロス
に同期していることを特徴とする請求項５に記載の電力
演算装置。 - 【請求項９】 所定時間、上記交流入力信号のゼロクロ
スを検出できなかった場合に上記２つのアップダウンカ
ウンタをクリアするタイミング信号を発生するタイミン
グ回路を更に具備することを特徴とする請求項６に記載
の電力演算装置。 - 【請求項１０】 所定時間、上記交流入力信号のゼロク
ロスを検出できなかった場合に上記加減算手段をクリア
するタイミング信号を発生するタイミング回路を更に具
備することを特徴とする請求項７に記載の電力演算装
置。 - 【請求項１１】 所定時間、上記交流入力信号のゼロク
ロスを検出できなかった場合に上記１ビットＡ／Ｄ変換
手段内の積分手段をクリアするタイミング信号を発生す
るタイミング回路を更に具備することを特徴とする請求
項８に記載の電力演算装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05807598A JP3290946B2 (ja) | 1998-03-10 | 1998-03-10 | 電力演算装置 |
| US09/263,935 US6473699B2 (en) | 1998-03-10 | 1999-03-08 | Power arithmetic apparatus |
| KR1019990007665A KR100326877B1 (ko) | 1998-03-10 | 1999-03-09 | 전력연산장치 |
| DE19910587A DE19910587C2 (de) | 1998-03-10 | 1999-03-10 | Leistungs-Berechnungsvorrichtung |
| CNB991039564A CN1161621C (zh) | 1998-03-10 | 1999-03-10 | 电功率计算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05807598A JP3290946B2 (ja) | 1998-03-10 | 1998-03-10 | 電力演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11258282A true JPH11258282A (ja) | 1999-09-24 |
| JP3290946B2 JP3290946B2 (ja) | 2002-06-10 |
Family
ID=13073810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05807598A Expired - Lifetime JP3290946B2 (ja) | 1998-03-10 | 1998-03-10 | 電力演算装置 |
Country Status (5)
| Country | Link |
|---|---|
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| JP (1) | JP3290946B2 (ja) |
| KR (1) | KR100326877B1 (ja) |
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| DE (1) | DE19910587C2 (ja) |
Cited By (1)
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| CN1960348B (zh) * | 2005-10-31 | 2010-09-29 | 中兴通讯股份有限公司 | 一种多载波数字功率计算装置 |
| CN100403036C (zh) * | 2006-03-10 | 2008-07-16 | 中国航天科技集团公司第五研究院第五一四研究所 | 一种电功率测量方法及其测量装置 |
| JP5487084B2 (ja) * | 2010-11-19 | 2014-05-07 | 株式会社メガチップス | 電源装置 |
| RU2482943C2 (ru) * | 2011-08-24 | 2013-05-27 | Государственное научное учреждение Всероссийский научно-исследовательский технологический институт ремонта и эксплуатации машинно-тракторного парка Российской академии сельскохозяйственных наук (ГНУ ГОСНИТИ РОССЕЛЬХОЗАКАДЕМИИ) | Способ определения энергетической эффективности процессов обработки материалов электроискровым легированием |
| KR101251794B1 (ko) * | 2011-09-30 | 2013-04-08 | 삼성전기주식회사 | 전력 측정 시스템 |
| KR20170008584A (ko) | 2015-07-14 | 2017-01-24 | 엘에스산전 주식회사 | 전력계측시스템 |
| CN106210622A (zh) * | 2016-06-27 | 2016-12-07 | 张超超 | 输入功率检测系统 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4255707A (en) * | 1979-08-07 | 1981-03-10 | Westinghouse Electric Corp. | Electrical energy meter |
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| US5243276A (en) | 1990-08-23 | 1993-09-07 | Yokogawa Electric Corporation | Sampling type measuring device |
| DE473877T1 (de) | 1990-08-23 | 1992-06-11 | Yokogawa Electric Corp., Musashino, Tokio/Tokyo | Abtastende messeinrichtung. |
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| GB2306677B (en) | 1995-11-02 | 2000-10-04 | Siemens Measurements Ltd | Improvements in or relating to electricity meters |
| JP3319701B2 (ja) | 1996-03-01 | 2002-09-03 | 株式会社東芝 | 演算装置 |
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-
1998
- 1998-03-10 JP JP05807598A patent/JP3290946B2/ja not_active Expired - Lifetime
-
1999
- 1999-03-08 US US09/263,935 patent/US6473699B2/en not_active Expired - Fee Related
- 1999-03-09 KR KR1019990007665A patent/KR100326877B1/ko not_active IP Right Cessation
- 1999-03-10 DE DE19910587A patent/DE19910587C2/de not_active Expired - Fee Related
- 1999-03-10 CN CNB991039564A patent/CN1161621C/zh not_active Expired - Fee Related
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|---|---|
| JP3290946B2 (ja) | 2002-06-10 |
| KR19990077704A (ko) | 1999-10-25 |
| US6473699B2 (en) | 2002-10-29 |
| CN1230688A (zh) | 1999-10-06 |
| CN1161621C (zh) | 2004-08-11 |
| KR100326877B1 (ko) | 2002-03-04 |
| US20020013668A1 (en) | 2002-01-31 |
| DE19910587A1 (de) | 1999-09-23 |
| DE19910587C2 (de) | 2003-12-18 |
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