SU1575120A1 - Устройство дл измерени энергии - Google Patents

Abstract

Изобретение относитс  к электроизмерительной технике и может найти применение в цифровых измерител х энергии быстропротекающих и непериодических процессов в широком диапазоне изменени  входных сигналов. Целью изобретени   вл етс  повышение точности. Поставленна  цель достигаетс  введением многофазного измерител  6 энергии и формировател  8 импульсов заданной энергии. Вновь введенные блоки позвол ют учесть малые поправки к основной части энергии. Мгновенные значени  входного сигнала преобразуютс  в цифровую форму компенсаторами 4 и 5, которые также выдел ют аналоговый сигнал некомпенсации. Поправка к основной величине энергии учитываетс  вычислительным блоком 7, который также определ ет и основную часть энергии. За счет того что многофазным измерителем 6 энергии учитываетс  сигнал некомпенсации, можно значительно уменьшить разр дность компенсаторов 4 и 5 и повысить их быстродействие. Устройство содержит преобразователь 1 тока, преобразователь 2 напр жени , нагрузку 3, вход щие в состав измерител  6 цифроаналоговые перемножители 9, 10, аналоговый перемножитель 11, интегратор 12 и блок 14 компараторов, блок 13 синхронизации, формирователь 8 импульсов заданной энергии. Устройство может быть выполнено на основе типовых интегральных схем. При этом погрешность измерени  составл ет 0,01-0,02% в диапазоне частот от 0 до 10⁴ Гц при изменении мощности в нагрузке в пределах от U_MI_M до 0,01 U_MI_M, где I_M и U_M - ток и напр жение в нагрузке. 2 з.п. ф-лы, 2 ил.

Description

Изобретение ofноситс  к электроизмерительной технике и может быть применено дл  точного измерени  потреблени  электрической энергии.

Цель изобретени  - повышение точности при измерении энергии быст- ропротекающих и непериодических процессов .

На фиг.1 приведена схема устройст- ва на фиг.2 - схема вычислительного блока.

Устройство содержит преобразователи 1 тока и 2 напр жени , нагрузку ,3, первый 4 и второй 5 компенсаторы, |многофазный измеритель 6 энергии, вычислительный блок 7, формирователь 8 импульсов заданной энергии, цифро- аналоговые 9 и 10 и аналоговый 1 пе- 1ремножители, интегратор 12, блок 13 синхронизации, блок 14 компараторов , накапливающий сумматор 15, ре- версивньй счетчик 16, цифровой перемножитель 17, схемы 18 и 19 задерж- ки, схемы И 20 и 21, ИЛИ 22 и 23, блок 24 схем ИЛИ, триггер 25.

Первым и вторым входами преобразователь 1 тока соединен с клеммой вход , ной цепи и выводом нагрузки 3, к кото Фому присоединен первый вход преобразовател  2 напр жени , второй вход которого соединен с входом блока 13 синхронизации, вторым выводом- наг- рузки и второй клеммой цепи. Выход преобразовател  1 тока соединен с входом первого компенсатора 4, тактовый вход которого соединен с тактовым входом второго компенсатора 5, выходом блока 13 синхронизации и третьим входом вычислительного блока 7. Первые выходы компенсаторов 4 и и 5 соединены с первым и третьим входами многофазного измерител  6 энергии, первым и вторым входами вычислительного блока 7, а вторые выходы компенсаторов 4 и 5 соединены с вторым и четвертым входами многофазного измерител  6 энергии. П тый i вход многофазного измерител  6 энер гии подключен к выходу формировател  8 импульсов заданной энергии, первый и второй входы которого соединены с первым и вторым выходами многофазного измерител  6 энергии, а также с четвертым и п тым выходами вычислительного блока 7, выход которого  вл етс  выходом устройства.

л-

„ д с

0

5

Первый вход многофазного измерител  6 энергии соединен с цифровым входом второго цифроаналогового перемножител  10, аналоговый вход которо- - го  вл етс  четвертым входом много-, функционального измерител  6 энергии, второй вход которого соединен с аналоговым входом первого цифроаналогового перемножител  9, цифровой вход которого  вл етс  третьим входом многофазного измерител  6 энергии. Аналоговые входы первого и второго цифро- аналоговых перемножителей 9 и 10 соединены с первым входом аналогового перемножител  11. Выходы первого и второго цифроаналоговых перемножителей 9 и 10 и аналогового перемножител  11 соединены с первым, вторым и третьим входами интегратора 12, выход которого соединен с входом блока 14 компараторов, выходы которого  вл ютс  первым и вторым выходами многофазного измерител  6 энергии , п тый вход которого соединен с четвертым входом интегратора 12,

Первый и второй входы вычислительного блока 7 соединены с первым и вторым входами цифрового перемножител  17, выходы которого соединены с первыми входами блока 24 схем ИЛИ, выходы которого соединены с информационными входами накапливающего сумматора 15, выход которого  вл етс  выходом вычислительного блока 7. Третий вход вычислительного блока 7 соединен с входом второй схемы задержки , тактирующим входом цифрового перемножител  17 и вторым входом второй схемы ИЛИ, первый вход которой подключен к выходу второй схемы 19 задержки и соединен с третьими входами первой и второй схем И 20 и 21, выходы которых соединены с первым и вторым входами первой схемы ИЛИ 22, выход которой соединен с первым входом триггера 25, второй вход которого соединен с выходом переполнени  реверсивного счетчика 16, знаковый выход которого соединен с входом первой схемы 18 задержки. Выход триггера 25 соединен с первыми входами первой и второй схем И 20 и .21. Выход первой схемы 18 задержки соединен с вторым входом первой схемы И 20 и вторым инвертирующим входом второй схемы И 21. Выход второй схемы И 21 соединен с входом переноса сумматора-накопител  15, тактиру515

ющий вход которого соединен с выхо- дом второй схемы ИЛИ 23. Первый вход первой схемы ИЛИ 22 соединен с вторыми входами блока 24 схем ИЛИ. Суммирующий и вычитающий входы реверсив кого счетчика 16  вл ютс  четвертым и п тым входами вычислительного блока 7.

Принцип действи  устройства следующий .

Ток нагрузки протекает от источника питани  через входную цепь преобразовател  1 тока и нагрузку 3, напр жение с нагрузки поступает на вход преобразовател  2 напр жени . Выходные сигналы преобразователей 1 и 2 поступают на входы компенсаторов 4 и 5, которые формируют основные части значений входных сигналов в цифровой форме и меньшие части входных сигналов в аналоговой форме в соответствии с соотношени ми:

Х NjC + X-j Х0 N..Cy + ЛХ0,

(О

(2)

- сигналы на входах преобразователей 1 тока и 2 напр жени , пропорциональные току и напр жению нагрузки 3;

- значени  основных частей сигналов ,. j и X и на первых выходах ком- пенсаторов 4 и 5; - сигналы компенсации дл  компенсаторов 4 и 5 соответственно; - шаги квантовани  сигналов Ху и Xj ый измеритель 6 энергии фровой сигнал в единичодном из двух выходов в от пол рности энергии нала определ етс  соотно

С

K pC CNyCydX-jK, +

о

+ dXydXjKj + a a) dt,

(3)

- коэффициенты передачи по 1-4 входам преобразовател  6;

51206

К, - коэффициент передачи многофазного измери- - тел  6;

. Э - энерги  импульса длительностью , меньшей Ъ, формируемого блоком 8.; - врем  интегрировани ; N - значение сигнала на 0выходе многофазного

измерител  6 энергии за врем  f; и a - аддитивна  погрешность

измерител  6.

15 Импульсы с выходов измерител  6 поступают на входы вычислительного блока 7 и формировател  8, который в зависимости от знака приращени  сигнала NJ формирует сигнал Э положи- 20 тельной или отрицательной пол рности ,  вл ющийс  сигналом отрицательной обратной св зи дл  многофазного измерител  6 энергии.

Вычислительный блок 7 перемножа- 25 ет значени  и NJ. сигналов с компенсаторов 4 и 5 численно интегрирует это произведение, суммирует результат интегрировани  с сигналом N с выхода измерител  6 (i - номер такта 30 Дл  компенсаторов 4 и 5).

результат измерени  энергии при

представл етс  с погрешностью ±1 соотношением

„„.„..EJLJJ i .„.., „

где

f - частота дискретизации, формируема  блоком 13 синхро- 40низании.

Если измерение энергии осуществл ют в единицах Э., то должно выполн тьс  соотношение

45

Э, C0-Cj.f,2 (5)

где - весовой коэффициент.

Из соотношени  (3) видно, что, увеличива  каждый из коэффициентов Kf-Kj,

в одинаковое число раз, можно значительно уменьшить вли ние аддитивной погрешности Л а многофазного измерител  6 энергии, обусловленной, например, дрейфом (самоходом) его выходного сигнала . Кроме того, приЦ$3 1 практичес- ки исключаетс  вли ние коэффициента

передачи К4 измерител  6, что позвол ет значительно упростить его конструкцию .

Многофазный измеритель 6 энергии, выполненный в виде электронного блока , действует следующим образом.

Компенсаторы 4 и 5, представл ющие собой аналого-цифровые преобразователи уравновешивающего преобразовани , образуют на первых выходах цифровые, а на вторых выходах,  вл ющихс  выходами дифференциальных усилителей, некомпенсации в АЦП, аналоговые сигналы, ЦАП 9 и 10 и аналоговый перемножитель 1 перемножает эти сигналы в соответствии с соотношени ми

- Ь

дх

и1

NU -/JX

dx

и

3 I

дх.

(6)

С)

(8)

где X

- выходные сигналы блоков 9,10,11 соответственно .

Интегратор 12 на основе операционного усилител  интегрирует oiii сигналы и сигнал Х« отрицательной импульсной обратной св зи, при этом выходной сигнал интегратора

определ етс  соотношением о i.

хп к5 |(IW + х„к,о +

+ 4a)dt, (9) где RC

- посто нна  времени интегратора;

коэффициенты преобразовани  блоков 8,9,10,11 с учетом коэффициентов передачи по соответствующим входам интегратора 12.

При превышении сигналом Х„ положительного или отрицательного пороговых уровней, заданных в двух пороговых устройствах блока 13, на выходе одного из них по вл етс  импульс, который увеличивает или уменьшает N на единицу так, что Х уменьшаетс  почти до нул .

Из (9) видно, -что при N ,г у I результат преобразовани  практически н зависит от посто нной времени интег ратора, а увеличение коэффициентов

К .-К,, позвол ет значительно снизить

вли ние аддитивной погрешности Да.

10

15

20

25

30

40

45

35

е

50

55

Принцип действи  вычислительного блока 7 (фиг.2) следующий.

Единичный код с выхода многофазного преобразовател  энергии в зависимости от знака представл емых им чисел поступает на суммирующий или вычитающий входы реверсивного счетчика 16, который преобразует его в двоичный код. Причем отрицательные числа так же, как дл  остальных блоков , представл ютс  в дополнительном до двух коде. Вычисление каждого результата измерени  осуществл етс  в течение периода дискретизации в два такта.

Импульсы с блока 13 синхронизации, длительностью много меньшей половины периода дискретизации, сдвигаютс  на половину периода схемой 19 задержки На входы схемы ИЛИ 23 импульсы синхронизации поступают как с задержкой, так и без задержки, .поэтому сумматор-накопитель 15 тактируетс  дважды за период дискретизации.

В первом такте цифровой перемножитель 17-формирует произведение сигналов Ny., N-J-, которые через блок 24 схем ИЛИ поступают на вход,сумматора- накопител  15, где прибавл етс  к ранее накопленному значению суммы. Во втором такте осуществл етс  прибавление ;М к полученному в предыдущем такте значению суммы, если к этому такту возникло переполнение в реверсивном счетчике 16, или 0, если переполнение не произошло

При переполнении реверсивного счетчика 16 триггер 25 по первому входу устанавливаетс  в состо ние 1. Этот сигнал проходит во втором такте через схему И 20 или схему И 21 в зависимости от сигнала с выхода знакового разр да реверсивного счетчика 16, который задерживаетс  схемой 18 задержки на врем  не менее периода дискретизации. Сигнал 1 с выхода схемы И 20 или схемы И 21 поступает через схему ИЛИ 22 на второй вход триггера 25 и устанавливает его в состо ние О, которое сохран етс  до следующего переполнени . Таким образом, при одном переполнении реверсивного счетчика 16 через схему И 20 или схему И 21 может пройти только один импульс, который при положительном знаке числа в реверсивном счетчике 16 проходит с выхода схемы И 21 на вход переноса суммато91S7

pa-накопител  15, а при отрицательном с выхода схемы И 20 через блок 24 схем ИЛИ по всем разр дам на суммирующий вход сумматора-накопител  15, что соответствует подаче -1 в дополнительном коде. Таким образом сумматор-накопитель за период дис- критизации накапливает результат измерени  энергии в соответствии с соотношением (3),

Если блок 14 компараторов допускает тактирование, то с целью исключени  схемы 22 и триггера 25 тактовый вход блока 13 соедин етс  с выходом схемы 19 (на фиг.1,2, это отображено штриховой линией). |

Устройство может быть выполнено на основе типовых интегральных схем. При этом погрешность преобразовани  может быть пор дка 0,01-0,2% в диапазоне час тот от 0 до 10 Гц при изменении мощности в нагрузке в пределах от Ulnlrn до 0,01 Uml где Im и Um - ток и напр жение на нагрузке.

Claims (3)

1.Устройство дл  измерени  энергии , содержащее преобразователи тока и напр жени , два компенсатора, вход первого соединен с выходом преобразовател  тока, а вход второго соединен с выходом преобразовател  напр жени , вычислительный блок, первый и второй входы которого соединены с первыми выходами компенсаторов, блок синхронизации, выходом соединенный

с тактовыми входами компенсаторов и третьим входом вычислительного устройства , отличающеес  тем, что, с целью повышени  точности, дополнительно введены многофазный измеритель энергии, первый и второй входы которого соединены с первым и вторым выходами первого компенсатора, а третий и четвертый входы - с первым и вторым выходами второго компенсатора, п тый вход многофазного измерител  энергии подключен к выходу формировател  импульсов заданной энергии, первый и второй входы которого соединены с первым и вторым выходами многофазного измерител  энергии и четвертым и п тым входами вычислите- тельного блока, вход блока синхронизации соединен с источником напр жени  нагрузки.

2.Устройство по п.1, о т л и ч а- ю щ е е с   тем, что многофазный

12

0

5

20

25

30

35

40

45

50

5

ОК)

измеритель энергии содержит два цифроаналоговых и аналоговый перемножители , аналоговый интегратор и блок компараторов, аналоговые входы первого и второго пифроаналоговых перемножнтелей  вл ютс  вторым и четвертым входами многофазного измерител  энергии и входами аналогового перемножител , цифровые входы первого и второго цифроаналоговых перемножителей  вл ютс  первым и третьим входами многофазного измерител  энергии, выходы обоих цифроаналоговых и аналогового перемножителей соединены с первым, вторым и третьим входами интегратора, четвертый вход которого соединен с п тым входом многофазного измерител  энергии, выход интегратора подключен к входу блока компараторов, первый и второй выходы которого  вл ютс  выходами многофазного измерител  энергии.

3. Устройство по п.отличающеес  тем, что вычислительный блок содержит реверсивный счетчик, триггер, сумматор-накопитель , первую и вторую схемы задержки , две схемы И и ИЛИ, блок схем ИЛИ, цифровой перемножитель, входы которого соединены с первым и вторым входами вычислительного блока, а выход - с первыми входами блока схем ИЛИ, вторыми входами соединенного с .выходом первой; схемы И и первым входом первой схемы ИЛИ, второй вход которой соединен с выходом второй схемы И и входом переноса накапливающего сумматора, а выход - с первым вх.одом триггера, св занного вторым входом с выходом переноса реверсивного счетчика, а выходом - с первыми входами обеих схем И, второй вход первой и второй, инвертирующий вход второй схемы И. соединены с выходом первой схемы задержки, а третьи входы подключены к выходу второй схемы задержки и первому входу второй схемы ИЛИ, выход которой соединен с тактовым входом сумматора накопител , авторойвход - с входами второй схемы задержки, тактовым входом цифрового перемножител  и третьим входом вычислительного блока, суммирующий и вычитающий входы реверсивного счетчика соединены с четвер- тым и п тым входами вычислительного блока, а его знаковый выход соединен с входом первой схемы задержки.

Фиг. 2