JP3312006B2 - 無効電力演算装置及び無効電力量測定装置 - Google Patents
無効電力演算装置及び無効電力量測定装置Info
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- JP3312006B2 JP3312006B2 JP05781599A JP5781599A JP3312006B2 JP 3312006 B2 JP3312006 B2 JP 3312006B2 JP 05781599 A JP05781599 A JP 05781599A JP 5781599 A JP5781599 A JP 5781599A JP 3312006 B2 JP3312006 B2 JP 3312006B2
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R11/00—Electromechanical arrangements for measuring time integral of electric power or current, e.g. of consumption
- G01R11/48—Meters specially adapted for measuring real or reactive components; Meters specially adapted for measuring apparent energy
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R21/00—Arrangements for measuring electric power or power factor
- G01R21/133—Arrangements for measuring electric power or power factor by using digital technique
- G01R21/1331—Measuring real or reactive component, measuring apparent energy
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- Measuring Phase Differences (AREA)
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- Supply And Distribution Of Alternating Current (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は被測定系の交流電
流、電圧から無効電力を演算する無効電力演算装置、及
び無効電力量を演算する無効電力量測定装置に関するも
のである。
流、電圧から無効電力を演算する無効電力演算装置、及
び無効電力量を演算する無効電力量測定装置に関するも
のである。
【０００２】
【従来の技術】有効電力は、交流電圧、交流電流をそれ
ぞれＶ、Ｉとしその位相角差をψとすると、 Ｗ＝Ｖ・Ｉ・ｃｏｓψ であらわされる。
ぞれＶ、Ｉとしその位相角差をψとすると、 Ｗ＝Ｖ・Ｉ・ｃｏｓψ であらわされる。
【０００３】また、無効電力は、 Ｑ＝Ｖ・Ｉ・ｓｉｎψ で、 Ｑ＝Ｖ・Ｉ・ｓｉｎψ＝Ｖ・Ｉ・ｃｏｓ（９０°−ψ） ＝−Ｖ・Ｉ・ｃｏｓ（ψ−９０°） となり、有効電力の演算に対し電圧または電流を９０°
移相し演算を行う方法が一般的である。
移相し演算を行う方法が一般的である。
【０００４】図４に、従来の無効電力演算装置の構成を
示す。同図において、Ｔ１、Ｔ２はそれぞれ被測定系の
電圧、電流に正比例した電圧Ｖ１、電流Ａ１を入力する
端子、２０１、２０２はそれぞれ電圧Ｖ１、電流Ａ１を
デジタル値に変換するＡ−Ｄ変換器（Ａ−Ｄコンバー
タ）である。２０３はＣＰＵで、Ａ−Ｄ変換器２０１、
２０２からのデジタル値を一定間隔毎に演算を行う。
示す。同図において、Ｔ１、Ｔ２はそれぞれ被測定系の
電圧、電流に正比例した電圧Ｖ１、電流Ａ１を入力する
端子、２０１、２０２はそれぞれ電圧Ｖ１、電流Ａ１を
デジタル値に変換するＡ−Ｄ変換器（Ａ−Ｄコンバー
タ）である。２０３はＣＰＵで、Ａ−Ｄ変換器２０１、
２０２からのデジタル値を一定間隔毎に演算を行う。
【０００５】無効電力は、 Ｑ＝Ｖ１・Ａ１・ｓｉｎψ であるので９０°の移相が必要になる。
【０００６】
【発明が解決しようとする課題】この方式を用いた場
合、以下のような欠点があった。 ソフトにて電圧Ｖ１、または電流Ａ１のデータを移相
するため、例えば、Ａ−Ｄ変換器２０１、２０２の出力
が１６ビットならば１６ビットをシフトせねばならず処
理が複雑になり、また、メモリやレジスタを過大に使用
する必要があった。
合、以下のような欠点があった。 ソフトにて電圧Ｖ１、または電流Ａ１のデータを移相
するため、例えば、Ａ−Ｄ変換器２０１、２０２の出力
が１６ビットならば１６ビットをシフトせねばならず処
理が複雑になり、また、メモリやレジスタを過大に使用
する必要があった。
【０００７】ソフトにて演算を行っているので、移相
の演算や乗算命令処理に時間がかかり、忙しく他の仕事
をソフトにて行いにくい。 Ａ−Ｄ変換器２０１、２０２を使用しているので変換
に時間がかかり、サンプル精度を上げにくい。精度を上
げるにはビット数を上げる必要があるが、ビット数を上
げると高価なものになる。
の演算や乗算命令処理に時間がかかり、忙しく他の仕事
をソフトにて行いにくい。 Ａ−Ｄ変換器２０１、２０２を使用しているので変換
に時間がかかり、サンプル精度を上げにくい。精度を上
げるにはビット数を上げる必要があるが、ビット数を上
げると高価なものになる。
【０００８】本発明は、このような従来例に対し、以下
の点で優位となる無効電力演算装置、及びこれを用いた
無効電力量測定装置を提供することを目的としている。 無効電力演算のための移相手段、演算手段をコンパク
トにまとめローコストな無効電力演算装置及び無効電力
量測定装置を供給する。 ＣＰＵのソフト処理を最小限にしソフト処理を容易に
する。または、オールハードにて無効電力演算装置及び
無効電力量測定装置を構成できるものとする。 ＬＳＩ化に適した回路構成を得る。
の点で優位となる無効電力演算装置、及びこれを用いた
無効電力量測定装置を提供することを目的としている。 無効電力演算のための移相手段、演算手段をコンパク
トにまとめローコストな無効電力演算装置及び無効電力
量測定装置を供給する。 ＣＰＵのソフト処理を最小限にしソフト処理を容易に
する。または、オールハードにて無効電力演算装置及び
無効電力量測定装置を構成できるものとする。 ＬＳＩ化に適した回路構成を得る。
【０００９】
【課題を解決するための手段】請求項１に記載の本発明
は、被測定系の電圧及び電流に正比例した信号をそれぞ
れＡ−Ｄ変換器によりデジタル値に変換し無効電力を演
算する装置において、被測定系の電圧、電流に正比例し
た電圧を1ビットのコードに変換する２つの１ビットＡ
／Ｄ変換手段と、上記２つの１ビットＡ／Ｄ変換手段の
一方が出力した1ビットデータに時間遅延を与えて移相
する移相手段と、上記２つの１ビットＡ／Ｄ変換手段の
他方及び前記移相手段から出力される上記1ビットのコ
ードにそれぞれアップ、ダウンカウントを制御される２
つのアップ、ダウンカウンタと、これらのアップ、ダウ
ンカウンタからの出力を交互に選択して出力するデータ
選択手段と、当該手段の1回前の出力データと上記デー
タ選択手段の出力データとを加減算する加減算手段と、
上記２つの１ビットＡ／Ｄ変換手段の出力データに基づ
いて、上記加減算手段の加算処理と減算処理を切り換え
る切換手段と、を備えたことを特徴とする。
は、被測定系の電圧及び電流に正比例した信号をそれぞ
れＡ−Ｄ変換器によりデジタル値に変換し無効電力を演
算する装置において、被測定系の電圧、電流に正比例し
た電圧を1ビットのコードに変換する２つの１ビットＡ
／Ｄ変換手段と、上記２つの１ビットＡ／Ｄ変換手段の
一方が出力した1ビットデータに時間遅延を与えて移相
する移相手段と、上記２つの１ビットＡ／Ｄ変換手段の
他方及び前記移相手段から出力される上記1ビットのコ
ードにそれぞれアップ、ダウンカウントを制御される２
つのアップ、ダウンカウンタと、これらのアップ、ダウ
ンカウンタからの出力を交互に選択して出力するデータ
選択手段と、当該手段の1回前の出力データと上記デー
タ選択手段の出力データとを加減算する加減算手段と、
上記２つの１ビットＡ／Ｄ変換手段の出力データに基づ
いて、上記加減算手段の加算処理と減算処理を切り換え
る切換手段と、を備えたことを特徴とする。
【００１０】このような構成により、アナログ部を少な
くすることができ、ＬＳＩ化しても小型なものとなりロ
ーコスト化できる。またソフト処理を最小限にしソフト
処理を容易にすることができる。
くすることができ、ＬＳＩ化しても小型なものとなりロ
ーコスト化できる。またソフト処理を最小限にしソフト
処理を容易にすることができる。
【００１１】請求項３に記載の発明は、請求項１に記載
の無効電力演算装置において、移相手段にシフトレジス
タを用いて電圧または電流のデジタル値に時間遅延を与
え移送することを特徴とする。
の無効電力演算装置において、移相手段にシフトレジス
タを用いて電圧または電流のデジタル値に時間遅延を与
え移送することを特徴とする。
【００１２】このような構成により、アナログ部を少な
くすることができ、ＬＳＩ化しても小型なものとなりロ
ーコスト化できる。またオールハードで構成することが
できる。
くすることができ、ＬＳＩ化しても小型なものとなりロ
ーコスト化できる。またオールハードで構成することが
できる。
【００１３】
【００１４】
【００１５】
【００１６】請求項４に記載の本発明は、請求項２に記
載の無効電力演算装置において、移相手段は、１ビット
Ａ−Ｄ変換器の出力である１ビットデータを逐次記憶す
る半導体メモリと、クロックをカウントし半導体メモリ
の書込みアドレスを指し示すためのカウンタと、移相量
を決定するために設けられ、被測定系の電圧または電流
に正比例した信号の周波数をカウントする周波数検出手
段と、カウンタのカウント値と周波数検出手段の出力値
とに基づいて半導体メモリの読み出しアドレスを指し示
すために設けられた手段とを具備することを特徴とす
る。
載の無効電力演算装置において、移相手段は、１ビット
Ａ−Ｄ変換器の出力である１ビットデータを逐次記憶す
る半導体メモリと、クロックをカウントし半導体メモリ
の書込みアドレスを指し示すためのカウンタと、移相量
を決定するために設けられ、被測定系の電圧または電流
に正比例した信号の周波数をカウントする周波数検出手
段と、カウンタのカウント値と周波数検出手段の出力値
とに基づいて半導体メモリの読み出しアドレスを指し示
すために設けられた手段とを具備することを特徴とす
る。
【００１７】請求項５に記載の本発明は、請求項３に記
載の無効電力演算装置において、移相手段は、１ビット
Ａ−Ｄ変換器の出力である１ビットデータを逐次シフト
するシフトレジスタと、移相量を決定するために設けら
れ、被測定系の電圧または電流に正比例した信号の周波
数をカウントする周波数検出手段と、所望のシフトレジ
スタのシフト段を選択するために設けられたゲート手段
と、周波数検出手段の出力に基づいてゲート手段のゲー
トを選択する選択信号を発生するデコーダとを具備する
ことを特徴とする。
載の無効電力演算装置において、移相手段は、１ビット
Ａ−Ｄ変換器の出力である１ビットデータを逐次シフト
するシフトレジスタと、移相量を決定するために設けら
れ、被測定系の電圧または電流に正比例した信号の周波
数をカウントする周波数検出手段と、所望のシフトレジ
スタのシフト段を選択するために設けられたゲート手段
と、周波数検出手段の出力に基づいてゲート手段のゲー
トを選択する選択信号を発生するデコーダとを具備する
ことを特徴とする。
【００１８】
【００１９】請求項６に記載の本発明は、請求項４乃至
請求項５のいずれかに記載の無効電力演算装置におい
て、周波数検出手段は被測定系の電圧または電流に正比
例した信号の１周期毎に所定の信号を出力するものであ
ることを特徴とする。
請求項５のいずれかに記載の無効電力演算装置におい
て、周波数検出手段は被測定系の電圧または電流に正比
例した信号の１周期毎に所定の信号を出力するものであ
ることを特徴とする。
【００２０】請求項７に記載の本発明は、請求項４乃至
請求項５のいずれかに記載の無効電力演算装置におい
て、周波数検出手段は被測定系の電圧または電流に正比
例した信号の複数周期毎に所定の信号を出力するもので
あることを特徴とする。
請求項５のいずれかに記載の無効電力演算装置におい
て、周波数検出手段は被測定系の電圧または電流に正比
例した信号の複数周期毎に所定の信号を出力するもので
あることを特徴とする。
【００２１】請求項８に記載の本発明に係る無効電力量
測定装置は、請求項１乃至請求項７のいずれかに記載の
無効電力演算装置に、デジタル積算手段を設け、無効電
力量を演算するようにしたことを特徴とする。
測定装置は、請求項１乃至請求項７のいずれかに記載の
無効電力演算装置に、デジタル積算手段を設け、無効電
力量を演算するようにしたことを特徴とする。
【００２２】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について詳細に説明する。なお、以下の図におい
て、同符号は同一部分または対応部分を示す。
施形態について詳細に説明する。なお、以下の図におい
て、同符号は同一部分または対応部分を示す。
【００２３】（第１の実施形態）図１に、本発明の第１
の実施形態に係る無効電力演算装置の構成を示す。図１
において、Ｔ１、Ｔ２はそれぞれ被測定系の電圧、電流
に正比例した電圧Ｖ１、電流Ａ１を入力する入力端子で
ある。
の実施形態に係る無効電力演算装置の構成を示す。図１
において、Ｔ１、Ｔ２はそれぞれ被測定系の電圧、電流
に正比例した電圧Ｖ１、電流Ａ１を入力する入力端子で
ある。
【００２４】１０１、１０２はそれぞれデルタ変調器と
呼ばれる１ビットＡ−Ｄ変換器で、入力端子Ｔ１、Ｔ２
から入力された電圧Ｖ１、電流Ａ１をそれぞれ１ビット
のパルス信号ｆ（ｎ）、ｇ（ｎ）に符号化して出力して
いる。そのタイミングはクロックφ、（デルタ変調器１
０２についてはクロックφの反転）により決められる。
呼ばれる１ビットＡ−Ｄ変換器で、入力端子Ｔ１、Ｔ２
から入力された電圧Ｖ１、電流Ａ１をそれぞれ１ビット
のパルス信号ｆ（ｎ）、ｇ（ｎ）に符号化して出力して
いる。そのタイミングはクロックφ、（デルタ変調器１
０２についてはクロックφの反転）により決められる。
【００２５】クロックφの立ち上がり時に積分器１０５
（または積分器１０６）の出力電圧Ｆ（ｎ）（または出
力電流Ｇ（ｎ））と入力電圧Ｖ１（または入力電流Ａ
１）の大きさをコンパレータ１０３（またはコンパレー
タ１０４）で比較し、Ｖｌ＞Ｆ（ｎ）（またはＡ１＞Ｇ
（ｎ））の時はデルタ変調器１０１（またはデルタ変調
器１０２）は‘Ｈ’レベルを出力し、積分器１０５（ま
たは積分器１０６）は＋Δｖだけ積分される。またＶｌ
＜Ｆ（ｎ）（またはＡ１＜Ｇ（ｎ））の時は‘Ｌ’レベ
ルを出力し、積分器１０５（または積分器１０６）は−
Δｖだけ積分を行う。
（または積分器１０６）の出力電圧Ｆ（ｎ）（または出
力電流Ｇ（ｎ））と入力電圧Ｖ１（または入力電流Ａ
１）の大きさをコンパレータ１０３（またはコンパレー
タ１０４）で比較し、Ｖｌ＞Ｆ（ｎ）（またはＡ１＞Ｇ
（ｎ））の時はデルタ変調器１０１（またはデルタ変調
器１０２）は‘Ｈ’レベルを出力し、積分器１０５（ま
たは積分器１０６）は＋Δｖだけ積分される。またＶｌ
＜Ｆ（ｎ）（またはＡ１＜Ｇ（ｎ））の時は‘Ｌ’レベ
ルを出力し、積分器１０５（または積分器１０６）は−
Δｖだけ積分を行う。
【００２６】１１５は移相回路で、デルタ変調器１０１
のパルス出力信号ｆ（ｎ）を９０°分遅延したパルス信
号ｆ１（ｎ）を出力している。なお、遅延時間ならびに
タイミングはコンパレータ１１４からの信号を参照して
演算している。
のパルス出力信号ｆ（ｎ）を９０°分遅延したパルス信
号ｆ１（ｎ）を出力している。なお、遅延時間ならびに
タイミングはコンパレータ１１４からの信号を参照して
演算している。
【００２７】１０７、１０８はアップダウンカウンタ
で、デルタ変調器１０１、１０２により、それぞれカウ
ントのアップダウンを制御され、クロックφ（またはク
ロックφの反転）のクロック数をカウントしている。ア
ップダウンカウンタ１０７、１０８の出力はそれぞれＦ
１（ｎ）、Ｇ（ｎ）となり、入力電圧Ｖ１（９０°分遅
延後）、入力電流Ａ１をそれぞれＡ−Ｄ変換した値とな
る。
で、デルタ変調器１０１、１０２により、それぞれカウ
ントのアップダウンを制御され、クロックφ（またはク
ロックφの反転）のクロック数をカウントしている。ア
ップダウンカウンタ１０７、１０８の出力はそれぞれＦ
１（ｎ）、Ｇ（ｎ）となり、入力電圧Ｖ１（９０°分遅
延後）、入力電流Ａ１をそれぞれＡ−Ｄ変換した値とな
る。
【００２８】１０９はデータセレクタで、加減算器１１
０にアップダウンカウンタ１０７、１０８のどちらの値
を与えるかを選択している。クロックφの‘Ｈ’レベル
にてアップダウンカウンタ１０７側のデータが選択さ
れ、クロックφの‘Ｌ’レベルにてアップダウンカウン
タ１０８側のデータが選択される。
０にアップダウンカウンタ１０７、１０８のどちらの値
を与えるかを選択している。クロックφの‘Ｈ’レベル
にてアップダウンカウンタ１０７側のデータが選択さ
れ、クロックφの‘Ｌ’レベルにてアップダウンカウン
タ１０８側のデータが選択される。
【００２９】１１０は加減算器で、Ａ、Ｂ入力の２つの
デジタル値（ラッチ１１１の出力値Ｑ（ｎ−１）と、ア
ップダウンカウンタ１０７の出力値Ｆ１（ｎ）または、
アップダウンカウンタ１０８の出力値Ｇ（ｎ））を順次
加算または減算している。Ｂ入力については（＋／−）
端子に入力される信号にて加算、減算が決定される。
デジタル値（ラッチ１１１の出力値Ｑ（ｎ−１）と、ア
ップダウンカウンタ１０７の出力値Ｆ１（ｎ）または、
アップダウンカウンタ１０８の出力値Ｇ（ｎ））を順次
加算または減算している。Ｂ入力については（＋／−）
端子に入力される信号にて加算、減算が決定される。
【００３０】（＋／−）端子には、デルタ変調器１０１
またはデルタ変調器１０２の出力が入力される。クロッ
クφの‘Ｈ’レベルにてデルタ変調器１０２側の出力
が、クロックφの‘Ｌ’レベルにてデルタ変調器１０１
側の出力が選択される。（＋／−）端子が‘Ｈ’であれ
ば加算、‘Ｌ’であれば減算となる。加減算器１１０の
出力は瞬時毎のＶ１（９０°分遅延後）×Ａ１に比例し
た値Ｑ（ｎ）となる。
またはデルタ変調器１０２の出力が入力される。クロッ
クφの‘Ｈ’レベルにてデルタ変調器１０２側の出力
が、クロックφの‘Ｌ’レベルにてデルタ変調器１０１
側の出力が選択される。（＋／−）端子が‘Ｈ’であれ
ば加算、‘Ｌ’であれば減算となる。加減算器１１０の
出力は瞬時毎のＶ１（９０°分遅延後）×Ａ１に比例し
た値Ｑ（ｎ）となる。
【００３１】１１１はラツチで、加減算器１１０の出力
Ｑ（ｎ）の１つ前のＱ（ｎ−１）をラッチする。よって
その出力はＱ（ｎ−１）となる。１１２は加算器で、ラ
ッチ１１１の出力Ｑ（ｎ−１）と加算器１１２自身の１
ステツプ前までの総和∫Ｑ（ｎ−２）との加算を行って
いる。その結果、瞬時毎の電圧Ｖｌ、電流Ａｌの乗算値
の積算値∫Ｑ（ｎ）を得ることができる。
Ｑ（ｎ）の１つ前のＱ（ｎ−１）をラッチする。よって
その出力はＱ（ｎ−１）となる。１１２は加算器で、ラ
ッチ１１１の出力Ｑ（ｎ−１）と加算器１１２自身の１
ステツプ前までの総和∫Ｑ（ｎ−２）との加算を行って
いる。その結果、瞬時毎の電圧Ｖｌ、電流Ａｌの乗算値
の積算値∫Ｑ（ｎ）を得ることができる。
【００３２】次に、図２に、移相回路１１５の具体的構
成を示す。図２において、１２１はＲＡＭ（半導体メモ
リ）１２４のライトアドレス（書込み番地）を指定する
目的で設けられたカウンタで、デルタ変調器１０１を駆
動しているクロックφと同期しているクロックφをフリ
ーランにてカウントしている。
成を示す。図２において、１２１はＲＡＭ（半導体メモ
リ）１２４のライトアドレス（書込み番地）を指定する
目的で設けられたカウンタで、デルタ変調器１０１を駆
動しているクロックφと同期しているクロックφをフリ
ーランにてカウントしている。
【００３３】１２２はカウンタで、コンパレータ１１４
からの信号を基にカウンタ１２１に印加しているクロッ
クφと同じクロックφをカウントし、例えば入力電圧Ｖ
１の一周期分のクロック数をカウントしている。カウン
タ１２２は入力電圧Ｖ１の４分の１の周期、つまり９０
°遅延分のクロック数を算出する目的で設けられてい
る。
からの信号を基にカウンタ１２１に印加しているクロッ
クφと同じクロックφをカウントし、例えば入力電圧Ｖ
１の一周期分のクロック数をカウントしている。カウン
タ１２２は入力電圧Ｖ１の４分の１の周期、つまり９０
°遅延分のクロック数を算出する目的で設けられてい
る。
【００３４】１２３は加算器で、カウンタ１２１の出力
するＲＡＭ１２４のライトアドレスを示す数値に、カウ
ンタ１２２の出力する一周期のカウント数の４分の１を
示す数値を加算し９０°遅延分のアドレスを算出してい
る。
するＲＡＭ１２４のライトアドレスを示す数値に、カウ
ンタ１２２の出力する一周期のカウント数の４分の１を
示す数値を加算し９０°遅延分のアドレスを算出してい
る。
【００３５】カウンタ１２２の出力数値を４分の１する
にはカウンタ１２２の出力値の下位２ビットをシフトす
る等簡単な方法で実現することができる。加算器１２３
の出力はＲＡＭ１２４のリードアドレス（読み出し番
地）を指し示している。
にはカウンタ１２２の出力値の下位２ビットをシフトす
る等簡単な方法で実現することができる。加算器１２３
の出力はＲＡＭ１２４のリードアドレス（読み出し番
地）を指し示している。
【００３６】なお、上記説明では、カウンタ１２２は、
入力電圧Ｖ１の一周期分のクロック数をカウントし、カ
ウント数を一周期毎に出力するように構成したが、複数
周期分のクロック数をカウントし、このカウント数を、
複数周期毎に出力するように構成してもよい。このよう
に、複数周期毎に、複数周期分のクロック数を出力した
場合でも、加算器１２３において、この入力された複数
周期分のクロック数から４分の１周期分のカウント数を
算出し、この数値をＲＡＭ１２１のライトアドレスを示
す数値に加算して９０°遅延分のアドレスを算出するこ
とができる。
入力電圧Ｖ１の一周期分のクロック数をカウントし、カ
ウント数を一周期毎に出力するように構成したが、複数
周期分のクロック数をカウントし、このカウント数を、
複数周期毎に出力するように構成してもよい。このよう
に、複数周期毎に、複数周期分のクロック数を出力した
場合でも、加算器１２３において、この入力された複数
周期分のクロック数から４分の１周期分のカウント数を
算出し、この数値をＲＡＭ１２１のライトアドレスを示
す数値に加算して９０°遅延分のアドレスを算出するこ
とができる。
【００３７】さらに、カウンタ１２２において、カウン
トした一周期分または複数周期分のクロック数から４分
の１周期分のカウント数を算出し、この数値を出力する
ように構成すれば、加算器１２３においてはその数値を
そのままカウンタ１２１の出力するＲＡＭのライトアド
レスを示す数値に加算することによりリードアドレスを
算出することができる。
トした一周期分または複数周期分のクロック数から４分
の１周期分のカウント数を算出し、この数値を出力する
ように構成すれば、加算器１２３においてはその数値を
そのままカウンタ１２１の出力するＲＡＭのライトアド
レスを示す数値に加算することによりリードアドレスを
算出することができる。
【００３８】１２４はＲＡＭ（半導体メモリ）でデルタ
変調器１０１の出力信号を１クロック毎に順次カウンタ
１２１の指し示すアドレスに記録している。また、１ク
ロック毎に順次、加算器１２３の示すアドレスのデータ
を出力し次段のアップダウンカウンタ１０７に入力して
いる。このＲＡＭ１２４は、１ビットを格納できればよ
いので、１ビット×Ｎ個のものを使用する。ここでＮ
は、入力電圧Ｖｌの一周期の４分の１のカウント数を十
分カバーできるものとし、カウンタ１２１の最大カウン
ト数はこのＮに一致するものとする。
変調器１０１の出力信号を１クロック毎に順次カウンタ
１２１の指し示すアドレスに記録している。また、１ク
ロック毎に順次、加算器１２３の示すアドレスのデータ
を出力し次段のアップダウンカウンタ１０７に入力して
いる。このＲＡＭ１２４は、１ビットを格納できればよ
いので、１ビット×Ｎ個のものを使用する。ここでＮ
は、入力電圧Ｖｌの一周期の４分の１のカウント数を十
分カバーできるものとし、カウンタ１２１の最大カウン
ト数はこのＮに一致するものとする。
【００３９】以上説明したように、この実施形態におい
ては、移相回路は、デルタ変調器１０１の１ビット出力
データを逐次記憶するＲＡＭ１２４と、クロックをカウ
ントしＲＡＭ１２４のライトアドレスを指し示すための
カウンタ１２１と、移相量を決定するために設けられ、
被測定系の電圧に正比例した信号Ｖ１（５０Ｈｚ等）の
周波数をカウントする周波数検出手段であるカウンタ１
２２と、カウンタ１２１のカウント値とカウンタ１２２
の出力値とを加算しＲＡＭ１２４のリードアドレスを指
し示すために設けられた加算器とで構成されている。
ては、移相回路は、デルタ変調器１０１の１ビット出力
データを逐次記憶するＲＡＭ１２４と、クロックをカウ
ントしＲＡＭ１２４のライトアドレスを指し示すための
カウンタ１２１と、移相量を決定するために設けられ、
被測定系の電圧に正比例した信号Ｖ１（５０Ｈｚ等）の
周波数をカウントする周波数検出手段であるカウンタ１
２２と、カウンタ１２１のカウント値とカウンタ１２２
の出力値とを加算しＲＡＭ１２４のリードアドレスを指
し示すために設けられた加算器とで構成されている。
【００４０】このように本構成を用いると、デルタ変調
器１０１の１ビット出力データを入力電圧Ｖ１の９０°
相当分だけ遅延することになり、図１に示すシステムに
て無効電力の演算を行うことができる。
器１０１の１ビット出力データを入力電圧Ｖ１の９０°
相当分だけ遅延することになり、図１に示すシステムに
て無効電力の演算を行うことができる。
【００４１】この実施形態の構成によれば、次のような
メリットがある。 アナログ部が非常に少ないので（１ビットＡ−Ｄ変換
器であるデルタ変調器１０１、１０２のみ）、ＬＳＩ化
しても小型なものとなりローコスト化できる。また、移
相回路１１５は通常だと１６ビット等多数のビットをシ
フトしなければならないところ、デルタ変調器１０１の
出力段にて処理を行うので、１ビットデータの処理とな
り回路をコンパクトにできる。 ソフト処理を最小限にしソフト処理を容易にすること
ができる。 サンプリングスピードを高速に上げられるので高精度
化できる。
メリットがある。 アナログ部が非常に少ないので（１ビットＡ−Ｄ変換
器であるデルタ変調器１０１、１０２のみ）、ＬＳＩ化
しても小型なものとなりローコスト化できる。また、移
相回路１１５は通常だと１６ビット等多数のビットをシ
フトしなければならないところ、デルタ変調器１０１の
出力段にて処理を行うので、１ビットデータの処理とな
り回路をコンパクトにできる。 ソフト処理を最小限にしソフト処理を容易にすること
ができる。 サンプリングスピードを高速に上げられるので高精度
化できる。
【００４２】（第２の実施形態）次に、本発明の第２の
実施形態に係る無効電力演算装置について説明する。こ
の第２の実施形態においても、無効電力演算装置の全体
の構成は第１の実施形態の場合と同じように図１に示す
構成であるが、この第２の実施形態においては移相回路
１１５を、シフトレジスタを用いて構成している。
実施形態に係る無効電力演算装置について説明する。こ
の第２の実施形態においても、無効電力演算装置の全体
の構成は第１の実施形態の場合と同じように図１に示す
構成であるが、この第２の実施形態においては移相回路
１１５を、シフトレジスタを用いて構成している。
【００４３】この第２の実施形態における移相回路１１
５の構成を図３に示す。図３において、１３１はカウン
タで、クロックφのカウントをコンパレータ１１４の一
周期分毎に行っている。即ち、入力電圧Ｖ１の一周期分
のクロックφの数をカウントし一周期毎にそのカウント
値を出力している。
５の構成を図３に示す。図３において、１３１はカウン
タで、クロックφのカウントをコンパレータ１１４の一
周期分毎に行っている。即ち、入力電圧Ｖ１の一周期分
のクロックφの数をカウントし一周期毎にそのカウント
値を出力している。
【００４４】１３２はデコーダで、カウンタ１３１にて
カウントしたＶ１の一周期分のカウント値から一周期の
４分の１に当たるカウント値をデコードし、複数のＡＮ
Ｄゲート１３４のうち、必要なゲート１３４を開くよう
に制御している。
カウントしたＶ１の一周期分のカウント値から一周期の
４分の１に当たるカウント値をデコードし、複数のＡＮ
Ｄゲート１３４のうち、必要なゲート１３４を開くよう
に制御している。
【００４５】１３３はシフトレジスタで、デルタ変調器
１０１から出力される１ビットデータ列をクロックφの
タイミングにて、つまりデルタ変調器１０１の各１ビッ
ト出力毎にシフトを行っている。シフトレジスタ１３３
の段数はデルタ変調器１０１から出力されるデータを入
力電圧Ｖ１の４分の１周期の時間分はカバーできる段数
用意されていなくてはならい。
１０１から出力される１ビットデータ列をクロックφの
タイミングにて、つまりデルタ変調器１０１の各１ビッ
ト出力毎にシフトを行っている。シフトレジスタ１３３
の段数はデルタ変調器１０１から出力されるデータを入
力電圧Ｖ１の４分の１周期の時間分はカバーできる段数
用意されていなくてはならい。
【００４６】１３５はＯＲゲートで、カウンタ１３１で
カウントしたＶ１の周期に応じシフトレジスタ１３３の
所望の段数の出力を後段のアップダウンカウンタ１０７
に伝えている。
カウントしたＶ１の周期に応じシフトレジスタ１３３の
所望の段数の出力を後段のアップダウンカウンタ１０７
に伝えている。
【００４７】なお、上記説明では、カウンタ１３１は、
入力電圧Ｖ１の一周期分のクロック数をカウントし、カ
ウント数を一周期毎に出力するように構成したが、複数
周期分のクロック数をカウントし、このカウント数を、
複数周期毎に出力するように構成してもよい。さらに、
カウンタ１３１において、カウントした一周期分または
複数周期分のクロック数から４分の１周期分のカウント
数を算出し、この数値を出力するように構成してもよ
い。
入力電圧Ｖ１の一周期分のクロック数をカウントし、カ
ウント数を一周期毎に出力するように構成したが、複数
周期分のクロック数をカウントし、このカウント数を、
複数周期毎に出力するように構成してもよい。さらに、
カウンタ１３１において、カウントした一周期分または
複数周期分のクロック数から４分の１周期分のカウント
数を算出し、この数値を出力するように構成してもよ
い。
【００４８】以上説明したように、この実施形態におい
ては、移相回路は、デルタ変調器１０１の１ビット出力
データを逐次シフトするシフトレジスタ１３３と、移相
量を決定するために設けられ、被測定系の電圧に正比例
した信号Ｖ１（５０Ｈｚ等）の周波数をカウントする周
波数検出手段であるカウンタ１３１、所望のシフトレジ
スタのシフト段を選択するために設けられたゲート群
と、カウンタ１３１の出力に基づいてゲート群のゲート
を選択する選択信号を発生するデコーダ１３２で構成さ
れている。
ては、移相回路は、デルタ変調器１０１の１ビット出力
データを逐次シフトするシフトレジスタ１３３と、移相
量を決定するために設けられ、被測定系の電圧に正比例
した信号Ｖ１（５０Ｈｚ等）の周波数をカウントする周
波数検出手段であるカウンタ１３１、所望のシフトレジ
スタのシフト段を選択するために設けられたゲート群
と、カウンタ１３１の出力に基づいてゲート群のゲート
を選択する選択信号を発生するデコーダ１３２で構成さ
れている。
【００４９】このように本構成を用いると、デルタ変調
器１０１の１ビット出力データを入力電圧Ｖ１の９０°
相当分だけ遅延することになり、図１に示すシステムに
て無効電力の演算を行うことができる。
器１０１の１ビット出力データを入力電圧Ｖ１の９０°
相当分だけ遅延することになり、図１に示すシステムに
て無効電力の演算を行うことができる。
【００５０】この実施形態の構成によれば、次のような
メリットがある。 アナログ部が非常に少ないので（１ビットＡ−Ｄ変換
器であるデルタ変調器１０１、１０２のみ）、ＬＳＩ化
しても小型なものとなりローコスト化できる。また、移
相回路１１５は通常だと１６ビット等多数のビットをシ
フトしなければならないところ、デルタ変調器１０１の
出力段にてシフトを行うので、１ビットデータのシフト
となり回路をコンパクトにできる。 オールハードで構成することができる。 サンプリングスピードを高速に上げられるので高精度
化できる。
メリットがある。 アナログ部が非常に少ないので（１ビットＡ−Ｄ変換
器であるデルタ変調器１０１、１０２のみ）、ＬＳＩ化
しても小型なものとなりローコスト化できる。また、移
相回路１１５は通常だと１６ビット等多数のビットをシ
フトしなければならないところ、デルタ変調器１０１の
出力段にてシフトを行うので、１ビットデータのシフト
となり回路をコンパクトにできる。 オールハードで構成することができる。 サンプリングスピードを高速に上げられるので高精度
化できる。
【００５１】
【００５２】
【００５３】
【００５４】
【００５５】
【００５６】
【００５７】
【００５８】
【００５９】なお、上記第１乃至第２の実施形態におい
て、１ビットＡ−Ｄ変換器としてデルタ変調器１０１、
１０２を用いたが、デルタ変調器１０１、１０２の代わ
りにデルタシグマ変調器を用いても、同様に実施するこ
とができる。
て、１ビットＡ−Ｄ変換器としてデルタ変調器１０１、
１０２を用いたが、デルタ変調器１０１、１０２の代わ
りにデルタシグマ変調器を用いても、同様に実施するこ
とができる。
【００６０】また、上記第１乃至第２の実施形態におい
ては、無効電力演算装置について説明したが、加算器１
１２を長時間に亘って積算を行うものとすることによ
り、または、加算器１１２の出力段に長時間に亘って積
算を行うデジタル積算器を設けることにより、無効電力
量測定装置を構成することができる。
ては、無効電力演算装置について説明したが、加算器１
１２を長時間に亘って積算を行うものとすることによ
り、または、加算器１１２の出力段に長時間に亘って積
算を行うデジタル積算器を設けることにより、無効電力
量測定装置を構成することができる。
【００６１】
【発明の効果】以上説明したように、本発明によれば、
以下のメリットを有する無効電力演算装置、及び無効電
力量測定装置を実現することができる。 アナログ部が少ないのでＬＳＩ化しても小型なものと
なりローコスト化できる。 ソフト処理を最小限にしソフト処理を容易にすること
ができ、またはオールハードで構成することができる。 サンプリングスピードを高速に上げられるので高精度
化できる。
以下のメリットを有する無効電力演算装置、及び無効電
力量測定装置を実現することができる。 アナログ部が少ないのでＬＳＩ化しても小型なものと
なりローコスト化できる。 ソフト処理を最小限にしソフト処理を容易にすること
ができ、またはオールハードで構成することができる。 サンプリングスピードを高速に上げられるので高精度
化できる。
【図１】本発明の第１及び第２の実施形態に係る無効電
力演算装置に構成を示すブロック図。
力演算装置に構成を示すブロック図。
【図２】第１の実施形態における移相回路の具体的構成
を示すブロック図。
を示すブロック図。
【図３】第２の実施形態における移相回路の具体的構成
を示すブロック図。
を示すブロック図。
【図４】従来例の構成を示すブロック図。
１０１、１０２…デルタ変調器 １０３、１０４…コンパレータ １０５、１０６…積分器 １０７、１０８…アップダウンカウンタ １０９…データセレクタ １１０…加減算器 １１１…ラッチ １１２、１２３…加算器 １１３…ゲート １１４…コンパレータ １１５…移相回路 １２１、１２２、１３１…カウンタ １２４…ＲＡＭ（半導体メモリ） １３２…デコーダ １３３…シフトレジスタ １３４…ＡＮＤゲート １３５…ＯＲゲート
Claims (8)
- 【請求項１】 被測定系の電圧及び電流に正比例した信
号をそれぞれＡ／Ｄ変換器によりデジタル値に変換し無
効電力を演算する装置において、被測定系の電圧、電流に正比例した電圧を1ビットのコ
ードに変換する２つの１ビットＡ／Ｄ変換手段と、 上記２つの１ビットＡ／Ｄ変換手段の一方が出力した1
ビットデータに時間遅延を与えて移相する移相手段と、 上記２つの１ビットＡ／Ｄ変換手段の他方及び前記移相
手段から出力される上記1ビットのコードにそれぞれア
ップ、ダウンカウントを制御される２つのアップ、ダウ
ンカウンタと、 これらのアップ、ダウンカウンタからの出力を交互に選
択して出力するデータ選択手段と、 当該手段の1回前の出力データと上記データ選択手段の
出力データとを加減算する加減算手段と、 上記２つの１ビットＡ／Ｄ変換手段の出力データに基づ
いて、上記加減算手段の加算処理と減算処理を切り換え
る切換手段と、 を備えたことを特徴とする無効電力演算装置。 - 【請求項２】請求項１に記載の無効電力演算装置におい
て、前記移相手段は、半導体メモリを有し、電圧または
電流のデジタル値に時間遅延を与え移送することを特徴
とする無効電力演算装置。 - 【請求項３】請求項１に記載の無効電力演算装置におい
て、前記移相手段は、シフトレジスタを有し、電圧また
は電流のデジタル値に時間遅延を与え移送することを特
徴とする無効電力演算装置。 - 【請求項４】請求項２に記載の無効電力演算装置におい
て、前記移相手段は、前記１ビットＡ−Ｄ変換器の出力
である１ビットデータを逐次記憶する半導体メモリと、
クロックをカウントし前記半導体メモリの書き込みアド
レスを指し示すためのカウンタと、移相量を決定するた
めに設けられ、被測定系の電圧または電流に正比例した
信号の周波数をカウントする周波数検出手段と、前記カ
ウンタのカウント値と前記周波数検出手段の出力値とに
基づいて半導体メモリの読み出しアドレスを指し示すた
めに設けられた手段とを具備することを特徴とした無効
電力演算装置。 - 【請求項５】請求項３に記載の無効電力演算装置におい
て、前記移相手段は、前記１ビットＡ−Ｄ変換器の出力
である１ビットデータを逐次シフトするシフトレジスタ
と、移相量を決定するために設けられ、被測定系の電圧
または電流に正比例した信号の周波数をカウントする周
波数検出手段と、所望のシフトレジスタのシフト段を選
択するために設けられたゲート手段と、前記周波数検出
手段の出力に基づいて前記ゲート手段のゲートを選択す
る選択信号を発生するデコーダとを具備することを特徴
とした無効電力演算装置。 - 【請求項６】請求項４乃至請求項５のいずれかに記載の
無効電力演算装置において、前記周波数検出手段は被測
定系の電圧または電流に正比例した信号の１周期毎に所
定の信号を出力するものであることを特徴とした無効電
力演算装置。 - 【請求項７】請求項４乃至請求項５のいずれかに記載の
無効電力演算装置において、前記周波数検出手段は被測
定系の電圧または電流に正比例した信号の複数周期毎に
所定の信号を出力するものであることを特徴とした無効
電力演算装置。 - 【請求項８】請求項１乃至請求項７のいずれかに記載の
無効電力演算装置に、デジタル積算手段を設け、無効電
力量を演算するようにしたことを特徴とした無効電力量
測定装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05781599A JP3312006B2 (ja) | 1999-03-05 | 1999-03-05 | 無効電力演算装置及び無効電力量測定装置 |
| US09/518,150 US6496783B1 (en) | 1999-03-05 | 2000-03-03 | Electric power calculation system |
| DE10010545A DE10010545B4 (de) | 1999-03-05 | 2000-03-03 | Berechnungssystem für elektrische Leistung |
| CNB001067354A CN1265202C (zh) | 1999-03-05 | 2000-03-03 | 功率运算系统以及无功功率运算器 |
| KR1020000010891A KR100356451B1 (ko) | 1999-03-05 | 2000-03-04 | 전력 연산 시스템 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05781599A JP3312006B2 (ja) | 1999-03-05 | 1999-03-05 | 無効電力演算装置及び無効電力量測定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000258473A JP2000258473A (ja) | 2000-09-22 |
| JP3312006B2 true JP3312006B2 (ja) | 2002-08-05 |
Family
ID=13066428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05781599A Expired - Lifetime JP3312006B2 (ja) | 1999-03-05 | 1999-03-05 | 無効電力演算装置及び無効電力量測定装置 |
Country Status (5)
| Country | Link |
|---|---|
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| KR (1) | KR100356451B1 (ja) |
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| DE (1) | DE10010545B4 (ja) |
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| CN100390546C (zh) * | 2004-06-03 | 2008-05-28 | 北京市公用事业科学研究所 | 直流微功耗测量方法 |
| CN101063695B (zh) * | 2007-06-12 | 2010-09-29 | 北京中星微电子有限公司 | 无功功率计算电路和方法 |
| CN101339210B (zh) * | 2007-07-06 | 2011-07-06 | 西门子电力自动化有限公司 | 校正电网测控设备中相位误差的方法和装置 |
| JP5100446B2 (ja) | 2008-02-28 | 2012-12-19 | 東光東芝メーターシステムズ株式会社 | 電力量計 |
| KR101234944B1 (ko) * | 2011-09-29 | 2013-02-19 | 삼성전기주식회사 | 전력량 산출 장치 및 방법 |
| KR101251794B1 (ko) * | 2011-09-30 | 2013-04-08 | 삼성전기주식회사 | 전력 측정 시스템 |
| CN103575976B (zh) * | 2013-11-09 | 2016-04-27 | 国家电网公司 | 一种纯90度移相式无功功率测量方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3043303A1 (de) | 1980-11-17 | 1982-07-01 | Siemens AG, 1000 Berlin und 8000 München | Elektronische einrichtung zur erfassung der blindleistung |
| DE3045033A1 (de) | 1980-11-26 | 1982-07-08 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Anordnung zur bestimmung der zeitlichen mittelwerte von analogen messwerten |
| DE3641676A1 (de) | 1985-12-06 | 1987-06-11 | Hitachi Ltd | Signalverarbeitungsschaltung |
| JP2856398B2 (ja) | 1988-03-04 | 1999-02-10 | 東京電力株式会社 | 電子式電力量計 |
| FR2646741B1 (fr) * | 1989-05-03 | 1994-09-02 | Thomson Hybrides Microondes | Echantillonneur-bloqueur a haute frequence d'echantillonnage |
| GB9010091D0 (en) | 1990-05-04 | 1990-06-27 | Polymeters Response Internatio | Electricity meter tamper monitoring |
| ATE140544T1 (de) * | 1990-08-23 | 1996-08-15 | Yokogawa Electric Corp | Abtastende messeinrichtung |
| US5301121A (en) * | 1991-07-11 | 1994-04-05 | General Electric Company | Measuring electrical parameters of power line operation, using a digital computer |
| US5590155A (en) * | 1992-10-30 | 1996-12-31 | Kabushiki Kaisha Toshiba | Equipment for generating a transmit signal from first and second digital signals |
| JP3026533B2 (ja) | 1992-11-18 | 2000-03-27 | 三菱電機株式会社 | 無効電力量計 |
| ATE178412T1 (de) | 1993-01-20 | 1999-04-15 | Schlumberger Ind Sa | Elektrizitätszähler mit variabler verstärkung und mit sigma-delta-umsetzer |
| DE19539547A1 (de) | 1995-10-12 | 1997-04-17 | Peter Belle | Verfahren und Schaltungsbeschreibung für einen elektronischen Zähler, der die elektrische Arbeit auf der Basis von JS und ES Elektronen ermittelt |
| JP3319701B2 (ja) | 1996-03-01 | 2002-09-03 | 株式会社東芝 | 演算装置 |
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| DE19613732B4 (de) | 1996-03-29 | 2004-01-29 | Siemens Ag | Verfahren zum Erzeugen eines einer elektrischen Blindleistung proportionalen Meßsignals |
-
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- 1999-03-05 JP JP05781599A patent/JP3312006B2/ja not_active Expired - Lifetime
-
2000
- 2000-03-03 CN CNB001067354A patent/CN1265202C/zh not_active Expired - Fee Related
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