KR20010006737A

KR20010006737A - 전력 연산 시스템

Info

Publication number: KR20010006737A
Application number: KR1020000010891A
Authority: KR
Inventors: 마루야마료지
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1999-03-05
Filing date: 2000-03-04
Publication date: 2001-01-26
Also published as: CN1265202C; CN1266190A; DE10010545A1; KR100356451B1; DE10010545B4; JP2000258473A; JP3312006B2; US6496783B1

Abstract

입력 단자(T1, T2)로부터 입력된 전압(V1), 전류(A1)를 델타 변조기(101, 102)로 각각 A-D 변환하여 1비트 출력 데이타로 하고, 델타 변조기(101)의 1비트 출력 데이타를 RAM(반도체 메모리) 또는 시프트레지스터를 이용한 이상(移相) 회로(115)에 의해 입력 전압(V1)의 90°상당분 만큼 지연시킨 후, 후단의 회로에 의해 무효 전력의 연산을 행한다. 이 구성에 의해 아날로그부를 적게할 수 있어, LSI화하여도 소형이 되어 저비용화할 수 있다.

Description

전력 연산 시스템{POWER OPERATION SYSTEM}

본 발명은 아날로그 전압 신호 및 전류 신호를 수신하여 전력, 특히 무효 전력의 현재값 또는 적산값을 디지털 연산하는 전력 연산 시스템에 관한 것이다.

어느 급전로의 전압 및 전류를 V, I로 하고 그 사이의 위상차를 Ψ로 하면, 그 경로를 통해 공급된 유효 전력 W는 W=V·I·COSΨ[W]로 되며, 무효 전력 Q는 Q=V·I·SINΨ[var]로 된다.

V·I·SINΨ=-V·I·COS(Ψ-90)이므로, 통상, 유효 전력 W의 연산에 사용되는 순간 전압 또는 순간 전류의 위상을 거의 90˚로 하여 무효 전력 Q의 연산을 행한다.

도 1은 종래의 전력 연산 시스템내에서 무효 전력의 연산을 행하는 무효 전력 연산 시스템 CS0을 도시한다.

이 연산 시스템 CS0은 2개의 A/D 변환기(201, 202)와, 마이크로컴퓨터(203)로 구성된다.

컴퓨터(201)는 입력 단자 T1으로부터 입력된 피측정계의 순시 전압에 정비례하는 아날로그 신호 V1을 소요 비트 회수 샘플링하여 대응한 디지털 전압 데이터 D1로 변환하며, 컴퓨터(202)는 입력 단자 T2로부터 입력된 피측정계의 순시 전류에 정비례하는 아날로그 신호 A1을 동 회수 샘플링하여 대응하는 디지털 전류 데이터 D2로 변환한다.

아날로그 컴퓨터(203)는 내장 CPU상의 프로그램에 따라 입력 데이터 D1, D2의 이상(移相) 처리 및 승산 처리를 행하여 순시 무효 전력 Q[Var]를 계산하며, 그것을 적분하여 무효 전력량 ∮Q[Varh]를 계산한다.

이 방식에서는, 소프트웨어에 의해 전압 또는 전류 데이터의 이상 처리를 행하기 때문에, 컴퓨터(201/202)의 출력 비트수에 대응한 회수만 이상 처리를 반복할 필요가 있으며, 고속화의 장애가 된다. 이점, 병행 처리에 의해 고속화를 나타내면, 메모리 또는 시스템 용량이 증대하며, 스케일-업한 구성이 필요해져서 고비용을 초래한다.

또한, 소프트웨어에 의한 승산 처리는 고정한 사이클 시간내에서 많은 반복 처리를 실행하는 것이므로, 마이콤(203)을 표시 처리등의 평행 일로 이용하도록 하면, 그 구성 스케일-업된다.

물론, 상기 컴퓨터(201, 202)를 사용하기 때문에, 디지털 데이터의 비트수를 증가하여 유효값을 상승시키면, A-D 변환기의 구성이 효과적으로 스케일-업된다.

본 발명은 이러한 점을 감안한 것이므로, 그 목적으로는, 아날로그의 전압, 전류 신호를 수신하여 전력의 현재값 또는 적산값을 디지털 연산하는 신호 처리, 특히 무효 전력을 디지털 연산하기 위한 이상 처리를 포함한 신호 처리를 비교적 저비용이며 고속으로 실행 가능한 전력 연산 시스템을 제공하는 것이다.

상기 구성은, 시스템 요소를 가급적 하드웨어화하여 컴퓨터로 달성하는 것이 바람직하며, 시스템 전체를 LSI로 실현할 수 있으면 더욱 바람직하다.

상기 목적을 달성하는 본 발명의 하나의 특징은 어느 주기에서 교번하는 전압을 표시하는 제1 아날로그 신호와, 상기 주기에서 교번하는 전류를 표시하는 제2 아날로그 신호를 입력하여, 상기 제1 아날로그 신호의 입력값을 표시한 제1 디지털 신호와, 상기 제2 아날로그 신호의 입력값을 표시한 제2 디지털 신호를 출력하는 제1 시스템 요소와, 상기 제1 시스템 요소가 상기 제1 및 제2 아날로그 신호와 상기 제1 및 제2 시스템 신호중 하나의 신호의 신호값을 대체하는 회로 상태를 보유하여 상기 1개의 신호를 위상 시프트하는 이동 회로를 포함하며, 상기 제1 시스템 요소로부터 출력된 제1 및 제2 디지털 신호를 연산 처리하여 상기 전압 및 전류에 관여한 무효 전력을 나타낸 제3 디지털 신호를 제공하는 제2 시스템 요소를 특징으로 하는 전력 연산 시스템이다.

이 특징에 따르면, 동일한 주기의 전압 및 전류를 표시한 한쌍의 아날로그 입력 신호중 한쪽, 또는 그 입력 신호의 입력값을 나타낸 한쌍의 디지털 신호중 한쪽이 (어느) 시스템 요건에 있어서, 그 안의 이동 회로에 의한 필요에 대응하여 이상되며, 대응한 디지털 신호가 상기 시스템 요소로부터 다른 시스템 요소로 출력되며, 이 시스템 요소가 그들의 디지털 신호를 연산 처리함으로써 무효 전력을 나타낸 디지털 신호를 제공한다.

상기 이동 회로는, 이상 대상이 되는 신호의 신호값을 대체하는 회로 상태로 할 수 있으며, 이 회로 상태를 필요한 시간 보유함으로써 신호를 이상하기 때문에, 그 신호가 디지털 신호의 경우에 있어서도 신호의 비트수에 대응한 이상 처리를 반복할 필요가 없으며, 그 고속화가 가능해진다.

상기 목적을 달성하는 본 발명의 다른 특징은, 피측정계의 전압, 전류에 정비례하는 신호를 각각 A-D 변환기에 의해 디지털 신호로 변환하여 무효 전력을 연산하는 전력 연산 시스템에 있어서, 반도체 메모리를 이용한 이상 수단에 의해 전압 또는 전류의 디지털값으로 시간 지연을 제공하여 이상하는 것을 특징으로 한다.

이러한 구성에 따라 아날로그부를 작게할 수 있으며, LSI화해도 소형화되며 저렴해질 수 있으며, 소프트 처리를 최소한으로 한 소프트 처리를 용이하게 할 수 있다.

상기 목적을 달성하는 본 발명의 다른 특징은, 피측정계의 전압, 전류에 정비례하는 신호를 각각 A-D 변환기에 의해 디지털값으로 변환하여 무효 전력을 연산하는 전력 연산 시스템에 있어서, 시프트 레지스터를 이용한 이상 수단에 의해 전압 또는 전류의 디지털값으로 시간 지연을 제공하여 이상하는 것을 특징으로 한다.

이러한 구성에 따르면, 아날로그부를 작게할 수 있으며, LSI화해도 소형화되며 저렴해질 수 있으며, 모든 포트로 구성할 수 있다.

상기 목적을 달성하는 본 발명의 다른 특징은, 피측정계의 전압, 전류에 정비례하는 신호를 각각 A-D 변환기에 의해 디지털값으로 변환하여 무효 전력을 연산하는 전력 연산 시스템에 있어서, 전압 또는 전류값의 A-D 변환기의 전단에, 캐패시터, 저항기, 및 연산 증폭기로 이루어진 이동 회로를 설치하여 이상하는 것을 특징으로 한다.

이와 같은 구성에 따라, 모든 포트로 전력 연산 시스템을 구성할 수 있다.

본 발명의 상기 및 다른 목적, 특징 및 효과는 이하에 첨부 도면을 참조하여 이루어진 본 발명의 실시예를 통해 보다 분명해진다.

도 1은 종래의 전력 연산 시스템의 블록도.

도 2는 본 발명의 일 실시예에 따른 전력 연산 시스템으로 구성된 전력계를 포함한 전력 계측 시스템의 블록도.

도 3은 도 2의 전력계내의 무효 전력량 연산 시스템의 블록도.

도 4는 도 3의 무효 전력량 연산 시스템의 동작 타이밍을 도시한 타이밍 챠트.

도 5는 도 4의 무효 전력량 연산 시스템내의 이동 회로의 블록도.

도 6은 본 발명의 다른 실시예에 관한 전력 연산 시스템내의 무효 전력량 연산 시스템의 블록도.

도 7은 본 발명의 다른 실시예에 관한 전력 연산 시스템내의 무효 전력량 연산 시스템의 블록도.

도 8은 도 7의 무효 전력량 연산 시스템내의 이동 회로의 블록도.

＜도면의 주요 부분에 대한 부호의 설명＞

200 : 적분기

T1, T2 : 입력 단자

101, 102 : 델타 변조기

115 : 이상 회로

이하, 도면을 참조하여 본 발명의 실시예를 설명한다. 동일한 구성요소는 동일한 참조번호로 도시한다.

도 2는 본 발명의 제1 실시예에 따른 전력 연산 시스템으로 구성된 전력계 PM을 포함한 전력계측 시스템을 도시한다.

이 전력계측 시스템은 3상 교류 부하 L에 접속되는 전류·전압 측정 시스템 MS와, 상기 전력계 PM으로 구성된다.

전력계 PM은 측정 시스템 MS로부터 수신한 아날로그의 전류·전압 신호를 처리하여 유효 전력 및 무효 전력을 계산하는 신호 처리부 SP와, 계산된 유효 전력량 및 무효 전력량을 표시한 액정 표시부 LCD와, 이들의 신호 처리부 PS와 액정 표시부 LCD를 수용함과 동시에 이들에 공통의 외부 전원 입력 단자 EXT.PS.IN 및 필요한 신호 입출력 포트를 구비한 도시되지 않은 용기로 이루어진 유닛으로 구성된다.

3상 부하 L은 스타(star) 결선된 3계통의 부하 L1, L2, L3을 갖는다. 또, 부하의 결선은 델타형이어도 좋다.

전류·전압 측정 시스템 MS는 상기 3상 부하 L의 R, S, T 단자와 중성점 N 사이의 교류 전압 Vr, Vs, Vt의 진폭을 측정하여 그들의 순시값에 정비례한 진폭을 각각 갖는 아날로그 전압 신호 V1, V2, V3을 제공하는 전압 센서(V)와, 상기 3상 부하 L의 R, S, T단자에 흐르는 교류 전류 Ir, Is, It의 강도를 측정한 그들의 순시값에 정비례하는 강도를 각각 갖는 아날로그 전류 신호 i1, i2, i3을 제공하는 전류 센서(A)를 포함한다. 또, 전류·전압 측정 시스템 MS에서 복수계통의 단상 교류 부하에 걸리는 전압과 그들의 부하에 흐르는 전류를 측정하며, 그 결과를 아날로그 전류 신호 i1, i2, i3 및 아날로그 전압 신호 v1, v2, v3으로 출력해도 좋다.

신호 처리부 SP는 상기 아날로그 전류 신호 i1, i2, i3의 강도를 비례 교환하여 후술한 처리에 적합한 크기의 신호값을 갖는 아날로그 전류 신호 A1, A2, A3을 제공하는 트랜듀서 Td1, Td2, Td3와, 상기 아날로그 전압 신호 v1, v2, v3의 진폭을 비례 변환하여 후술한 처리에 적합한 크기의 신호값을 갖는 아날로그 전압 신호 V1, V2, V3을 제공하는 변압기 Tf1, Tf2, Tf3과, 상기 트랜듀서 Td1, Td2, Td3로부터 입력되는 아날로그 전류 신호(이하, 간단히 "입력 전류" 또는 "전류"라 함) A1, A2, A3 및 상기 변압기 Tf1, Tf2, Tf3으로부터 입력되는 아날로그 전압 신호(이하, 간단히 "입력 전압" 또는 "전압"라 함) V1, V2, V3을 처리하여 R, S, T 각 부호의 유효 전력 및 무효 전력의 현재값 [W, Var]을 디지털적으로 연출하는 대규모의 집적 회로 LSI와, 이 집적 회로 LSI에 클럭을 분배함과 동시에, 집적 회로 LSI로부터 입력된 디지털 신호에 기초한 R, S, T와 함께 다른 유효 전력 및 무효 전력의 적분값[Wh, Varh]를 나타낸 값을 계산하며, 상기 액정 표시부 LCD내의 제어 회로로부터의 요구 또는 도시되지 않은 입출력 인터페이스를 개재한 외부 신호에 응하여 대응한 계산 결과 및 제어 신호등을 액정 표시부 LCD 또는 외부에 출력하는 마이크로컴퓨터와, 신호 처리부 SP 전체에 필요한 전원을 공급하는 내부 전원 INT.PS로 이루어진다.

상기 마이크로컴퓨터는 필요한 프로그램 및 데이터가 저장된 ROM과, 내부 클럭 CLK와, 클럭 분배 처리, 상기 적분 계산하기 위한 계산 처리 및 계산 결과의 관리 처리, 및 액정 표시부 LCD 및 외부 회로를 위한 제어 처리등을 상기 프로그램에 따라 실행하는 중앙 처리 회로 CPU와, 상기 계산 결과 및 관련 데이터를 필요에 다라 저장하는 RAM을 구비한다. 이점, LSI에의 클럭 분배 처리를 회로적으로 실현하며, 그것을 집적 회로 LSI로 조합함으로써 마이크로컴퓨터의 부담을 더욱 경감해도 좋다.

집적 회로 LSI는 각각 입력 단자 T1 및 T2와, T3 및 T4와, T5 및 T6을 구비하며, 이들 단자에서 수신된 상기 입력 전압 및 전류 V1 및 A1와, V2 및 A2와, V3 및 A3를 처리하여 상기 3상 교류 부하 L과 함께 다른 무효 전력의 현재값을 디지털값으로서 제공하는 제1 내지 제3 무효 전력 연산부 Var-1, Var-2, Var-3과, 각각 입력 단자 T11 및 T12와, T13 및 T14와, T15 및 T16를 구비하며, 이들 단자에서 수신된 상기 입력 전압 및 전류 V1 및 A1와, V2 및 A2와, V3 및 A3를 실질적으로 디지털 처리하여 상기 3상 교류 부하 L과 함께 다른 유효 전력의 현재값을 디지털값으로 제공하는 제1 내지 제3 유효 전력 연산부 W-1, W-2, W-3을 갖는다.

이 전력계 PM은 따라서 상기 아날로그 전류 신호 i1, i2, i3 및 아날로그 전압 신호 v1, v2, v3을 입력하는(트랜듀서 Td1, Td2, Td3 및 변압기 Tf1, Tf2, Tf3의 집합으로서의) 인터페이스와, 이 인터페이스를 통해 입력된 아날로그의 전류 I1, I2, I3 및 전압 V1, V2, V3을 디지털 처리하여 복수계통의 유효 전력 및 무효 전력의 현재값을 계산하는(집적 회로 LSI으로서의) 전력 연산부와, 이 전력 연산기에서 연산된 값을 적분하여 유효 전력량 및 무효 전력량을 구하는(상기 마이크로컴퓨터의 계산 처리 기능으로서 실현된) 적분기와, 이 적분기에서 구해진 전력량을 필요에 따라 표시하는 (액정 표시기 LCD로서의) 디스플레이를 구비한 전력 연산 시스템으로 구성된다.

또한, 상기 집적 회로 LSI를 구성하는 유효 전력 및 무효 전력 연산부 W-1, W-2, W-3 및 Var-1, Var-2, Var-3 각각에 착안하면, 상기 전력 연산 시스템은 상기 인터페이스와, (개별의 유효 전력 연산부와 이에 대응하는 적분 처리로 각각 구성되는) 복수계통의 유효 전력량 연산 시스템과, (개별의 무효 전력 연산부와 이에 대응하는 적분 처리로 각각 구성되는) 복수계통의 무효 전력량 연산 시스템과, 상기 디스플레이와의 조합으로서 구성된다.

도 3은 상기 복수계통의 무효 전력량 연산 시스템내의 1계통의 연산 시스템 CS1을 도시하며, 도 4는 동 시스템 CS1의 무효 전력 연산부 (Var-1)의 동작 타이밍을 도시한다.

연산 시스템 CS1은 무효 전력 연산부(Var-1)과 이에 대응하는 마이크로컴퓨터의 적분 처리로서 실현되는 적분기(200)로 이루어진다. 이 적분기(200)를 솔리드 스테이트 회로로서 무효 전력 연산부(Var-1)로 조합함으로써 이 연산부 (Var-1)를 무효 전력량 연산부로 구성해도 좋다.

상기 무효 전력 연산부(Var-1)는, 단자 T2에서 수신한 아날로그의 입력 전류 A1를 주기 분해능 n개의 1-비트예로 양자화하여 디지털의 전류 신호 g(n)으로 변환함과 동시에, 단자 T1에서 수신한 아날로그의 입력 전압 V1을 마찬가지로 주기 분해능 n개의 1-비트예로 양자화하여 디지털의 전압 신호 f(n)로 변환하며, 이 전압 신호 f(n)을 입력 전압 V1의 1/4 주기분 지연시켜 이상한 이상 전압 신호 f1(n)을 제공하는 양자화·이동 회로로서의 이상식 AD 변환기 PSC1과, 상기 디지털의 전류 신호 g(n) 및 이상 전압 신호 f1(n)의 간이 샘플값 G(n) 및 F1(n)를 가감산(+/-)함으로써 이들 전류·전압 신호 g(n) 및 f1(n) 간의 승산(g X f1)처리를 행하는 승산 회로부로서의 디지털 승산기 DML과, 이 승산기의 DML의 승산결과 Q(n)을 가산(+)하여 주기적인 총계 ∮Q(n)를 충분히 무효 전력의 현재값(즉 현주기에서의 평균값) Q로서 출력하는 가산 회로로서의 주기적 전력 합산 PSM으로 이루어진다. 상기 적분기(200)는 상기 무효 전력의 현재값 Q를 적분 ∮Q하여 전력계 PM의 임의의 리셋시에서 현재까지의 무효 전력량을 Varh 단위로 제공한다.

상기 이상식 AD 변환기 PSC1은 한쌍의 델타 변조기(101, 102)과, 이동 회로(115)과, 비교기(114)를 구비하여 구성된다.

델타 변조기(101, 102)는 각각 1비트 A-D 변조기로서 기능하며, 입력 단자 T1, T2로부터 입력된 전압 V1, 전류 A1을 각각 1비트의 펄스 신호 f(n), g(n)으로 부호화하여 출력한다. 이 타이밍은 델타 변조기(101)의 경우, 클럭 Φ에 의해 결정하며, 델타 변조기(102)의 경우에는 클럭 Φ의 반전에 의해 결정된다.

델타 변조기(101)에서는, 클럭 Φ의 상승시에 적분기(105)의 출력 전압 F(n)과 입력 전압 V1의 크기가 비교기(103)에서 비교되며, V1＞F(n)시에는 델타 변조기(101)로부터 "H" 레벨이 출력되며, 적분기(105)에서 +△v가 적분된다. 한편, V1＜F(n)시에는, "L" 레벨이 출력되며, 적분기(105)에서 -△v가 적분된다.

델타 변조기(102)에서는, 클럭 Φ의 하강(결국 그 반전의 상승)시에는 적분기(106)의 출력 전류 G(n)와 입력 전류 A1의 크기가 비교기(104)에서 비교되며, A1＞G(n)시에는 델타 변조기(102)로부터 "H" 레벨이 출력되며, 적분기(106)에서 +△v가 적분된다. 한편, V1＜G(n)시에는, "L" 레벨이 출력되며, 적분기(105)에서 -△v가 적분된다.

이동 회로(115)는, 델타 변조기(101)의 펄스 출력 신호 f(n)을 90°분 지연시켜 펄스 신호 f1(n)을 출력한다. 이 지연시간 및 타이밍은 비교기(114)의 출력 신호를 참조하여 연산된다.

상기 디지털 승산기 DML은 한쌍의 업다운 카운터(107, 108)와, 데이터 셀렉터(109)와, 가감산기(110)와, 래치(111)와, 로직(113)을 구비하여 구성된다.

업다운 카운터(107, 108)은 각각 클럭 Φ 또는 그 반전의 펄스수를 상기 이상 전압 신호 f1(n) 및 전류 신호 g(n)의 비트값 "1", "0"에 따라 카운트업 또는 카운트 다운하며, 채택된 카운트값을 상기 간이 상태값 및 전류 A1의 입력 상태값을 고속 샘플링하여 A-D 변환한 것과 동일한 결과를 제공한다. 이 점, 업다운 카운터(107, 108)를 이상식 AD 변환기 PSC1의 일부로 보는것도 가능하다.

데이터 셀렉터(109)는 클럭 신호 kΦ(k는 샘플링 고속으로 동기하여 결정한다. 본 실시예에서는 k=1)에 따라, 업다운 카운터(107)의 출력 F1(n) 또는 업다운 카운터(108)의 출력 G(n)을 전환 선택하며, 가감산기(110)에 입력한다. 클럭 신호 kΦ의 "H"레벨로 F1(n)이 선택되며, 클럭 신호 kΦ의 "L"레벨로 G(n)이 선택된다.

클럭(113)은 델타 변조기(102)의 출력 g(n)과 클럭 Φ의 AND와, 이동 회로(115)의 출력 f1(n)과 클럭 Φ의 반전의 AND의 OR를 가감산기(110)로 출력한다. 클럭 Φ의 "H"레벨로 델타 변조기(102)의 출력 g(n)이 선택되며, 클럭 Φ의 "L"레벨로 이동 회로(115)의 출력 f1(n)이 선택된다.

가감산기(110)는 입력용의 A 노드, B 노드 및 (+/-) 노드와 출력용의 A±B 노드를 갖는다. 래치(111)의 출력 Q(n-1)이 A 노드로 입력되며, 데이터 셀렉터(109)의 출력 F1(n) 또는 G(n)이 B 입력 노드에 입력되며, 로직(113)의 출력이 (+/-) 입력 노드에 입력되며, 이 (+/-) 입력 노드에의 입력값에 따라 가감산기(110)가 가감산 처리{Q(n-1)±(F1(n) 또는 G(n))을 행하여 그 결과 Q(n)를 A±B 노드로부터 래치(111)에 출력한다. 상기 가감산 처리는, (+/-) 노드에의 입력이 "H"이면 가산, "L"이면 감산이 된다. 이 처리의 결과 Q(n)는 (순시) 전압 V1의 이상 상태값 X(순시) 전류 A1의 입력 상태값에 비례한 값이 된다.

래치(111)는 가감산기(110)로부터 현 데이터 Q(n)이 올 때까지 전 데이터 Q(n-1)을 보유하며, 현 데이터 Q(n)이 입력되면, 현 데이터 Q(n)을 보유한다. 래치(111)로부터는 보유된 데이터 값이 출력된다.

상기 합산 PSM은 Q(n)의 가산값이 소정값을 초래하는 정도로 단자(151)에 오버플로우 신호를 출력하여 0값으로 리셋하는 간이 가산 회로를 내장한다. 또한, 상기 마이크로컴퓨터는 상기 단자(151)로부터의 오버플로우 신호를 간단히 카운트 업하여 무효 전력량을 구하는 간이 연산 기능을 갖고 있으며, 부하 L의 정상적 동작시등에 외부 신호를 제공하여 이 기능을 선택함으로써, 마이크로컴퓨터의 부담을 더욱 경감할 수 있다.

합산 PSM으로부터 상기 간이 가산 회로를 제거한 구성으로 하는 것은 지장이 없으며, 반대로 합산 PSM과 적분기(200)를 제거하며, 그 대신에 상기 간이 가산 회로와 간이 연산 기능의 조합을 상용하도록 해도 좋다.

또, 상기 제2 및 제3 무효 전력 연산부 Var-2, Var-3은 상기 제1 무효 전력 연산부 Va-1와 회로 구성이 동일하여 설명을 생략한다. 또한, 상기 유효 전력 연산부 W-1, W-2, W-3은 모두 무효 전력 연산부 Var-1로부터 이동 회로(115)를 제거한 회로 구성으로 되며, 전압 이상 기능을 제거하면, 기능적으로도 변화하지 않기 때문에, 마찬가지로 설명을 생략한다.

도 5는 상기 이동 회로(115)의 구성을 도시한다.

이동 회로(115)는 2개의 카운터(121, 122)와, 가산기(123)와, 반도체 메모리로서의 RAM(124)을 구비하여 구성된다.

카운터(121)는 델타 변조기(101)를 구동하는 클록 Φ에 동기한 클록 Φ를 프리-런(free-run) 상태로 카운트하며, 이 카운트값에 의해 RAM(124)의 기록 어드레스(기록 번지)를 지정한다.

카운터(122)는 카운터(121)에 인가된 클럭 Φ와 동일한 클럭 Φ의 펄스수를 비교기(114)의 출력에 따라, 예를 들면 입력 전압 V1의 일주기분 카운트하며, 그 카운트값을 하위 2비트를 시프트하여, 입력 전압 V1의 1/4 주기(즉 90°) 지연분의 클럭수를 산출한다.

가산기(123)는 카운터(121)가 출력하는 RAM(124)의 기록 어드레스를 도시한 수치로, 카운터(122)가 출력하는 일주기의 카운트수의 1/4을 나타낸 수치를 가산하여 90°지연분의 어드레스를 산출한다. 가산기(123)의 출력은 RAM(124)의 판독 어드레스(판독 번지)를 지정한다.

본 실시예의 카운터(122)는, 입력 전압 V1의 일주기분의 클럭수를 카운트하며, 카운트수를 일주기마다 출력하도록 구성했지만, 복수 주기분의 클럭수를 카운트하며, 이 카운트수를 복수 주기마다 출력하도록 구성해도 좋다. 이와 같이, 복수 주기마다, 복수 주기분의 클럭수를 출력한 경우에도, 가산기(123)에 있어서, 이 입력된 복수 주기분의 클럭수로부터 1/4 주기분의 카운트수를 산출하며, 이 수치를 RAM(121)의 기록 어드레스를 도시한 수치로 가산하여 90°지연분의 어드레스를 산출할 수 있다.

게다가, 카운터(122)에 있어서, 카운트한 일주기분 또는 복수 주기분의 클럭수로부터 1/4 주기분의 카운트수를 산출하며, 이 수치를 출력하도록 구성하면, 가산기(123)에 있어서, 이 수치를 그대로 카운트(121)가 출력한 RAM의 기록 어드레스를 나타낸 수치로 가산함으로써 판독 어드레스를 산출할 수 있다.

RAM(124)는, 델타 변조기(101)의 출력 신호를 1클럭마다 순차 카운터(121)가 지시한 어드레스에 기록한다. 또한, 1클럭마다 순차 가산기(123)가 나타낸 어드레스의 데이터를 출력하여 다음 단의 업다운 카운터(107)에 입력한다. 이 RAM(124)는, 1비트를 저장하면 좋기 때문에, 1비트X N개의 것을 사용한다. 여기서 N은 입력 전압 V1의 일주기의 1/4 카운트수를 충분히 커버할 수 있는 것이며, 카운터(121)의 최대 카운트수를 이 N에 일치시킨다. 또, RAM(124)를 무효 전력 연산부 Var-1, Var-2, Var-3 사이에서 공통화하며, 대응한 어드레스 연산을 행하도록 해도 좋다.

본 실시예의 이동 회로(115)는, 델타 변조기(101)의 1비트 출력 데이터를 축차 기록하는 RAM(124)과, 클럭을 카운트하여 RAM(124)의 기록 어드레스를 지시하기 위한 카운터(121)와, 이상량을 결정하기 위해 설치되며, 피측정계의 전압에 정비례하는 신호 V1(50㎐등)의 주파수를 카운트하는 주파수 검출 수단인 카운터(122)와, 카운터(121)의 카운트값과 카운터(122)의 출력값을 가산한 RAM(124)의 판독 어드레스를 지시하기 위해 설치된 가산기로 구성된다.

이 구성에 따르면, 델타 변조기(101)의 1비트 출력 데이터를 입력 전압 V1의 90° 상응분만 지연함으로써, 도 3에 도시한 시스템에 무효 전력의 연산을 행할 수 있다.

본 실시예는 다음의 장점을 갖는다.

즉, 아날로그부가 매우 작으므로(1비트 A-D 변환기인 델타 변조기(101, 102)만), LSI화해도 소형화되며 비용을 저렴하게 할 수 있다. 또한, 이동 회로(115)는 종래에 따른 16비트등 다수의 비트를 시프트해야 한다는 것, 델타 변조기(101)의 출력단에서 처리를 행하여 1비트 데이터로 처리되어 회로를 소형화할 수 있다. 마이크로컴퓨터의 소프트 처리를 최소한으로 하여 소프트 처리를 쉽게 할 수 있다. 샘플링 속도를 고속으로 상승시키므로 고정밀도화할 수 있다.

다음에, 도 6을 참조하여 본 발명의 제2 실시예에 관한 무효 전력 시스템 CS2을 설명한다.

이 연산 시스템 CS2는 그 이상식 AD 변환기 PSC2가 도 3에 도시한 이상식 AD 변환기 PSC1내의 이동 회로(115)의 구성을 RAM형으로부터 도 6에 도시한 시프트 레지스터형으로 변경한 점에서 제1 실시예에 따른 연산 시스템 CS1과는 다르다.

도 6의 변환기 PSC2에서는, 이동 회로(115)가 카운터(131)와, 디코더(132)와, 복수의 시프트 레지스터(133)와, 복수의 AND 게이트(134)와, OR 게이트(135)를 구비하여 구성된다.

카운터(131)는 비교기(114)의 출력에 따라, 입력 전압 V1의 일주기분의 클럭 Φ수를 카운트하며, 일주기마다 그 카운트값을 출력한다.

디코더(132)는 카운터(131)에서 카운트한 V1의 일주기분의 카운트값으로부터 일주기 1/4에 상응하는 카운트값을 디코드하여, 복수의 AND 게이트(134)중 대응한 게이트(134)를 개방한다.

시프트 레지스터(133)는 델타 변조기(101)로부터 출력되는 1비트 데이터열을 클럭 Φ의 타이밍에 의해(즉 델타 변조기(101)의 각 1비트 출력마다) 시트프한다. 시프트 레지스터(133)는 델타 변조기(101)로부터 출력되는 데이터를 입력 전압 V1의 1/4분의 1주기의 시간분 커버할 수 있는 단수만 이용된다.

OR 게이트(135)는, 카운터(131)에서 카운트한 V1의 주기에 따라 시프트 레지스터(133)의 대응한 단수의 출력을 후단의 업다운 카운터(107)에 제공한다.

본 실시예의 카운터(131)는 입력 전압 V1의 일주기분의 클럭수를 카운트하며, 카운트수를 일주기마다 출력하도록 구성했지만, 복수 주기분의 클럭수를 카운트하며, 이 카운트수를 복수 주기마다 출력하도록 구성해도 좋다. 게다가, 카운터(131)에 있어서, 카운트한 일주기분 또는 복수 주기분의 클럭수로부터 1/4분의 1주기분의 카운트수를 산출하며, 이 수치를 출력하도록 구성해도 좋다.

본 실시예의 이동 회로(115)는 델타 변조기(101)의 1비트 출력 데이터를 승차 시프트하는 시프트 레지스터(133)와, 이상량을 결정하기 위해 설치되며, 피측정계의 전압에 정비례한 신호 V1(50㎐등)의 주파수를 카운트하는 주파수 검출 수단인 카운터(131)와, 소망단의 시프트 레지스터(133)를 선택하기 위해 설치된 게이트(134)군과, 카운터(131)의 출력에 기초하여 게이트(134)군의 게이트를 선택하는 선택 신호를 발생하는 디코더(132)로 구성된다.

이 구성에 따라, 델타 변조기(101)의 1비트 출력 데이터를 입력 전압 V1의 90° 상응분만 지연함으로써, 제1 실시예의 연산 시스템 CS1 마찬가지로 무효 전력의 연산을 행할 수 있다.

본 실시예는 다음의 장점을 갖는다.

즉, 아날로그부가 매우 작기 때문에(1비트 A-D 변환기인 델타 변조기(101, 102)만), LSI화해도 소형화되며 비용이 저렴해질 수 있다. 또한, 이동 회로(115)는 종래에 따른 16비트등 다수의 비트를 시프트해야 하는 것, 델타 변조기(101)의 출력단에서 시프트를 행하기 때문에, 1비트 데이터의 시프트로 되어 회로를 소형화할 수 있다. 무효 전력 연산부를 오버플로우하여 구성할 수 있다. 샘플링 속도를 고속으로 상승하므로 고정도화할 수 있다.

다음에, 도 7 및 도 8을 참조하여, 본 발명의 제3 실시예에 따른 무효 전력 연산 시스템 CS3을 설명한다.

이 연산 시스템 CS3은, 이 이상식 AD 변환기 PSC3이 도 3에 도시한 디지털 시프트형에서 도 7에 도시한 아날로그 시프트형으로 변경된다는 점에서 제1 및 제2 실시예과 다르다.

도 7의 변환기 PSC2에서는, 이상 회로(116)는 전압 입력 단자 T1과 델타 변조기(101) 사이에 개재되며, 단자 T1에 입력된 아날로그 전압 V1을 1/4 주기 시프트한다.

이 이상 회로(116)는, 도 8에 도시한 바와 같이 연산 증폭기(141)와, 저항기 R1, R2와, 캐패시터 C1과, 비교기(142)와, 카운터(143)와, 디코더(144)와, 복수의 스위칭 SW3-SWn과, 복수의 저항기 R3-Rn를 구비하여 구성된다. 이상량은 캐패시터 C1 및 저항기 R3-Rn의 시정수에 의해 결정된다.

캐패시터(142)는 입력 전압 V1을 비교하며, 펄스 신호로 한다.

카운터(143)는 클럭 Φ의 카운트를 비교기(142)의 일주기분 마다 행한다. 즉, 입력 전압 V1의 일주기분의 클럭 Φ의 수를 카운트하며, 그 카운트값을 일주기마다 출력한다. 또, 카운터(143)에 입력 전압 V1의 복수 주기분의 클럭수를 카운트시켜, 그 카운트값을 복수 주기마다 출력하도록 구성해도 좋다.

디코더(144)는 카운터(143)에서 카운트한 입력 전압 V1의 일주기분(또는 복수개 주기)의 카운트값을 디코드하며, 스위치 SW3-SWn중 대응하는 스위치를 개방한다.

본 실시예에서의 이상 회로(116)는 연산 증폭기(141)와, 캐패시터 C1과, 저항기 R1-Rn과, 이상량을 결정하기 위해 설치되어, 피측정계의 전압에 정비례하는 신호 V1(50㎐등)의 주파수를 카운트하는 주파수 검출 수단인 변환기(142) 및 카운터(143)와, 캐패시터 C1과 저항기 R3-Rn으로 함으로써 소망의 시정수를 설정하기 위해 스위치 SW3-SWn과, 카운터(143)의 출력에 기초하여 스위치 SW3-SWn중 소망의 스위치를 선택하는 선택 신호를 발생하는 디코더(144)로 구성된다.

이 구성에 따라, 델타 변조기(101)의 입력 신호를 전력 V1의 90°상응분만 지연함으로써, 도 7의 연산 시스템 CS3에서 무효 전력의 연산을 행할 수 있다.

본 실시예는, 다음의 장점을 갖는다.

즉 오버플로우로 구성할 수 있다. 샘플링 속도를 고속으로 상승시키므로 고정도화할 수 있다.

또, 상기 제1 내지 제3 실시예에 있어서, 1비트 A-D 변환기로서 델타 변조기(101, 102)를 이용하였지만, 델타 변조기(101, 102) 대신에 델타 시그마 변조기를 이용해도 마찬가지로 실시할 수 있다.

이상의 실시예의 설명으로부터 명백하듯이, 본 발명의 하나의 특징에 따르면, 상기 특징에 있어서, A-D 변환기가 1비트 A-D변환기로 이루어진다.

본 발명의 다른 특징에 따르면, 상기 특징에 있어서, 이상 수단이 A-D 변환기의 출력인 1비트 데이터로 시간 지연을 제공하는 이상 효과를 얻을 수 있다.

본 발명의 다른 특징에 따르면, 상기 특징에 있어서, 1비트 A-D 변환기의 추력인 1비트 데이터를 승차 기억하는 반도체 메모리와, 클럭을 카운트하여 반도체 메모리의 기록 어드레스를 지시하기 위한 카운터와, 이상 수단을 결정하기 위해 설치되어, 피측정계의 전압 또는 전류에 정비례하는 신호의 주파수를 카운트하는 주파수 검출 수단과, 카운터의 카운트값과 주파수 검출 수단의 출력값에 기초하여 반도체 메모리의 판독 어드레스를 지시하기 위해 설치된 수단을 포함한다.

본 발명의 다른 특징에 따르면, 상기 특징에 있어서, 이상 수단은, 1비트 A-D 변환기의 출력인 1비트 데이터를 축차 시프트하는 시프트 레지스터와, 이상량을 결정하기 위해 설치되어 피측정계의 전압 또는 전류에 정비례하는 신호의 주파수를 카운트하는 주파수 검출 수단과, 소망의 시프트 레지스터의 시프트단을 선택하기 위해 설치된 게이트 수단과, 주파수 검출 수단의 출력에 기초하여 게이트 수단의 게이트를 선택하는 선택 신호를 발생하는 디코더를 구비한다.

본 발명의 다른 특징에 따르면, 상기 특징에 있어서, 이상 수단은, 연산 증폭기와, 캐패시터와, 저항기와, 이상량을 결정하기 위해 설치되어 피측정계의 전압 또는 전류에 정비례하는 신호의 주파수를 카운트하는 주파수 검출 수단과, 캐패시터와 저항기에 의해 소망의 시정수를 얻기 위해 설치된 스위치 수단과, 주파수 검출수단의 출력에 기초하여 스위치 수단의 스위치를 선택하는 선택 신호를 발생하는 디코더를 구비한다.

본 발명의 다른 특징에 따르면, 상기 특징에 있어서, 주파수 검출 수단이 피측정계의 전압 또는 전류에 정비례하는 신호의 1주기마다 소정의 신호를 출력한다.

본 발명의 다른 특징에 따르면, 상기 특징에 있어서, 디지털 적산 수단이 설치되어 무효 전력량을 연산한다.

따라서, 본 발명에 따르면, 이하의 장점을 갖는 무효 전력 연산 시스템 및 무효 전력량 측정 장치를 실현할 수 있다.

아날로그부가 작으므로 LSI화해도 소형화되며 비용이 저렴해질 수 있다. 소프트 처리를 최소한으로 하여 소프트 처리를 쉽게 할 수 있으며, 오버플로우로 구성할 수 있다. 샘플링 속도를 고속으로 상승시키므로 고정도화할 수 있다.

이상에 본 발명의 실시예를 설명하였지만, 이것은 예시적인 설명이지 본 발명을 한정하는 것은 아니며, 당업자에 의해 다음에 나타낸 특허청구 범위로 본 발명의 여러가지 변경 양상을 실시가능한 것이 명백해진다.

Claims

어떤 주기로 교차하는 전압을 나타내는 제1 아날로그 신호와 상기 주기로 교차하는 전류를 나타내는 제2 아날로그 신호를 입력하여, 상기 제1 아날로그 신호의 입력값을 나타내는 제1 디지털 신호와 상기 제2 아날로그 신호의 입력값을 나타내는 제2 디지털 신호를 출력하는 제1 시스템 요소 -상기 제1 시스템 요소는, 상기 제1 및 제2 아날로그 신호와 상기 제1 및 제2 디지털 신호 중 1개 신호의 신호값을 대표하는 회로 상태를 보유하여 상기 1개의 신호를 위상 시프트하는 이상(移相) 회로를 포함함-, 및

상기 제1 시스템 요소로부터 출력된 제1 및 제2 디지털 신호를 연산 처리하여 상기 전압 및 전류에 관여한 무효 전력을 나타내는 제3 디지털 신호를 공급하는 제2 시스템 요소

를 포함하는 것을 특징으로 하는 전력 연산 시스템.
제1항에 있어서, 상기 이상 회로는 상기 제1 및 제2 디지털 신호 중의 하나를 이상하는 반도체 메모리로 이루어지는 것을 특징으로 하는 전력 연산 시스템.
제1항에 있어서, 상기 이상 회로는 상기 제1 및 제2 디지털 신호 중의 하나를 이상하는 복수열의 시프트레지스터로 이루어지는 것을 특징으로 하는 전력 연산 시스템.
제1항에 있어서, 상기 이상 회로는 상기 제1 및 제2 아날로그 신호 중의 하나를 이상하는 캐패시터, 저항 및 연산 증폭기의 조합으로 이루어지는 것을 특징으로 하는 전력 연산 시스템.
제1항에 있어서, 상기 제2 시스템 요소는 상기 제1 및 제2 디지털 신호의 값을 추출하여 가감산함으로써 상기 무효 전력을 산출하는 회로 요소를 갖는 것을 특징으로 하는 전력 연산 시스템.
제1항에 있어서, 상기 제3 디지털 신호를 처리하여 상기 무효 전력의 적산값을 나타내는 제4 디지털 신호를 공급하는 연산 처리부를 더 구비하는 것을 특징으로 하는 전력 연산 시스템.
제6항에 있어서, 상기 제4 디지털 신호를 처리하여 상기 무효 전력의 적산값을 무효 전력량으로서 표시하는 표시부를 더 구비하는 것을 특징으로 하는 전력 연산 시스템.
제1항에 있어서, 상기 제1 및 제2 시스템 요소를 포함하는 솔리드 스테이트 회로를 갖는 것을 특징으로 하는 전력 연산 시스템.
제8항에 있어서, 상기 솔리드 스테이트 회로를 포함하는 LSI를 갖는 것을 특징으로 하는 전력 연산 시스템.
피측정계의 전압, 전류에 정비례하는 신호를 각각 A-D 변환기에 의해 디지털값으로 변환하여 무효 전력을 연산하는 전력 연산 시스템에 있어서,

반도체 메모리를 이용한 이상 수단에 의해 전압 또는 전류의 디지털값에 시간 지연을 부여하여 이상하는 것을 특징으로 하는 전력 연산 시스템.
피측정계의 전압, 전류에 정비례하는 신호를 각각 A-D 변환기에 의해 디지털값으로 변환하여 무효 전력을 연산하는 전력 연산 시스템에 있어서,

시프트 레지스터를 이용한 이상 수단에 의해 전압 또는 전류의 디지털값에 시간 지연을 부여하여 이상하는 것을 특징으로 하는 전력 연산 시스템.
피측정계의 전압, 전류에 정비례하는 신호를 각각 A-D 변환기에 의해 디지털값으로 변환하여 무효 전력을 연산하는 전력 연산 시스템에 있어서,

전압 또는 전류측 A-D 변환기의 전단(前段)에 컨덴서, 저항기, 및 연산 증폭기로 이루어지는 이상 회로를 설치하여 이상하는 것을 특징으로 하는 전력 연산 시스템.
제10항에 있어서, 상기 A-D 변환기는 1비트 A-D 변환기이고, 상기 이상 수단은 A-D 변환기의 출력인 1비트 데이타에 시간 지연을 부여한 이상 효과를 초래하는 수단인 것을 특징으로 하는 전력 연산 시스템.
제11항에 있어서, 상기 A-D 변환기는 1비트 A-D 변환기이고, 상기 이상 수단은 상기 A-D 변환기의 출력인 1비트 데이타에 시간 지연을 부여하여 이상 효과를 초래하는 수단인 것을 특징으로 하는 전력 연산 시스템.
제12항에 있어서, 상기 A-D 변환기는 1비트 A-D 변환기인 것을 특징으로 하는 전력 연산 시스템.
제13항에 있어서, 상기 이상 수단은,

상기 1비트 A-D 변환기의 출력인 1비트 데이타를 축차 기억하는 반도체 메모리와,

클럭을 카운트하여 상기 반도체 메모리의 기록 어드레스를 지시하기 위한 카운터와,

이상량을 결정하기 위해 설치되고, 피측정계의 전압 또는 전류에 정비례하는 신호의 주파수를 카운트하는 주파수 검출 수단과,

상기 카운터의 카운터값과 상기 주파수 검출 수단의 출력값에 기초하여 반도체 메모리의 판독 어드레스를 지시하기 위해 설치된 수단

을 포함하는 것을 특징으로 하는 전력 연산 시스템.
제14항에 있어서, 상기 이상 수단은,

상기 1비트 A-D 변환기의 출력인 1비트 데이타를 축차 시프트하는 시프트레지스터와,

이상량을 결정하기 위해 설치되고, 피측정계의 전압 또는 전류에 정비례하는 신호의 주파수를 카운트하는 주파수 검출 수단과,

원하는 시프트레지스터의 시프트단을 선택하기 위해 설치된 게이트 수단과,

상기 주파수 검출 수단의 출력에 기초하여 상기 게이트 수단의 게이트를 선택하는 선택 신호를 발생하는 디코더

를 포함하는 것을 특징으로 하는 전력 연산 시스템.
제15항에 있어서, 상기 이상 회로는,

연산 증폭기와,

컨덴서와,

저항기와,

이상량을 결정하기 위해 설치되고, 피측정계의 전압 또는 전류에 정비례하는 신호의 주파수를 카운트하는 주파수 검출 수단과,

상기 컨덴서와 상기 저항기에 의해 원하는 시정수를 얻기 위해 설치된 스위치 수단과,

상기 주파수 검출 수단의 출력값에 기초하여 상기 스위치 수단의 스위치를 선택하는 선택 신호를 발생하는 디코더

를 포함하는 것을 특징으로 하는 전력 연산 시스템.
제16항에 있어서, 상기 주파수 검출 수단은 피측정계의 전압 또는 전류에 정비례하는 신호의 1주기마다 소정의 신호를 출력하는 것을 특징으로 하는 전력 연산 시스템.
제17항에 있어서, 상기 주파수 검출 수단은 피측정계의 전압 또는 전류에 정비례하는 신호의 1주기마다 소정의 신호를 출력하는 것을 특징으로 하는 전력 연산 시스템.
제18항에 있어서, 상기 주파수 검출 수단은 피측정계의 전압 또는 전류에 정비례하는 신호의 1주기마다 소정의 신호를 출력하는 것을 특징으로 하는 전력 연산 시스템.
제16항에 있어서, 상기 주파수 검출 수단은 피측정계의 전압 또는 전류에 정비례하는 신호의 주파수 주기마다 소정의 신호를 출력하는 것을 특징으로 하는 전력 연산 시스템.
제17항에 있어서, 상기 주파수 검출 수단은 피측정계의 전압 또는 전류에 정비례하는 신호의 주파수 주기마다 소정의 신호를 출력하는 것을 특징으로 하는 전력 연산 시스템.
제18항에 있어서, 상기 주파수 검출 수단은 피측정계의 전압 또는 전류에 정비례하는 신호의 복수 주기마다 소정의 신호를 출력하는 것을 특징으로 하는 전력 연산 시스템.
제10항에 있어서, 디지털 연산 수단을 더 설치하여 무효 전력량을 연산하도록 한 것을 특징으로 하는 전력 연산 시스템.
제11항에 있어서, 디지털 연산 수단을 더 설치하여 무효 전력량을 연산하도록 한 것을 특징으로 하는 전력 연산 시스템.
제12항에 있어서, 디지털 연산 수단을 더 설치하여 무효 전력량을 연산하도록 한 것을 특징으로 하는 전력 연산 시스템.