SU1120318A1 - Устройство дл вычислени экспоненциальных зависимостей - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЭКСПОНЕНЦИАЛЬНЫХ ЗАВИСИМОСТЕЙ, содержащее счетчик, элемент И, элемент задержки и блок вычислени  экспоненты , состо щий из первого и второго счетчиков, группы элементов И и элемента ИЛИ, причем выходы разр дов первого и второго счетчиков соединены соответственно с первыми и вторыми входами соответствующих элемен- тов И группы, выходы которлк соединены с входами элемента ИЛИ, выход которого соединен со счетным входом второго счетчика, выход которого подключен к выходу устройства, тактовый вход устройства соединен со учетным входом счетчика, отличающее с   тем, что, с целью повышени  точности, в него введены дешифратор единицы и одноразр дный блок пам ти, адресный вход и вход считывани  которого соединены соответственно с выходом старших разр дов счетчика и выходом дешифратора единицы, вход кЬто- рого соединен с выходом мпадших разр дов счетчика, выход одноразр дного (Л блока пам ти через элемент задержки соединен с инверсным входом элемента И, пр мой вход и выход которого соединены соответственно с тактовьм входом устройства и счетным входом первого счетчика блока вычислени  экспоненты.

Description

1

Изобретение относитс  к вычислительным средствам систем управлени  и измерительных систем и может быть использовано как дл  воспроизведени  функций значени ми кода, заданного в дискретные моменты времени, в промежутках между этими моментами, так и в качеств.е блока управлени  специализированных устройств, зан тых обработкой непрерывных процессов.

Известно устройство, содержащее счетчик и блок пам ти, причем разр дные выходы счетчика соединены соответственно с адресными входами блока Яам ти, управл к ций вход которого соединен с входом счетчика и подключен к тактовому входу устройства. В устройстве такт за тактом по адресному коду t , поступающему со счетчика адреса из блока пам ти,считываетс  код функциональной зависимости

f(t) СП.

Недостатком устройства  вл етс  большой объем оборудовани . Так, например, при воспроизведении экспоненты 6 при h 11 и емкости микросхем 1024x1 бит схема устройства содержит около 130 корпусов.

Наиболее близким к изобретению по технической сущности  вл етс  устройство, содержащее два счетчика, элемент И, триггер, .элемент задержки , схему сравнени  и блок вычислени  экспоненты, вход которого соединен с выходом элемента задержки и первым входом элемента И, второй Вход и выход которого соединены соответственно с выходом триггера и входом первого счетчика, выход блока вычислени  экспоненты соединен с первым входом схемы сравнени j выход и второй вход которой соединены соответственно с входом триггера и выходом второго счетчика, вход которого соединен с тактовым входом устройства и входом элемента задержки , причем блок вычислени  экспоненты содержит два счетчика, группу элементов И и элемент ИЛИ, выходы разр дов счетчиков соединены с первыми и вторыми входами соответствующих элементов И, выходы которых соединены с входами элемента ИЛИ, выход которого соединен с входом второго счетчика, вход первого и выход второго счетчиков соединены соответственно с входом и выходом блока вычислени  экспоненты L23.

03182

Недостатком известного устройства  вл етс  пониженна  точность воспроизведени  экспоненциальных зависимостей .

5 Цель изобретени  -повышение точности устройства.

Поставленна  цель достигаетс  тем, что в устройство -дл  вычислени  экспоненциальных зависимостей, со0 держаще, счетчик, элемент И, элемент задержки и блок вычислени  экспоненты , состо щий из первого и второго счетчиков, группы элементов И и элемента ИЛИ, причем выходы разр дов 5 первого и второго счетчиков соединены соответственно с первыми и вторыми входами соответствуюощх элементов И гpyпJIЫ, выходы которых соединены с входами элемента ИЛИ, выход которого 0 (Соединен со счетным входом второго счетчика, выход которого подключен к выходу устройства, тактовый вход устройства соединен со счетным входом счетчика, дополнительно введены 5 дешифратор единицы и одноразр дный блок пам ти, адресный вход и вход считывани  которого соединены соответственно с выходом старших разр дов счетчика и выходом дешифратора .. единицы, вход которого соединен с выходом младших разр дов счетчика, выход одноразр дного блока пам ти через элемент задержки соединен с инверсным входом элемента И,, пр мой вход и выход которого соединены соответственно с тактовым входом устройства и счетным входом первого счетчика блока вычислени  экспоненты.

На фиг.1 представлена блок-схема предлагаемого устройства; на фиг.2 блок-схема блока вычислени  экспоненты; на фиг. 3-4 - график и временна  диаграмма, по сн кнцие работу устройства .

Устройство дл  вычиспени  экспоненциальных зависимостей содержит блок 1 вычислени  экспоненты, счетчик 2, одноразр дный блок 3 пам ти, элемент 4 задержки, элемент И- 5-, дешифратор 6 единицы и вход 7 устройства .

Блок вычислени  экспоненты 1 содержит выход 8, счетчик 9, группу элементов И 10, счетчик 11 и элемент ИЛИ 12

5 Устройство работает следующим образом .

Тактовые импульсы поступают на пр мой вход элемента И 5 и на вход 31 счетчика 2, младшие К разр дов которого используютс  дл  формировани  интервала 2 тактов между коррекци ми , а старшие In разр дов формируют адрес поправки, котора  подаетс  на адресный вход одноразр дного блока 3 .пам ти. Через каждые 2 тактов дешиф ратором 6 единиц1з1 вырабатьшаетс  и поступает на управл ющий вход одноразр дного блока 3 пам ти сигнал Чтение, по которому считанный двоичный разр д ,0 или 1 задерживаетс  на половину такта элементов 4 задерж ки и при единичном значении запрещае прохождение тактового импульсачерез элемент И 5. В промежутках между импульсами Чтение на выходе одноразр дного блока 3 пам ти формируетс  нулевой сигнал, который подтверждает с  элементом 4 задержки и открывает элемент И 5 дл  прохождени  через него тактовых импульсов на вход блока 1 вычислени  экспоненты. Преимущества предлагаемой схемы заключаютс  в том, что.экономи  обо84 . рудовапи  пам ти за счет перехода от запоминани  многоразр дных сигналов к одноразр дным сокращает число запоминаемых чисел в 2 раз. Схема блока вычислени  экспоненты может быть обобщена.на другие функции и может иметь один или несколько выходов f(), fj (t) этом введение одноразр дного блока пам ти в качестве регул тора подачи тактовых импульсов на вход блока вычислени  экспоненты позвол ет уменьшить.погрешность путем предварительного мо,делировани  погрешностей преобразовател  на ЭВМ, минимизировать погрешности воспроизведени  единственной или всей совокупности функций (например , синусно-косинусное устройство , устройство воспроизведени  обратной и логарифмической функцией и др.). Кроме того, сокращение дополнительных незначащих разр дов за счет повьшени  точности позвол ет увеличить скорость воспроизведени  функций в сравнении со .скоростью цифрового аналога.

Фиг2

Claims (1)

1. УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЭКСПОНЕНЦИАЛЬНЫХ ЗАВИСИМОСТЕЙ, содержащее счетчик, элемент И, элемент задержки и блок вычисления экспоненты, состоящий из первого и второго 'счетчиков, группы элементов И и элемента ИЛИ, причем выходы разрядов первого и второго счетчиков соединены соответственно с первыми и вторы- ми входами соответствующих элемен-.’ тов И группы, выходы которых соединены с входами элемента ИЛИ, выход которого соединен со счетным входом второго счетчика, выход которого подключен к выходу устройства, тактовый вход устройства соединен со счетным входом счетчика, отличающееся тем, что, с целью повышения точности, в него введены дешифратор единицы и одноразрядный блок памяти, адресный вход и вход считывания которого соединены соответственно с выходом старших разрядов счетчика и выходом дешифратора единицы, вход которого соединен с выходом младших разрядов счетчика, выход одноразрядного' блока памяти через элемент задержки соединен с инверсным входом элемента И, прямой вход и выход которого соединены соответственно с тактовым входом устройства и счетным входом первого счетчика блока вычисления экспоненты.

   <Put1

   SU „1120318 >

   1 1120318 2