KR101234944B1 - 전력량 산출 장치 및 방법 - Google Patents

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Abstract

본 발명은 전력량 산출 장치 및 방법에 관한 것이다. 본 발명의 실시예에 따라, 시그마-델타 아날로그-디지털 컨버팅을 이용한 전력량 산출장치에 있어서, 전압 및 전류 신호 각각에 해당하는 아날로그신호를 시그마-델타 변조방식으로 디지털화하는 다수의 시그마-델타 변조기; 시그마-델타 변조기에서 출력된 디지털신호를 각각 임시 저장하고 순차적으로 출력하는 다수의 레지스터; 클럭에 맞추어 인터럽트신호를 생성하되 매 클럭마다 디지털신호처리블럭에 토글링신호로 전달하는 인터럽트신호 생성기; 및 다수의 레지스터로부터 출력되는 디지털신호를 입력받고 전달받은 토글링신호에 따라 곱셈누적연산을 수행하고 전력량을 산출하는 디지털신호처리블럭; 을 포함하여 이루어지는 전력량 산출장치가 제안된다. 또한, 전력량 산출방법이 제안된다.

Description

전력량 산출 장치 및 방법{APPARATUS AND METHOD FOR POWER COMPUTATION}
본 발명은 전력량 산출 장치 및 방법에 관한 것이다. 구체적으로는 시그마-델타 변조기와 디지털처리블럭을 이용한 전력량 산출 장치 및 방법에 관한 것이다.
전자식 전력량계를 위한 SOC(System on a Chip)는 일반적으로 아날로그 신호를 디지털 신호로 변화해주는 아날로그-디지털 컨버터(ADC)와 전류와 전압신호를 받아 사용된 전력량을 계산해 주는 전력량 계산 블럭, 그리고 제어를 담당하는 블럭의 3개의 블럭으로 이루어진다. 이 중 ADC는 높은 정밀도와 낮은 주파수의 변환을 요구하는 전력량계의 특성상 시그마-델타 ADC가 사용되고 있다. 이 시그마-델타 ADC는 시그마-델타 변조기와 필터 블럭으로 나눌 수 있다. 시그마-델타 변조기는 입력되는 신호를 PCM(Pulse Coded Modulation) 방식으로 변조해주는 아날로그 블럭이며, 필터는 변조된 신호를 각각의 디지털 신호로 매핑(mapping)시켜주는 블럭이다. 디지털 필터 블럭은 고성능을 위해 3단 내지 4단의 필터들로 구성되어 있으며 하드웨어의 크기 또한 매우 크다. 전력량계는 용도에 따라 단상 3선식 전력량계와 3상 4선식 전력량계로 나누어 지는데, 단상 3선식 전력량계의 경우 3개, 3상 4선식 전력량계의 경우 7개의 시그마-델타 ADC를 필요로 한다. 전체 SOC에서 시그마-델타 ADC가 차지하는 면적이 매우 크며 3상 4선식의 경우 50%이상의 면적을 차지할 수 도 있다. 따라서 전력량계를 위한 SOC를 설계하는데 있어서 시그마-델타 ADC의 크기를 얼마나 많이 줄일 수 있는지는 매우 중요한 이슈이다.
시그마-델타 ADC는 언급한 바와 같이 시그마-델타 변조기와 디지털 필터로 이루어져 있는데, 디지털 필터는 데시메이션(Decimation) 필터를 사용한다. 데시메이션 필터는 일반적으로 CIC 필터와 두 개 또는 세 개의 하프밴드(Half band) 필터로 구성되어 있다. CIC 필터는 덧셈 연산을 누적해서 수행하는 구조이고, 하프밴드(Half band) 필터는 곱셈-누적 연산(Multiply-Accumulation, 이하 MAC)을 수행하는 구조이다. CIC 필터의 덧셈 연산기는 일반적으로 6~8개가 사용되는 반면 하프밴드 필터의 MAC 연산은 두 개 또는 세 개의 필터를 합하여 대략 100개 남짓의 많은 수가 사용된다. 하프밴드 필터의 MAC을 필요 개수만큼 모두 내장하여 하드웨어를 만든다면 대략 시그마-델타 변조기와 CIC필터, 하프밴드 필터의 크기는 대략 3:0.5:6.5의 크기비를 갖는다. 즉, 필터의 크기가 시그마-델타 ADC의 크기를 상당부분 차지하고 있다.
본 발명에서는 전술한 문제를 해결하기 위한 것으로, 디지털처리블럭을 이용함으로써 데이메이션 필터를 구현하도록 하여 시그마-델타 아날로그-디지털 컨버터의 크기를 줄이는 기술을 제공하고자 한다.
전술한 문제를 해결하기 위하여, 본 발명의 제1 실시예에 따라, 시그마-델타 아날로그-디지털 컨버팅을 이용한 전력량 산출장치에 있어서, 전압 및 전류 신호 각각에 해당하는 아날로그신호를 시그마-델타 변조방식으로 디지털화하는 다수의 시그마-델타 변조기; 시그마-델타 변조기에서 출력된 디지털신호를 각각 임시 저장하고 순차적으로 출력하는 다수의 레지스터; 클럭에 맞추어 인터럽트신호를 생성하되 매 클럭마다 디지털신호처리블럭에 토글링신호로 전달하는 인터럽트신호 생성기; 및 다수의 레지스터로부터 출력되는 디지털신호를 입력받고 전달받은 토글링신호에 따라 곱셈누적연산을 수행하고 전력량을 산출하는 디지털신호처리블럭; 을 포함하여 이루어지는 전력량 산출장치가 제안된다.
또 하나의 예에 따르면, 클럭 생성기에서 생성된 클럭에 동기화하여 시그마-델타 변조기 및 레지스터가 동작하여 신호를 출력하고, 인터럽트신호 생성기는 클럭 생성기에서 생성된 클럭에 동기화하여 인터럽트신호를 생성하여 매 클럭마다 디지털신호처리블럭에 토글링신호로 전달한다.
또한, 전술한 문제를 해결하기 위하여, 본 발명의 제2 실시예에 따라, 시그마-델타 아날로그-디지털 컨버팅을 이용한 전력량 산출장치에 있어서, 전압 및 전류 신호에 해당하는 아날로그신호를 다중 입력받아 멀티플렉싱을 수행하는 멀티플렉서; 멀티플렉서에서 다중화된 아날로그신호를 시그마-델타 변조방식으로 디지털화하는 시그마-델타 변조기; 시그마-델타 변조기로부터 출력되는 디지털신호를 입력받아 전압 및 전류신호별로 디멀티플렉싱하여 순차로 출력하는 디멀티플렉서; 디멀티플렉서에서 출력되는 디지털신호를 각각 임시 저장하고 순차적으로 출력하는 다수의 레지스터; 클럭에 맞추어 인터럽트신호를 생성하되 매 클럭마다 디지털신호처리블럭에 토글링신호로 전달하는 인터럽트신호 생성기; 및 다수의 레지스터로부터 순차적으로 출력되는 전압 및 전류 디지털신호를 입력받아 전달받은 토글링신호에 따라 곱셈누적연산을 수행하는 디지털신호처리블럭; 을 포함하여 이루어지는 전력량 산출장치가 제안된다.
또한, 하나의 예에서, 시그마-델타 변조기 및 레지스터는 클럭 생성기에서 생성된 제1 클럭에 따라 동작하여 신호를 출력하고, 인터럽트신호 생성기는 클럭 생성기에서 생성된 제2 클럭에 따라 인터럽트신호를 생성하여 매 클럭마다 디지털신호처리블럭에 토글링신호로 전달하고, 제1 클럭은 제2 클럭에 동기될 수 있다.
또한, 제1 클럭의 속도는 제2 클럭에 비해 빠를 수 있다.
또 하나의 예에 따르면, 전압 및 전류 신호는 3상 신호이고, 다수의 레지스터는 각 상 및 전압과 전류 신호별로 임시 저장하도록 적어도 6개의 레지스터가 구비된다.
또한, 전력량 산출장치 발명의 또 하나의 예에 따르면, 디지털신호처리블럭은 내부에 메모리를 포함하여 레지스터로부터 순차적으로 입력받은 신호를 메모리에 임시 저장하며 토글링신호에 따라 곱셈누적연산을 수행한다.
다음으로 전술한 문제를 해결하기 위하여, 본 발명의 제3 실시예에 따라, 시그마-델타 아날로그-디지털 컨버팅을 이용한 전력량 산출방법에 있어서, 전압 및 전류 신호 각각에 해당하는 아날로그신호를 다수의 시그마-델타 변조기에서 시그마-델타 변조방식으로 디지털화하는 시그마-델타 변조단계; 시그마-델타 변조단계에서 출력된 디지털신호를 다수의 레지스터에 각각 임시 저장한 후 순차적으로 출력하는 임시 저장단계; 클럭에 맞추어 인터럽트신호를 생성하되 매 클럭마다 디지털신호처리블럭에 토글링신호로 전달하는 인터럽트신호 생성단계; 및 디지털신호처리블럭에서 다수의 레지스터로부터 출력되는 디지털신호를 입력받고 전달받은 토글링신호에 따라 곱셈누적연산을 수행하고 전력량을 산출하는 전력량 산출단계; 를 포함하여 이루어지는 전력량 산출방법이 제안된다.
또한, 하나의 예에 따르면, 시그마-델타 변조단계에서는 클럭 생성기에서 생성된 클럭에 따라 디지털화하고, 임시 저장단계에서는 클럭 생성기에서 생성된 클럭에 따라 임시 저장된 신호를 출력하고, 인터럽트신호 생성단계에서는 시그마-델타 변조단계 또는 임시 저장단계에서의 출력 클럭과 동일하게 클럭 생성기에서 생성된 클럭에 맞추어 인터럽트신호를 생성하여 매 클럭마다 디지털신호처리블럭에 토글링신호로 전달한다.
그리고 전술한 문제를 해결하기 위하여, 본 발명의 제4 실시예에 따라, 시그마-델타 아날로그-디지털 컨버팅을 이용한 전력량 산출방법에 있어서, 전압 및 전류 신호에 해당하는 아날로그신호를 다중 입력받아 멀티플렉싱을 수행하는 멀티플렉싱 단계; 멀티플렉싱 단계에서 다중화된 아날로그신호를 시그마-델타 변조기에서 시그마-델타 변조방식으로 디지털화하는 시그마-델타 변조단계; 시그마-델타 변조단계로부터 출력되는 디지털신호를 입력받아 전압 및 전류신호별로 디멀티플렉싱하여 순차로 출력하는 디멀티플렉싱 단계; 디멀티플렉싱 단계에서 출력되는 디지털신호를 다수의 레지스터에서 각각 임시 저장하고 순차적으로 출력하는 임시 저장단계; 클럭에 맞추어 인터럽트신호를 생성하되 매 클럭마다 디지털신호처리블럭에 토글링신호로 전달하는 인터럽트신호 생성단계; 및 디지털신호처리블럭에서 다수의 레지스터로부터 순차적으로 출력되는 전압 및 전류 디지털신호를 입력받아 전달받은 토글링신호에 따라 곱셈누적연산을 수행하는 전력량 산출단계; 를 포함하여 이루어지는 전력량 산출방법이 제안된다.
또한, 하나의 예에 따르면, 시그마-델타 변조단계에서는 클럭 생성기에서 생성된 제1 클럭에 따라 디지털화하고, 인터럽트신호 생성단계에서는 클럭 생성기에서 생성된 제2 클럭에 맞추어 인터럽트신호를 생성하여 매 클럭마다 디지털신호처리블럭에 토글링신호로 전달하고, 제1 클럭은 제2 클럭에 동기될 수 있다.
또한, 제1 클럭의 속도는 제2 클럭에 비해 빠를 수 있다.
본 발명의 실시예에 따라, 전력량계용 SOC에서 시그마-델타 아날로그-디지털 컨버터 중 데시메이션 필터를 디지털처리블럭을 이용하여 처리함으로써 시그마-델타 아날로그-디지털 컨버터의 크기를 줄일 수 있다.
본 발명의 다양한 실시예에 따라 직접적으로 언급되지 않은 다양한 효과들이 본 발명의 실시예들에 따른 다양한 구성들로부터 당해 기술분야에서 통상의 지식을 지닌 자에 의해 도출될 수 있음은 자명하다.
도 1은 본 발명의 하나의 실시예에 따른 전력량 산출장치를 개략적으로 나타내는 블럭도이다.
도 2는 본 발명의 하나의 실시예에 따른 전력량 산출장치를 개략적으로 나타내는 회로도이다.
도 3은 본 발명의 다른 하나의 실시예에 따른 전력량 산출장치를 개략적으로 나타내는 블럭도이다.
도 4는 본 발명의 다른 하나의 실시예에 따른 전력량 산출장치를 개략적으로 나타내는 회로도이다.
도 5는 본 발명의 또 다른 하나의 실시예에 따른 전력량 산출방법을 개략적으로 나타내는 흐름도이다.
도 6은 본 발명의 다른 또 하나의 실시예에 따른 전력량 산출방법을 개략적으로 나타내는 흐름도이다.
전술한 과제를 달성하기 위한 본 발명의 실시예들이 첨부된 도면을 참조하여 설명될 것이다. 본 설명에 있어서, 동일부호는 동일한 구성을 의미하고, 중복되거나 발명의 의미를 한정적으로 해석되게 할 수 있는 부가적인 설명은 생략될 수 있다.
구체적인 설명에 앞서, 본 명세서에서 하나의 구성요소가 다른 구성요소와 '직접 연결' 또는 '직접 결합' 등으로 언급되지 않는 이상, 단순히 '연결' 또는 '결합' 등으로 언급된 경우에는 '직접적으로' 연결 또는 결합될 수 있고, 나아가 그들 사이에 또 다른 구성요소가 삽입되어 연결 또는 결합되는 형태로도 존재할 수 있다.
본 명세서에 비록 단수적 표현이 기재되어 있을지라도, 발명의 개념에 반하지 않고 해석상 모순되거나 명백하게 다르게 해석되지 않는 이상 복수의 구성 전체를 대표하는 개념으로 사용될 수 있음에 유의하여야 한다.
본 명세서에서 '포함하는', '갖는', '구비하는', '포함하여 이루어지는' 등의 기재는 하나 또는 그 이상의 다른 특징이나 구성요소 또는 그들의 조합의 존재 또는 부가 가능성이 있는 것으로 이해되어야 한다.
우선, 본 발명의 제1 실시예들에 따른 전력량 산출장치를 도면을 참조하여 구체적으로 살펴본다.
도 1은 본 발명의 하나의 실시예에 따른 전력량 산출장치를 개략적으로 나타내는 블럭도이고, 도 2는 본 발명의 하나의 실시예에 따른 전력량 산출장치를 개략적으로 나타내는 회로도이다.
도 1 및 2를 참조하면, 하나의 실시예에 따른 시그마-델타 아날로그-디지털 컨버팅을 이용한 전력량 산출장치는 다수의 시그마-델타 변조기(10), 다수의 레지스터(30), 인터럽트신호 생성기(50) 및 디지털신호처리블럭(70)을 포함하여 이루어진다.
도 1 및 2를 참조하면, 다수의 시그마-델타 변조기(10)는 전압 및 전류 신호 각각에 해당하는 아날로그신호를 시그마-델타 변조방식으로 디지털화한다. 시그마-델타 변조기(10)로 입력되는 전압 및 전류 신호 각각에 해당하는 아날로그신호는 전압 및 전류 센서(도시되지 않음) 각각을 통해 검출된 신호일 수 있다. 시그마-델타 변조는 델타-시그마 변조로 불리고, 오버샘플링 기법을 이용하여 디지털 신호를 산출한다. 시그마-델타 변조의 원리는 신호의 값을 예측하여, 오차를 구하고, 누적된 오차를 이용하여 오차를 보정해 나간다.
다음으로, 다수의 레지스터(30)를 살펴보면, 다수의 레지스터(30)는 시그마-델타 변조기(10)에서 출력된 디지털신호를 각각 임시 저장하고 순차적으로 출력한다.
계속하여, 도 1 및 2를 참조하면, 인터럽트신호 생성기(50)는 클럭에 맞추어 인터럽트신호를 생성한다. 이때, 인터럽트신호 생성기(50)는 생성된 인터럽트신호를 매 클럭마다 디지털신호처리블럭(70) 혹은 마이크로 연산유닛(MCU)에 토글링신호로 전달한다. 인터럽트신호 생성기(50)는 단순히 매 클럭마다 디지털신호처리블럭(70) 또는 MCU에 토글링신호를 발생시켜 주면 되므로 매우 간단한 구조를 구비할 수 있다. 하나의 예에서, 인터럽트신호 생성기(50)는 시그마-델타 변조기(10) 및/또는 레지스터(30)의 동작 클럭에 맞추어 인터럽트신호를 생성시켜 매 클럭 마다 디지털신호처리블럭(70) 또는 MCU에 토글링신호를 제공할 수 있다. 이때, 시그마-델타 변조기(10)와 레지스터(30) 모두 클럭에 동기되어 동작하기 때문에 동기화된 클럭을 기본으로 인터럽트신호 생성기(50)는 인터럽트 신호를 생성하여 제공할 수 있다.
계속하여, 도 1 및 2를 참조하면, 디지털신호처리블럭(70)은 다수의 레지스터(30)로부터 출력되는 디지털신호를 입력받는다. 이때, 인터럽트신호 생성기(50)로부터 전달받은 토글링신호에 따라 디지털신호에 대한 곱셈누적연산을 수행하고 전력량을 산출한다. 전력량계에서 전력량 산출을 위해 사용되는 연산 프로세서가 점차 고사양화되어 가면서, 고사양의 연산 프로세서로서의 본 발명의 디지털신호처리블럭(70) 또는 마이크로연산유닛(MCU)은 디지털신호처리를 위한 곱셈 누적 연산(Multiply-Accumulation, 이하 MAC) 구조를 가지고 있어, 종래의 시그마-델타 아날로그-디지털 컨버터의 데시메이션(Decimation) 필터를 구성하는 하프밴드(Half band) 필터 처리하기에 매우 좋은 구조를 가지고 있다. 또한, 종래의 데시메이션(Decimation) 필터에서 처리해야 하는 데이터들은 주로 20비트 내외로 32비트 고사양의 디지털신호처리블럭(70) 또는 마이크로연산유닛(MCU)에서 처리하기에 적합할 수 있다. 게다가, 종래의 데시메이션 필터를 구성하기 위해서 곱셈-덧셈기는 하나만 사용하더라도 레지스터는 100여개를 사용해야 하고, 100여개의 20여비트 레지스터는 데시메이션 필터의 대부분을 차지할 만큼 크기가 큰 반면에, 본 발명의 디지털신호처리블럭(70) 또는 마이크로연산유닛(MCU)은 기본적으로 데이터 처리를 위한 메모리를 가지고 있어, 결국 데시메이션 필터의 구성요소인 MAC 구조와 메모리를 모두 가지고 있으므로, 데시메이션 필터의 하드웨어를 없애고 시그마-델타 변조기(10)와 디지털신호처리블럭(70) 또는 마이크로연산유닛(MCU)을 이용하여 시그마-델타 아날로그-디지털 컨버터의 연산을 수행할 수 있다. 즉, 본 실시예에서, 디지털신호처리블럭(70)은 종래의 시그마-델타 아날로그-디지털 컨버터의 데시메이션(Decimation) 필터를 구성하는 하프밴드(Half band) 필터의 곱셈 누적연산의 기능을 수행함으로써, 데시메이션 필터를 구현할 수 있게 된다. 다만, 이러한 기능을 수행하기 위해서는, 예컨대 시그마-델타 변조기(10)의 출력이 발생될 때마다 디지털신호처리블럭(70)에 시그마-델타 변조기(10)의 출력의 발생을 알려주는 신호가 필요할 수 있다. 시그마-델타 변조기(10)의 출력은 매 클럭 규칙적으로 발생되는 클럭이므로, 인터럽트신호 생성기(50)는 단순히 매 클럭마다 디지털신호처리블럭(70)에 토글링신호를 발생시켜주면 된다. 이에 따라, 본 실시예에서는 인터럽트신호 생성기(50)에서 토글링신호를 디지털신호처리블럭(70)에 제공하게 된다.
하나의 예에서, 디지털신호처리블럭(70)은 마이크로 연산 유닛(MCU)일 수 있다.
또한, 하나의 예에 따르면, 디지털신호처리블럭(70) 또는 마이크로 연산 유닛(MCU)은 내부에 메모리(71)를 포함하고 있다. 이때, 레지스터(30)로부터 순차적으로 입력받은 신호를 메모리(71)에 임시 저장하고, 토글링신호에 따라 디지털신호에 대한 곱셈누적연산을 수행한다.
본 발명의 제1 실시예에 따르면, 각각의 전류 또는 전압신호에 대한 아날로그 신호마다 시그마-델타 변조기(10)를 통해 디지털화하고 다시 레지스터(30)를 거쳐 디지털신호처리블럭(70)에서 각각의 디지털신호가 연산되어 전력량을 산출할 수 있게 된다.
또 하나의 예에 따르면, 전력량 산출 장치는 클럭신호를 생성하는 클럭 생성기(도시되지 않음)를 더 포함할 수 있다. 도 2를 참조하면, 이때, 클럭 생성기(도시되지 않음)에서 생성된 제1 클럭에 따라 시그마-델타 변조기(10)에서 디지털화하고, 레지스터(30)는 임시 저장된 신호를 출력한다. 또한, 인터럽트신호 생성기(50)는 시그마-델타 변조기(10) 및/또는 레지스터(30)의 출력과 동일하게 클럭 생성기에서 생성된 제1 클럭에 맞추어 인터럽트신호를 생성하여 매 클럭마다 디지털신호처리블럭(70)에 토글링신호로 전달한다. 도 2를 참조하면, 시그마-델타 변조기(10)는 디지털신호처리블럭(70)과 비동기로 서로 다른 클럭을 사용하며, 인터럽트신호는 시그마-델타 변조기(10)와 동기된 제1 클럭에 의해 인터럽트신호 생성기(50)에서 생성될 수 있다. 이때, 디지털신호처리블럭(70)은 시그마-델타 변조기(10)의 동작과 상관없이 빠른 출력을 위해 빠른 제2 클럭으로 동작할 수 있고, 제1 클럭과 동기를 맞을 필요가 없다.
다음으로, 본 발명의 제2 실시예들에 따른 전력량 산출장치를 도면을 참조하여 구체적으로 살펴본다. 본 실시예들에서는 전술한 제1 실시예의 구성들과 중복되는 구성들을 포함하는바, 전술한 제1 실시예의 설명 내지 도 1 및 2가 참조될 수 있을 것이다.
도 3은 본 발명의 다른 하나의 실시예에 따른 전력량 산출장치를 개략적으로 나타내는 블럭도이고, 도 4는 본 발명의 다른 하나의 실시예에 따른 전력량 산출장치를 개략적으로 나타내는 회로도이다.
도 3 및 4를 참조하면, 하나의 실시예에 따른 시그마-델타 아날로그-디지털 컨버팅을 이용한 전력량 산출장치는 멀티플렉서(110), 시그마-델타 변조기(120), 디멀티플렉서(130), 다수의 레지스터(140), 인터럽트신호 생성기(150) 및 디지털신호처리블럭(160)을 포함하여 이루어진다.
도 3 및 4를 참조하면, 멀티플렉서(110)는 전압 및 전류 신호에 해당하는 아날로그신호를 다중 입력받아 멀티플렉싱을 수행한다. 하나의 예에 따르면, 전압 및 전류 신호는 단상 또는 다상신호일 수 있고, 예컨대 3상 신호일 수 있다. 멀티플렉서(110)로 입력되는 신호는 각 상별로 전압 및 전류 센서(도시되지 않음) 각각을 통해 검출된 신호일 수 있다.
도 3 및 4를 참조하면, 시그마-델타 변조기(120)는 멀티플렉서(110)에서 다중화된 아날로그신호를 시그마-델타 변조방식으로 디지털화한다. 제1 실시예에서와 달리 멀티플렉서(110)를 구비함으로써, 하나의 시그마-델타 변조기(120)만을 구비하고 있다.
계속하여, 도 3 및 4를 참조하면, 디멀티플렉서(130)는 시그마-델타 변조기(120)로부터 출력되는 디지털신호를 입력받아 전압 및 전류신호별로 디멀티플렉싱하여 순차로 출력한다. 본 실시예에서는 레지스터(140)에서 각각 전류 또는 전압 신호별로 디지털신호를 임시 저장하여 순차로 디지털신호처리블럭(160)으로 제공하게 되므로, 다수의 레지스터(140) 전단에 디멀티플렉서(130)를 구비하게 된다.
계속하여, 도 3 및 4를 참조하면, 다수의 레지스터(140)는 디멀티플렉서(130)에서 출력되는 디지털신호를 각각 임시 저장하고 순차적으로 출력한다.
하나의 예에 따르면, 전압 및 전류 신호가 3상 신호인 경우, 적어도 6개의 레지스터(140)가 구비되어 각 상 및 전압과 전류 신호별로 임시 저장한다. 예컨대, 3상 3선식의 경우에는 각 선별로 전류 및 전압 신호를 센싱되어 6개의 신호로 입력되어 멀티플렉싱/디멀티플렉싱되므로, 레지스터(140)가 도 4에 도시된 바와 같이 6개가 구비되고, 3상 4선식의 경우에는 중성선을 통해서도 하나의 신호가 들어오므로, 도시되지 않았으나, 7개의 레지스터(140)가 구비될 수 있다.
계속하여, 도 3 및 4를 참조하면, 인터럽트신호 생성기(150)는 클럭에 맞추어 인터럽트신호를 생성한다. 이때, 인터럽트신호 생성기(150)는 생성된 인터럽트신호를 매 클럭마다 디지털신호처리블럭(160) 혹은 마이크로 연산유닛(MCU)에 토글링신호로 전달한다. 인터럽트신호 생성기(150)는 단순히 매 클럭마다 디지털신호처리블럭(160) 또는 MCU에 토글링신호를 발생시켜 주면 되므로 매우 간단한 구조를 구비할 수 있다. 하나의 예에서, 인터럽트신호 생성기(150)는 제2 클럭에 맞추어 인터럽트신호를 생성시켜 매 클럭 마다 디지털신호처리블럭(160) 또는 MCU에 토글링신호를 제공할 수 있다. 이때, 시그마-델타 변조기(120)의 동작 클럭인 제1 클럭은 제2 클럭과 동기되어 동작할 수 있다. 또 하나의 예에서, 인터럽트신호 생성기(150)의 동작클럭인 제2 클럭과 시그마-델타 변조기(120)의 동작 클럭인 제1 클럭은 동기되되, 이때, 멀티플렉스(110)와 디멀티플렉서(130)를 이용하여 다수의 신호를 처리하므로 멀티플렉스(110) 또는/및 디멀티플렉서(130)에서 처리되는 신호의 수만큼의 배수만큼 또는 그 이상, 제1 클럭이 제2 클럭보다 빠를 수 있다. 또한, 인터럽트신호 생성기(150)는 레지스터(140)의 출력에 맞추어 인터럽트 신호를 생성할 수 있고, 이때, 레지스터(140)는 시그마-델타 변조기(120)의 동작 클럭과 동기될 수 있다.
계속하여, 도 3 및 4를 참조하면, 디지털신호처리블럭(160)은 다수의 레지스터(140)로부터 출력되는 디지털신호를 입력받는다. 이때, 인터럽트신호 생성기(150)로부터 전달받은 토글링신호에 따라 디지털신호에 대한 곱셈누적연산을 수행하고 전력량을 산출한다. 즉, 본 실시예에서, 디지털신호처리블럭(160)은 종래의 시그마-델타 아날로그-디지털 컨버터의 데시메이션(Decimation) 필터를 구성하는 하프밴드(Half band) 필터의 곱셈 누적연산의 기능을 수행함으로써, 데시메이션 필터를 구현할 수 있게 된다. 다만, 이러한 기능을 수행하기 위해서는, 예컨대 시그마-델타 변조기(120)의 출력의 발생을 알려주는 신호가 필요할 수 있다. 이에 따라, 본 실시예에서는 인터럽트신호 생성기(150)에서 토글링신호를 디지털신호처리블럭(160)에 제공하게 된다.
하나의 예에서, 디지털신호처리블럭(160)은 마이크로 연산 유닛(MCU)일 수 있다.
또한, 하나의 예에 따르면, 디지털신호처리블럭(160) 또는 마이크로 연산 유닛(MCU)은 내부에 메모리(161)를 포함하여 레지스터(140)로부터 순차적으로 입력받은 신호를 메모리(161)에 임시 저장하며 토글링신호에 따라 곱셈누적연산을 수행한다.
또한, 하나의 예에서, 전력량 산출 장치는 클럭신호를 생성하는 클럭 생성기(도시되지 않음)를 더 포함할 수 있다. 도 4를 참조하면, 이때, 클럭 생성기(도시되지 않음)에서 생성된 제1 클럭에 따라 시그마-델타 변조기(120)에서 디지털화한다. 또한, 도 4를 참조하면, 인터럽트신호 생성기(150)는 클럭 생성기(도시되지 않음)에서 생성된 제2 클럭에 맞추어 인터럽트신호를 생성하여 매 클럭마다 디지털신호처리블럭(160)에 토글링신호로 전달한다. 이때, 시그마-델타 변조기(120)의 동작 클럭인 제1 클럭은 인터럽트신호 생성기(150)의 동작클럭인 제2 클럭과 동기는 맞으나, 멀티플렉스(110)와 디멀티플렉서(130)를 이용하여 다수의 신호를 처리하므로, 제1 클럭은 멀티플렉스(110) 또는/및 디멀티플렉서(130)에서 처리되는 최소 신호 수의 배수 이상 제2 클럭보다 빠른 클럭일 수 있다. 예컨대, 3상 3선식의 경우 멀티플렉스(110) 또는/및 디멀티플렉서(130)에서 처리되는 신호가 6가지이므로, 이때, 시그마-델타 변조기(120)의 동작 클럭인 제1 클럭은 인터럽트신호 생성기(150)의 제2 클럭과 동기되되, 제1 클럭이 제2 클럭보다 최소 6배 이상 빠를 수 있다. 인터럽트신호 생성기(150)는 제2 클럭에 맞추어 인터럽트신호를 생성하여 디지털신호처리블럭(160)에 토글링신호로 전달할 수 있다. 또한, 이때, 디지털신호처리블럭(160)은 시그마-델타 변조기(10)의 동작과 상관없이 빠른 출력을 위해 빠른 클럭에 동기화될 수 있고, 도 4를 참조하면, 제1 클럭 및 제2 클럭과 비동기인 제3 클럭에 동기되어 동작할 수 있다.
다음으로, 본 발명의 제3 실시예들에 따른 전력량 산출방법을 도면을 참조하여 구체적으로 살펴본다. 본 제3 실시예들을 살펴봄에 있어서, 전술한 제1 실시예들에 따른 전력량 산출장치들이 참조될 것이고, 또한 도 1 및 2가 참조될 수 있을 것이다. 이에 따라, 중복되는 설명들은 생략될 수 있다.
도 5는 본 발명의 또 다른 하나의 실시예에 따른 전력량 산출방법을 개략적으로 나타내는 흐름도이다.
도 5를 참조하면, 본 발명에 따른 시그마-델타 아날로그-디지털 컨버팅을 이용한 전력량 산출방법은 시그마-델타 변조단계(S100), 임시 저장단계(S200), 인터럽트신호 생성단계(S300) 및 전력량 산출단계(S400)를 포함하여 이루어진다.
도 5를 참조하면, 시그마-델타 변조단계(S100)에서는 전압 및 전류 신호 각각에 해당하는 아날로그신호를 다수의 시그마-델타 변조기(10)에서 시그마-델타 변조방식으로 디지털화한다. 각각의 시그마-델타 변조기(10)로 입력되는 신호는 전압 및 전류 센서(도시되지 않음) 각각을 통해 검출된 신호일 수 있다.
계속하여, 도 5를 참조하면, 임시 저장단계(S200)에서는 시그마-델타 변조단계(S100)에서 출력된 디지털신호를 다수의 레지스터(30)에 각각 임시 저장한 후 순차적으로 출력한다.
계속하여, 도 5를 참조하면, 인터럽트신호 생성단계(S300)에서는 클럭에 맞추어 인터럽트신호를 생성하되 매 클럭마다 디지털신호처리블럭(70)에 토글링신호로 전달한다. 하나의 예에서, 인터럽트신호 생성단계(S300)에서는 시그마-델타 변조단계(S100)에서의 출력 클럭에 맞추어 인터럽트신호를 생성시켜 매 클럭 마다 디지털신호처리블럭(70) 또는 MCU에 토글링신호를 제공할 수 있다. 또 다른 하나의 예에서, 인터럽트신호 생성단계(S300)에서는 임시 저장단계(S200)에서의 레지스터(30)의 출력 클럭에 맞추어 인터럽트신호를 생성시켜 매 클럭 마다 디지털신호처리블럭(70) 또는 MCU에 토글링신호를 제공할 수 있다. 도 2를 참조하여 살펴보면, 인터럽트신호 생성단계(S300)에서 인터럽트신호는 시그마-델타 변조단계(S100)에서의 동작 클럭과 동기인 제1 클럭에 의해 인터럽트신호 생성기(50)에서 생성될 수 있다.
계속하여, 도 5를 참조하면, 전력량 산출단계(S400)에서는 디지털신호처리블럭(70)에서 다수의 레지스터(30)로부터 출력되는 디지털신호를 입력받고 전달받은 토글링신호에 따라 곱셈누적연산을 수행하고 전력량을 산출한다. 이때, 디지털신호처리블럭(70)은 시그마-델타 변조기(10)의 동작과 상관없이 빠른 출력을 위해 빠른 제2 클럭으로 동작할 수 있고, 시그마-델타 변조기(10)의 동작 클럭인 제1 클럭과 동기를 맞을 필요가 없다.
또한, 하나의 예에 따르면, 시그마-델타 변조단계(S100)에서는 클럭 생성기(도시되지 않음)에서 생성된 제1 클럭에 따라 디지털화한다. 또한, 임시 저장단계(S200)에서도 클럭 생성기(도시되지 않음)에서 생성된, 시그마-델타 변조단계(S100)에서의 동작 클럭과 동일한 제1 클럭에 따라 임시 저장된 신호를 출력한다. 그리고 인터럽트신호 생성단계(S300)에서는 시그마-델타 변조단계(S100) 또는/및 임시 저장단계(S200)에서의 출력 클럭과 동일하게 클럭 생성기(도시되지 않음)에서 생성된 제1 클럭에 맞추어 인터럽트신호를 생성하여 매 클럭마다 디지털신호처리블럭(70)에 토글링신호로 전달한다. 한편, 디지털신호처리블럭(70)은 시그마-델타 변조기(10)의 동작과 상관없이 빠른 출력을 위해 빠른 제2 클럭으로 동작할 수 있고, 시그마-델타 변조기(10)의 동작 클럭인 제1 클럭과 동기를 맞을 필요가 없다.
그리고, 본 발명의 제4 실시예들에 따른 전력량 산출방법을 도면을 참조하여 구체적으로 살펴본다. 본 제4 실시예들을 살펴봄에 있어서, 전술한 제2 실시예들에 따른 전력량 산출장치들이 참조될 것이고, 또한 도 3 및 4가 참조될 수 있을 것이다. 이에 따라, 중복되는 설명들은 생략될 수 있다.
도 6은 본 발명의 다른 또 하나의 실시예에 따른 전력량 산출방법을 개략적으로 나타내는 흐름도이다.
도 6을 참조하면, 하나의 실시예에 따른 시그마-델타 아날로그-디지털 컨버팅을 이용한 전력량 산출방법은 멀티플렉싱 단계(S1100), 시그마-델타 변조단계(S1200), 디멀티플렉싱 단계(S1300), 임시 저장단계(S1400), 인터럽트신호 생성단계(S1500) 및 전력량 산출단계(S1600)를 포함하여 이루어진다.
도 6을 참조하면, 멀티플렉싱 단계(S1100)에서는 전압 및 전류 신호에 해당하는 아날로그신호를 다중 입력받아 멀티플렉싱을 수행한다. 멀티플렉싱 단계(S1100)에서는 멀티플렉서(110)가 사용되는데, 이때 멀티플렉서(110)로 입력되는 신호는 각 상별로 전압 및 전류 센서(도시되지 않음) 각각을 통해 검출된 신호일 수 있다. 하나의 예에 따르면, 전압 및 전류 신호는 단상 또는 다상신호일 수 있고, 예컨대 3상 신호일 수 있다.
계속하여, 도 6을 참조하면, 시그마-델타 변조단계(S1200)에서는 멀티플렉싱 단계(S1100)에서 다중화된 아날로그신호를 시그마-델타 변조기(120)에서 시그마-델타 변조방식으로 디지털화한다. 본 실시예에서는 멀티플렉싱단계(S1100)를 거침으로써, 시그마-델타 변조단계(S1200)에서는 하나의 시그마-델타 변조기(120)만을 이용하게 된다.
계속하여, 도 6을 참조하면, 디멀티플렉싱 단계(S1300)에서는 시그마-델타 변조단계(S1200)로부터 출력되는 디지털신호를 입력받아 전압 및 전류신호별로 디멀티플렉싱하여 순차로 출력한다.
계속하여, 도 6을 참조하면, 임시 저장단계(S1400)에서는 디멀티플렉싱 단계(S1300)에서 출력되는 디지털신호를 다수의 레지스터(140)에서 각각 임시 저장하고 순차적으로 출력한다.
계속하여, 도 6을 참조하면, 인터럽트신호 생성단계(S1500)에서는 클럭에 맞추어 인터럽트신호를 생성하되 매 클럭마다 디지털신호처리블럭(160)에 토글링신호로 전달한다. 인터럽트신호 생성단계(S1500)에서는 제2 클럭에 맞추어 인터럽트신호를 생성시켜 매 클럭 마다 디지털신호처리블럭(160) 또는 MCU에 토글링신호를 제공할 수 있다. 하나의 예에서, 시그마-델타 변조단계(S1200)에서의 동작 클럭인 제1 클럭은 인터럽트신호 생성단계(S1500)에서의 동작클럭인 제2 클럭에 동기될 수 있다. 이때, 멀티플렉싱단계(S1100)와 디멀티플렉싱 단계(S1300)에서 다수의 신호를 처리하므로, 시그마-델타 변조단계(S1200)에서의 제1 클럭은 인터럽트신호 생성단계(S1500)에서의 제2 클럭보다 빠를 수 있다. 또한, 하나의 예에서, 인터럽트신호 생성단계(S1500)에서는 임시 저장단계(S1400)에서의 레지스터(140)의 출력 클럭에 맞추어 인터럽트신호를 생성시켜 매 클럭 마다 디지털신호처리블럭(160) 또는 MCU에 토글링신호를 제공할 수 있다. 이때, 임시 저장단계(S1400)에서의 레지스터(140)의 동작 클럭은 시그마-델타 변조단계(S1200)에서의 동작 클럭인 제1 클럭과 동기화되어 있다.
계속하여, 도 6을 참조하면, 전력량 산출단계(S1600)에서는 디지털신호처리블럭(160)에서 다수의 레지스터(140)로부터 순차적으로 출력되는 전압 및 전류 디지털신호를 입력받아 전달받은 토글링신호에 따라 곱셈누적연산을 수행한다.
또한, 하나의 예에 따르면, 시그마-델타 변조단계(S1200)에서는 클럭 생성기(도시되지 않음)에서 생성된 제1 클럭에 따라 디지털화한다. 또한, 인터럽트신호 생성단계(S1500)에서는 클럭 생성기(도시되지 않음)에서 생성된 제2 클럭에 맞추어 인터럽트신호를 생성하여 매 클럭마다 디지털신호처리블럭(160)에 토글링신호로 전달한다. 이때, 시그마-델타 변조단계(S1200)에서 시그마-델타 변조기(120)의 동작 클럭인 제1 클럭은 인터럽트신호 생성단계(S1500)에서의 인터럽트신호 생성기(150)의 동작 클럭인 제2 클럭과 동기될 수 있다. 또한, 인터럽트신호 생성단계(S1500)에서 인터럽트신호 생성에 앞서 멀티플렉싱 단계(S1100) 또는/및 디멀티플렉싱 단계(S1300)에서 다수의 신호를 처리해야 하므로, 처리되는 최소 신호 수의 배수 이상, 제1 클럭이 제2 클럭보다 빠른 클럭일 수 있다. 또한, 이때, 전력량 산출단계(S1600)에서의 디지털신호처리블럭(160)은 시그마-델타 변조단계(S1200)에서의 시그마-델타 변조기(120)의 동작과 상관없이 빠른 출력을 위해 빠른 클럭에 동기화될 수 있고, 도 4를 참조하면, 제1 클럭 및 제2 클럭과 비동기인 제3 클럭에 동기되어 동작할 수 있다.
이상에서, 전술한 실시예 및 첨부된 도면들은 본 발명의 범주를 제한하는 것이 아니라 본 발명에 대한 당해 기술분야에서 통상의 지식을 가진 자의 이해를 돕기 위해 예시적으로 설명된 것이다. 또한, 전술한 구성들의 다양한 조합에 따른 실시예들이 앞선 구체적인 설명들로부터 당업자에게 자명하게 구현될 수 있다. 따라서, 본 발명의 다양한 실시예는 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있고, 본 발명의 범위는 특허청구범위에 기재된 발명에 따라 해석되어야 하며, 당해 기술분야에서 통상의 지식을 가진 자에 의한 다양한 변경, 대안, 균등물들을 포함하고 있다.
10, 120 : 시그마-델타 변조기 30, 140 : 레지스터
30, 150 : 인터럽트신호 생성기 70, 160 : 디지털신호처리블럭
71, 161 : 메모리 110 : 멀티플렉서
130 : 디멀티플렉서

Claims (10)

  1. 시그마-델타 아날로그-디지털 컨버팅을 이용한 전력량 산출장치에 있어서,
    전압 및 전류 신호 각각에 해당하는 아날로그신호를 시그마-델타 변조방식으로 디지털화하는 다수의 시그마-델타 변조기;
    상기 시그마-델타 변조기에서 출력된 디지털신호를 각각 임시 저장하고 순차적으로 출력하는 다수의 레지스터;
    클럭에 맞추어 인터럽트신호를 생성하되 매 클럭마다 디지털신호처리블럭에 토글링신호로 전달하는 인터럽트신호 생성기; 및
    상기 다수의 레지스터로부터 출력되는 디지털신호를 입력받고 상기 전달받은 토글링신호에 따라 곱셈누적연산을 수행하고 전력량을 산출하는 디지털신호처리블럭; 을 포함하고,
    클럭 생성기에서 생성된 클럭에 동기화하여 상기 시그마-델타 변조기 및 레지스터가 동작하여 신호를 출력하고,
    상기 인터럽트신호 생성기는 상기 클럭 생성기에서 생성된 클럭에 동기화하여 상기 인터럽트신호를 생성하여 매 클럭마다 상기 디지털신호처리블럭에 토글링신호로 전달하는,
    전력량 산출장치.
  2. 삭제
  3. 시그마-델타 아날로그-디지털 컨버팅을 이용한 전력량 산출장치에 있어서,
    전압 및 전류 신호에 해당하는 아날로그신호를 다중 입력받아 멀티플렉싱을 수행하는 멀티플렉서;
    상기 멀티플렉서에서 다중화된 아날로그신호를 시그마-델타 변조방식으로 디지털화하는 시그마-델타 변조기;
    상기 시그마-델타 변조기로부터 출력되는 디지털신호를 입력받아 전압 및 전류신호별로 디멀티플렉싱하여 순차로 출력하는 디멀티플렉서;
    상기 디멀티플렉서에서 출력되는 디지털신호를 각각 임시 저장하고 순차적으로 출력하는 다수의 레지스터;
    클럭에 맞추어 인터럽트신호를 생성하되 매 클럭마다 디지털신호처리블럭에 토글링신호로 전달하는 인터럽트신호 생성기; 및
    상기 다수의 레지스터로부터 순차적으로 출력되는 전압 및 전류 디지털신호를 입력받아 상기 전달받은 토글링신호에 따라 곱셈누적연산을 수행하는 디지털신호처리블럭; 을 포함하고,
    상기 시그마-델타 변조기 및 레지스터는 클럭 생성기에서 생성된 제1 클럭에 따라 동작하여 신호를 출력하고, 상기 인터럽트신호 생성기는 상기 클럭 생성기에서 생성된 제2 클럭에 따라 상기 인터럽트신호를 생성하여 매 클럭마다 상기 디지털신호처리블럭에 토글링신호로 전달하고,
    상기 제1 클럭은 상기 제2 클럭에 동기되는,
    전력량 산출장치.
  4. 청구항 3에 있어서,
    상기 제1 클럭은 상기 제2 클럭에 비해 빠른,
    전력량 산출장치.
  5. 청구항 3에 있어서,
    상기 전압 및 전류 신호는 3상 신호이고,
    상기 다수의 레지스터는 각 상 및 전압과 전류 신호별로 임시 저장하도록 적어도 6개의 레지스터가 구비된,
    전력량 산출장치.
  6. 청구항 1, 3, 4, 5 중의 어느 하나의 청구항에 있어서,
    상기 디지털신호처리블럭은 내부에 메모리를 포함하여 상기 레지스터로부터 순차적으로 입력받은 신호를 상기 메모리에 임시 저장하며 상기 토글링신호에 따라 곱셈누적연산을 수행하는,
    전력량 산출장치.
  7. 시그마-델타 아날로그-디지털 컨버팅을 이용한 전력량 산출방법에 있어서,
    전압 및 전류 신호 각각에 해당하는 아날로그신호를 다수의 시그마-델타 변조기에서 시그마-델타 변조방식으로 디지털화하는 시그마-델타 변조단계;
    상기 시그마-델타 변조단계에서 출력된 디지털신호를 다수의 레지스터에 각각 임시 저장한 후 순차적으로 출력하는 임시 저장단계;
    클럭에 맞추어 인터럽트신호를 생성하되 매 클럭마다 디지털신호처리블럭에 토글링신호로 전달하는 인터럽트신호 생성단계; 및
    상기 디지털신호처리블럭에서 상기 다수의 레지스터로부터 출력되는 디지털신호를 입력받고 상기 전달받은 토글링신호에 따라 곱셈누적연산을 수행하고 전력량을 산출하는 전력량 산출단계; 를 포함하고,
    상기 시그마-델타 변조단계에서는 클럭 생성기에서 생성된 클럭에 따라 상기 디지털화하고,
    상기 임시 저장단계에서는 상기 클럭 생성기에서 생성된 클럭에 따라 임시 저장된 신호를 출력하고,
    상기 인터럽트신호 생성단계에서는 상기 시그마-델타 변조단계 또는 상기 임시 저장단계의 출력 클럭과 동일한 상기 클럭 생성기에서 생성된 클럭에 맞추어 상기 인터럽트신호를 생성하여 매 클럭마다 상기 디지털신호처리블럭에 토글링신호로 전달하는,
    전력량 산출방법.
  8. 삭제
  9. 시그마-델타 아날로그-디지털 컨버팅을 이용한 전력량 산출방법에 있어서,
    전압 및 전류 신호에 해당하는 아날로그신호를 다중 입력받아 멀티플렉싱을 수행하는 멀티플렉싱 단계;
    상기 멀티플렉싱 단계에서 다중화된 아날로그신호를 시그마-델타 변조기에서 시그마-델타 변조방식으로 디지털화하는 시그마-델타 변조단계;
    상기 시그마-델타 변조단계로부터 출력되는 디지털신호를 입력받아 전압 및 전류신호별로 디멀티플렉싱하여 순차로 출력하는 디멀티플렉싱 단계;
    상기 디멀티플렉싱 단계에서 출력되는 디지털신호를 다수의 레지스터에서 각각 임시 저장하고 순차적으로 출력하는 임시 저장단계;
    클럭에 맞추어 인터럽트신호를 생성하되 매 클럭마다 디지털신호처리블럭에 토글링신호로 전달하는 인터럽트신호 생성단계; 및
    상기 디지털신호처리블럭에서 상기 다수의 레지스터로부터 순차적으로 출력되는 전압 및 전류 디지털신호를 입력받아 상기 전달받은 토글링신호에 따라 곱셈누적연산을 수행하는 전력량 산출단계; 를 포함하고,
    상기 시그마-델타 변조단계에서는 클럭 생성기에서 생성된 제1 클럭에 따라 디지털화하고, 상기 인터럽트신호 생성단계에서는 상기 클럭 생성기에서 생성된 제2 클럭에 맞추어 상기 인터럽트신호를 생성하여 매 클럭마다 상기 디지털신호처리블럭에 토글링신호로 전달하고,
    상기 제1 클럭은 상기 제2 클럭에 동기되는,
    전력량 산출방법.
  10. 청구항 9에 있어서,
    상기 제1 클럭의 속도는 상기 제2 클럭에 비해 빠른,
    전력량 산출방법.
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