CN101272209A - 一种对多通道复用数据进行滤波的方法及设备 - Google Patents

Abstract

本发明公开了一种对多通道复用数据进行滤波的方法，所述滤波器包括至少一个子滤波器，该方法包括：A.将并行的多通道数据进行顺序存储；B.所述每个子滤波器对存储的多通道复用数据进行滤波处理；C.将所述每个子滤波器处理后的不同通道的数据按时钟顺序分开；D.将同一通道的数据按时钟顺序一起发送。通过本发明解决了现有技术中存在的采样频率高和资源不足的问题。本发明同时公开了一种滤波器。

Description

一种对多通道复用数据进行滤波的方法及设备

技术领域

本发明涉及通信技术，特别涉及一种对多通道复用数据进行滤波的方法及设备。

背景技术

随着通信技术地快速发展，高新技术不断涌现，多通道、软件无线电等技术已经成为现在移动通信领域的关键技术。软件无线电的核心思想是使得模/数(A/D)和数/模(D/A)转换器尽可能靠近天线端。目前数字中频是软件无线电结构中最易实现的结构，数字上变频和数字下变频是数字中频的关键技术。信号已经从基带数字化处理，扩展到中频数字化处理，并进行信号调制和解调，大部分工作在数字域完成。

目前，数字中频这种方法需要大量的运算，虽然ASIC和DSP在某些情况下可以处理这些运算，但是ASIC可扩展性和灵活性较低，而DSP价格和功耗比较高，这样就出现了现场可编程门阵列(FPGA)方案，FPGA是在ASIC和DSP之间的折衷方案。

FPGA可以完成任何数字器件的功能，一般地，FPGA器件是由大量的逻辑宏单元组成的，通过配置可以使这些逻辑宏单元形成不同的硬件结构，从而构成不同的电子系统，完成不同的功能。由FPGA构成的电路可以以并行的方式工作，优于通用的DSP处理器，对于通用DSP处理器需要大量运算指令完成的工作，FPGA可以在一个周期内完成。由于基于FPGA的设计具有主硬件用户可定制性和可重配置性，硬件方面表现出极大的灵活性。通过基于FPGA的方式来开发数字电路系统，可以大大缩短设计时间，减少PCB面积，提高系统的可靠性。

图1是基于FPGA实现数字上变频(DUC)的结构框图。假设OFDM系统采用4通道复用，FPGA采用有限脉冲响应滤波器(FIR)和梳状滤波器(CIC)组成的组合滤波器，先分别对基带信号进行内插2倍和滤波，输出信号再与数控振荡器(NCO)产生的正交正弦和余弦样本进行混频，变为中频带通数字信号送往数模转换器(D/A)。

图2是图1中124阶系数对称FIR滤波器的结构示意图。如图2所示，一条通道上的数据按时钟顺序发送，FIR滤波器对收到的数据先进行内插2倍处理，再经过CIC滤波器2倍内插后最终的采样速率为原先的4倍。

如果有多条通道，则每条通道都需要进行单独的FIR滤波器和CIC滤波器，从而浪费了资源。

综上所述，数字中频技术由于要实现多通道复用使得系统的采样频率非常高，而且有较高的性能要求，从而使FIR滤波器的设计变得复杂，浪费了资源，按照一般的滤波器设计方法，会导致滤波器的阶数很高，以至于硬件资源难以满足，并且硬件无法达到高速率下的要求。

发明内容

本发明实施例提供的一种多通道数据复用滤波器及其进行滤波的方法，用以解决现有技术中存在的采样频率高和资源不足的问题。

一种对多通道复用数据进行滤波的方法，所述滤波器包括至少一个子滤波器，该方法包括：

A、将并行的多通道数据进行顺序存储；

B、所述每个子滤波器对存储的多通道复用数据进行滤波处理；

C、将所述每个子滤波器处理后的不同通道的数据按时钟顺序分开；

D、将同一通道的数据按时钟顺序一起发送。

设置原始系数集合和内插倍数，则步骤A之前还包括：

A0、将所述内插倍数作为子滤波器的个数，根据所述子滤波器的个数和所述原始系数集合，确定所述每个子滤波器的系数；

设置所述原始系数集合中原始系数与原始标号的对应关系，和所述系数集合中系数标号与所述原始标号的对应关系，则步骤A0中，确定所述子滤波器的系数集合中的系数包括下列步骤：

A11、确定所述子滤波器的所述系数集合中的系数标号；

A12、根据确定的所述系数标号和所述系数集合中系数标号与所述原始标号的对应关系，确定对应的所述原始标号；

A13、根据确定的所述原始标号和所述原始系数集合中原始系数与原始标号的对应关系，确定对应的所述原始系数为所述系数标号对应的系数。

设置所述子滤波器的位置标号和所述系数集合中系数的位置标号，步骤A11中，所述系数标号是根据下列公式确定的：

N＝KL+P

其中，L表示子滤波器的个数，P表示第P+1个子滤波器的位置标号，K表示所述子滤波器系数集合中第K+1个系数的位置标号，N表示原始滤波器系数集合中的第N+1个系数的位置标号。

如果步骤A0中，确定所述子滤波器的所述系数集合中的系数数量不相同，则步骤D还包括：

将所述系数集合中的系数数量少的所述子滤波器处理后的不同通道的数据，延时至少一个时钟周期后，将不同通道的数据按时钟顺序分开。

所述每个子滤波器包括多个乘法器，设置所述乘法器获取数据的位置，则步骤A0之后，步骤A之前还包括：

所述每个乘法器根据设置的位置获取数据。

如果所述系数集合中的系数对称，则步骤A0之后，步骤A之前还包括：

对所述系数集合中的系数进行对称处理。

如果所述系数集合中的系数不对称，则步骤A0之后，步骤A之前还包括：

A21、查找与所述不对称的系数集合反向排列的另一个系数集合；

A22、将所述两个系数集合的所述系数标号相同的对应系数分别相加取平均和相减取平均；

A23、将所述相加取平均的系数和所述相减取平均的系数，分别作为所述两个子滤波器的所述系数标号对应的系数；

A24、对所述系数集合中的系数进行对称处理。

步骤D之后还包括：

C1、将分开的进行所述对称处理的所述同一通道的数据，分别相加和相减。

一种滤波器包括：

至少一个子滤波器，用于对多通道复用数据进行滤波处理；

解复用模块，用于将所述子滤波器处理后的不同通道的数据按时钟顺序分开；

复用选通模块，用于将所述解复用模块分开的同一通道的数据按时钟顺序一起发送。

本发明实施例提供的滤波器包括至少一个子滤波器，将并行的多通道数据进行顺序存储，所述每个子滤波器对存储的多通道复用数据进行滤波处理，将所述每个子滤波器处理后的不同通道的数据按时钟顺序分开，将同一通道的数据按时钟顺序一起发送，从而降低了采样频率和性能要求，简化了滤波器的设计，节省了资源，减少了滤波器的阶数，能够更好地满足硬件资源和进行电路信号的实时处理，并且能够满足不同速率的要求。

附图说明

图1为现有技术FPGA实现DUC的结构示意框图；

图2为现有技术124阶系数对称FIR滤波器结构示意图；

图3为本发明实施例中滤波器的结构示意图；

图4为本发明实施例中滤波器滤波的方法流程图；

图5为本发明实施例中124阶系数对称FIR滤波器分解成两个子滤波器的子滤波器结构示意图；

图6为本发明实施例中124阶系数对称FIR滤波器进行系数组合和对称处理的子滤波器结构示意图；

图7为本发明实施例中124阶系数对称FIR滤波器共用加法器链的子滤波器结构示意图；

图8为本发明实施例中FIR滤波器分成子滤波器后系数数量不相同时的共用加法器链的子滤波器结构示意图。

具体实施方式

针对现有技术中存在的采样频率高和资源不足的问题，本发明实施例提供的滤波器包括至少一个子滤波器，将并行的多通道数据进行顺序存储，所述每个子滤波器对存储的多通道复用数据进行滤波处理，将所述每个子滤波器处理后的不同通道的数据按时钟顺序分开，将同一通道的数据按时钟顺序一起发送，从而解决了上述问题。

如图3所示，本发明实施例中滤波器包括：至少一个子滤波器10、解复用模块20和复用选通模块30。

子滤波器10，与解复用模块20连接，用于对多通道复用数据进行滤波处理。

解复用模块20，与子滤波器10和复用选通模块30连接，用于将每个子滤波器10处理后的不同通道的数据按时钟顺序分开。

复用选通模块30，与解复用模块20连接，用于将解复用模块20分开的同一通道的数据按时钟顺序一起发送。

解复用模块20可以为解复用器(DMUX)，复用选通模块30可以为复用器(MUX)

本发明的滤波器可以是FIR滤波器，CIC滤波器等等。

如图4所示，本发明实施例中滤波器滤波的方法包括下列步骤：

步骤400、设置滤波器的原始系数集合和内插倍数。

步骤401、根据内插倍数，确定子滤波器的个数，根据确定的子滤波器的个数和原始系数集合，确定每个子滤波器系数集合中的系数。

步骤402、将并行的多通道数据进行顺序存储。

步骤403、每个子滤波器对存储的多通道复用数据进行滤波处理。

步骤404、将每个子滤波器处理后的不同通道的数据按时钟顺序分开。

步骤405、将同一通道的数据按时钟顺序一起发送。

其中，步骤401中还可以设置原始系数集合中原始系数与原始标号的对应关系，和系数集合中系数标号与所述原始标号的对应关系，则确定子滤波器的系数集合中的系数包括：

A1、确定子滤波器的系数集合中的系数标号。

A2、根据确定的系数标号和系数集合中系数标号与原始标号的对应关系，确定对应的原始标号。

A3、根据确定的原始标号和原始系数集合中原始系数与原始标号的对应关系，确定对应的原始系数为系数标号对应的系数。

如果确定的每个子滤波器的系数集合中的系数数量不相同，则步骤403之后，步骤404之前还需要将系数集合中的系数数量少的子滤波器处理后的不同通道的数据，延时至少一个时钟周期。

设置每个子滤波器中乘法器获取数据的位置，则每个乘法器根据设置的位置获取数据。

如果系数集合中的系数对称，则可以对系数集合中的系数直接进行对称处理；如果系数集合中的系数不对称，则查找与不对称的系数集合反向排列的另一个系数集合，将两个系数集合的系数标号相同的对应系数分别相加取平均和相减取平均，将相加取平均的系数和相减取平均的系数，分别作为两个子滤波器的系数标号对应的系数，对系数集合中的系数进行对称处理。

为了便于本领域技术人员更好的理解本发明，现以FIR滤波器为例进行说明。

如图5所示，本发明实施例中124阶系数对称FIR滤波器分解成两个子滤波器的子滤波器结构中，假设FIR滤波器为124阶滤波器，数据的速率为122.88MHZ，内插2倍，数据来自4个通道，原始系数集合为h0，h1，h2，h3，...h123。

为了节省资源，将4个通道数据在一个滤波器中实现内插滤波，采用分时复用的方法：将多通道的数据流，在输入滤波器之前合成交织的采样数据流，再根据寄存器的个数是通道数减1的原则，在滤波器的每两阶之间加入R1、R2和R3，3个16比特的寄存器进行其他通道数据的缓存，这样做可以节省3/4的逻辑资源。

根据内插2倍确定需要两个子滤波器，根据公式N＝KL+P确定两个子滤波器集合系数中的每个系数。

其中，L表示子滤波器的个数，P表示第P+1个子滤波器的位置标号，K表示所述子滤波器系数集合中第K+1个系数的位置标号，N表示原始滤波器系数集合中的第N+1个系数的位置标号。

确定后的子滤波器的系数集合分别为：{h0，h2，h4，，...h122}和{h1，h3，h5，...h123}。

将每组系数集合中的系数按顺序分配给每一个乘法器，则每个子滤波器中包含62个乘法器。从RAM中读取多通道数据发送给滤波器，滤波器中的R1、R2、R3和两个R寄存器分别存储当前时刻不同通道的数据，并将前一时刻保存的数据删除。

两个子滤波器中的每个乘法器读取对应位置的寄存器中的数据进行处理，将处理后的数据分别发送给两个DMUX。

DMUX将收到的数据按时钟顺序分成4路保存到4个数据缓冲单元(Buffer)中，每一路的数据都来自同一个通道，这时每一路数据的速率为30.72MHZ。

MUX将相同编号的Buffer中的数据按时钟顺序一起发送给CIC，这时每一路数据的速率为61.44MHZ，从而达到了2倍内插的目的。

本发明实施例中先滤波再内插，使得处理四通道数据的FIR滤波器可以在低采样率122.88MHZ下工作，并且在面临内插时又要提高采样率的问题时，采取先把每个通道的数据分开后再通过MUX实现内插2倍，基带信号的数据速率提高为61.44MHZ，不但能够完成需要的内插倍数，还能减小数据处理的速率。

如图6所示，本发明实施例中124阶系数对称FIR滤波器进行系数组合和对称处理的子滤波器结构是在图5的基础上进行的进一步优化，减少了子滤波器系数集合中的系数的数量，从而减少了乘法器的数量，节约了FPGA资源。

按照图5中确定的子滤波器的系数集合分别为：{h0，h2，h4，，...h122}和{h1，h3，h5，...h123}，对系数进行组合。将相同位置的系数相加取平均和相减取平均，作为两个子滤波器新的系数集合：{(h0+h1)/2，(h2+h3)/2，(h4+h5)/2，...(h122+h123)/2}和{(h0-h1)/2，(h2-h3)/2，(h4-h5)/2，...(h122-h123)/2}。

经过处理后的系数集合中的系数数量为32个，则每个子滤波器中乘法器的数量与图5比较减少到32个。

将每组系数集合中的系数按顺序分配给每一个乘法器。从RAM中读取四通道数据发送给FIR滤波器，子滤波器中的R1、R2、R3和两个R寄存器分别存储当前时刻不同通道的数据，并将前一时刻保存的数据删除。

因为系数集合中的系数为系数相加取平均和相减取平均获得的，所以两个子滤波器中的乘法器需要分别对同一通道的数据进行相加和相减处理。

两个子滤波器中的每个乘法器分别将读取对应两个位置的寄存器中的数据进行相加和相减处理，并对数据进行滤波处理，将处理后的数据分别发送给两个DMUX。

DMUX将收到的数据按时钟顺序分成4路保存到4个寄存器(Buffer)中，每一路的数据都来自同一个通道，这时每一路数据的速率为30.72MHZ。

MUX将相同编号的Buffer中的数据相加和相减处理，将处理后的数据按时钟顺序一起发送给CIC，这时每一路数据的速率为61.44MHZ，从而达到了2倍内插的目的。

图6在图5的基础上减少了乘法器的数量，从而节省了资源。

如图7所示，本发明实施例中124阶系数对称FIR滤波器共用加法器链的子滤波器结构示意图是在图6的基础上进行的进一步优化，复用加法器链，对其中一个子滤波器获取数据位置的改变，从而去掉了该滤波器的寄存器，进一步节省了资源。

图6中两个子滤波器中的乘法器都是从各自对应的寄存器获得数据，为了节省资源，图7中去掉了其中一个子滤波器的所有寄存器，则该子滤波器的乘法器根据设置的位置从另一个子滤波器对应的寄存器中获取数据。

如图8所示，本发明实施例中FIR滤波器分成子滤波器后系数数量不相同时的共用加法器链的子滤波器结构示意图中，假设对FIR滤波器系数集合进行处理后，两个子滤波器的系数集合中的系数数量不相同，系数数量少的子滤波器需要延时一个时钟发送给DMUX，则在子滤波器和DMUX中间增加一个寄存器R4，子滤波器将处理后的数据发送给R4，R4保存接收的数据，并延迟一个时钟发送给DMUX。

CIC也可以按照本发明的方法对数据进行处理，方法与FIR滤波器类似，不再重复。

从上述事实例中可以看出：本发明实施例提供的滤波器包括至少一个子滤波器，将并行的多通道数据进行顺序存储，所述每个子滤波器对存储的多通道复用数据进行滤波处理，将所述每个子滤波器处理后的不同通道的数据按时钟顺序分开，将同一通道的数据按时钟顺序一起发送，从而降低了采样频率和性能要求，简化了滤波器的设计，节省了资源，减少了滤波器的阶数，能够更好地满足硬件资源和进行电路信号的实时处理，并且能够满足不同速率的要求。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1. 一种对多通道复用数据进行滤波的方法，其特征在于，所述滤波器包括至少一个子滤波器，该方法包括：

A、将并行的多通道数据进行顺序存储；

B、所述每个子滤波器对存储的多通道复用数据进行滤波处理；

C、将所述每个子滤波器处理后的不同通道的数据按时钟顺序分开；

D、将同一通道的数据按时钟顺序一起发送。

2. 如权利要求1所述的方法，其特征在于，设置原始系数集合和内插倍数，则步骤A之前还包括：

A0、将所述内插倍数作为子滤波器的个数，根据所述子滤波器的个数和所述原始系数集合，确定所述每个子滤波器的系数。

3. 如权利要求2所述的方法，其特征在于，设置所述原始系数集合中原始系数与原始标号的对应关系，和所述系数集合中系数标号与所述原始标号的对应关系，则步骤A0中，确定所述子滤波器的系数集合中的系数包括下列步骤：

A11、确定所述子滤波器的所述系数集合中的系数标号；

A12、根据确定的所述系数标号和所述系数集合中系数标号与所述原始标号的对应关系，确定对应的所述原始标号；

A13、根据确定的所述原始标号和所述原始系数集合中原始系数与原始标号的对应关系，确定对应的所述原始系数为所述系数标号对应的系数。

4. 如权利要求3所述的方法，其特征在于，设置所述子滤波器的位置标号和所述系数集合中系数的位置标号，步骤A11中，所述系数标号是根据下列公式确定的：

N＝KL+P

其中，L表示子滤波器的个数，P表示第P+1个子滤波器的位置标号，K表示所述子滤波器系数集合中第K+1个系数的位置标号，N表示原始滤波器系数集合中的第N+1个系数的位置标号。

5. 如权利要求2所述的方法，其特征在于，如果步骤A0中，确定所述子滤波器的所述系数集合中的系数数量不相同，则步骤D还包括：

将所述系数集合中的系数数量少的所述子滤波器处理后的不同通道的数据，延时至少一个时钟周期后，将不同通道的数据按时钟顺序分开。

6. 如权利要求2所述的方法，其特征在于，所述每个子滤波器包括多个乘法器，设置所述乘法器获取数据的位置，则步骤A0之后，步骤A之前还包括：

所述每个乘法器根据设置的位置获取数据。

7. 如权利要求2所述的方法，其特征在于，如果所述系数集合中的系数对称，则步骤A0之后，步骤A之前还包括：

对所述系数集合中的系数进行对称处理。

8. 如权利要求3所述的方法，其特征在于，如果所述系数集合中的系数不对称，则步骤A0之后，步骤A之前还包括：

A21、查找与所述不对称的系数集合反向排列的另一个系数集合；

A22、将所述两个系数集合的所述系数标号相同的对应系数分别相加取平均和相减取平均；

A23、将所述相加取平均的系数和所述相减取平均的系数，分别作为所述两个子滤波器的所述系数标号对应的系数；

A24、对所述系数集合中的系数进行对称处理。

9. 如权利要求8所述的方法，其特征在于，步骤D之后还包括：

C1、将分开的进行所述对称处理的所述同一通道的数据，分别相加和相减。

10. 一种滤波器，其特征在于，该滤波器包括：

至少一个子滤波器，用于对多通道复用数据进行滤波处理；

解复用模块，用于将所述子滤波器处理后的不同通道的数据按时钟顺序分开；

复用选通模块，用于将所述解复用模块分开的同一通道的数据按时钟顺序一起发送。

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