CN101964644B - 高速数字fir滤波器及其实现方法 - Google Patents

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Abstract

本发明公开了一种高速数字FIR滤波器，其使用M个FIR滤波器基本单元，M为大于1的整数，在M个FIR滤波器基本单元的每一个之后连接数据位宽速率变换单元，该数据位宽速率变换单元由FPGA内部集成的专用存储器模块实现，所述数据位宽速率变换单元将FIR滤波器基本单元的输出数据转换为N路同时输出，N为大于1的整数，再将M个数据位宽速率变换单元的每一个中的第i(i＝1，2，......N)路的输出数据使用加法器树相加得到N路滤波输出。以这种方式实现的FIR滤波器，可以减少FPGA中以通用逻辑资源实现的加法器树的工作频率对专用数字信号处理模块实现的FIR滤波器基本单元的工作频率的影响，即在使用FPGA现有资源的情况下，仍能使专用数字信号处理模块实现的FIR滤波器基本单元以尽可能高的工作频率工作。

Description

高速数字FIR滤波器及其实现方法
技术领域
本发明涉及一种数字滤波器，尤其涉及一种在FPGA中利用其内部集成的专用数字信号处理模块和专用存储器模块实现的高速数字FIR滤波器及其实现方法。
背景技术
在数字信号处理中，经常使用数字FIR滤波器对输入信号进行滤波以获取高质量的信号。实现上述滤波功能的技术手段之一，是利用FPGA实现数字FIR滤波器。目前，针对数字信号处理应用的FPGA器件在其内部集成了专用数字信号处理模块，可以工作在非常高的时钟频率上。例如，ALTERA公司的STRATIX II系列FPGA中提供了多个被称为DSP block的专用数字信号处理模块，一个DSP block可以配置成一个18bit位宽输入4抽头的FIR滤波器，其内部功能结构如图1所示。DSP block的输出端可通过专用的高速连接线路连接至相邻的DSP block。由于DSP block是使用专门电路设计实现的，工作频率最高可达400MHz以上，其工作频率远高于使用FPGA内部通用逻辑资源实现的同样功能结构所能达到的工作频率。
若将所述DSP block作为FIR滤波器基本单元，通过将多个FIR滤波器基本单元的数据移位输出端和数据移位输入端依次串连，并将各FIR滤波器基本单元的滤波数据输出相加，即可实现更多抽头的数字FIR滤波器，其结构如图2所示。
在图2所示的结构中，各FIR滤波器基本单元以及各基本单元之间的连接都是专用电路实现的，记其最高工作频率为fsub-filter，而连接于FIR滤波器基本单元之后的加法器树利用FPGA中通用逻辑资源实现，记其最高工作频率为fadd。因此，图2所示结构实现的FIR滤波器的工作频率由fsub-filter和fadd中数值较小者决定。由于在实际应用中通用逻辑资源实现的加法器树的工作频率fadd往往显著低于专用电路的工作频率fsub-filter，因此采用图2所示结构实现的FIR滤波器的最高只能工作于通用逻辑资源实现的加法器树的工作频率fadd上。这样，在一些需要FIR滤波器尽可能高速运行的特殊场合，FPGA中的专用数字信号处理电路无法充分发挥出其工作效能。
发明内容
为此，本发明提供了一种利用FPGA实现的高速数字FIR滤波器。该高速数字FIR滤波器使用M个FIR滤波器基本单元，M为大于1的整数，每个FIR滤波器基本单元包括滤波器系数输入端、数据移位输入端、数据移位输出端和滤波数据输出端，并且由FPGA内部专用数字信号处理模块实现。在M个FIR滤波器基本单元的每一个之后连接数据位宽速率变换单元，该数据位宽速率变换单元由FPGA内部集成的专用存储器模块实现，所述数据位宽速率变换单元将滤波数据输出端的输出数据转换为N路输出，N为大于1的整数，再将M个数据位宽速率变换单元的每一个数据位宽速率变换单元的第i路输出数据作为第i个加法器树的M个输入数据之一，该第i个加法器树的输出即为该高速数字FIR滤波器的第i路滤波输出，i＝1，2，......N。
以这种方式实现的FIR滤波器，可以减少FPGA中以通用逻辑资源实现的加法器树的工作频率对以专用数字信号处理模块实现的FIR滤波器基本单元的工作频率的影响，即采用本发明的方案，在使用FPGA现有资源的情况下，使专用数字信号处理模块实现的FIR滤波器基本单元工作以尽可能高的工作频率工作。
附图说明
图1为FPGA中专用数字信号处理模块实现的FIR滤波器基本单元的结构示意图；
图2为使用FIR滤波器基本单元实现的多抽头FIR滤波器结构示意图；
图3为插入数据位宽速率变换单元实现的多抽头的高速FIR滤波器结构示意图。
具体实施方式
下面将结合附图对本发明作进一步的详细说明。
图1是FPGA中由专用数字信号处理模块实现的FIR滤波器基本单元的结构示意图。该FIR滤波器基本单元包括滤波器系数输入端、数据移位输入端、数据移位输出端和滤波数据输出端。四个滤波器系数0-3分别作为四个乘法器的一个输入数据端，待滤波信号由数据移位输入端接入，经过移位寄存器链依次作为四个乘法的另一个输入数据端，并通过数据移位输出端输出。四个乘法器的输出端经过两级加法器树求和，最终得到滤波数据输出。FIR滤波器基本单元实现的是一个4抽头的FIR滤波器。由于其采用专用数字信号处理模块实现，因此可以以很高的频率工作。
图2现有技术中是以图1的FIR滤波器基本单元为基础实现的多抽头滤波器。依次将一个FIR滤波器基本单元的数据移位输出端与另一个FIR滤波器基本单元的数据移位输入端相连以实现更长的移位寄存器链，并使用加法器树将各FIR滤波器基本单元的滤波数据输出相加，最终得到滤波数据输出，以此方式可以实现多抽头的FIR滤波器。在各FIR滤波器基本单元之后直接接加法器树，加法器树利用FPGA内部通用逻辑资源实现，其最大工作频率显著低于使用专用数字信号处理模块实现的FIR滤波器基本单元的最大工作频率，并且滤波器抽头越多，加法器树消耗的逻辑资源越多，相应的最大工作频率随之降低。因此在此结构中，滤波器可处理的数据输入速率受限于加法器树的最大工作频率，专用乘法器电路不能充分发挥其效能。
针对数字信号处理应用的FPGA中，除了提供专用数字信号处理模块以及通用逻辑资源外，同时还提供具有多种工作模式的专用存储器单元，这些专用存储器单元同样可工作在很高的频率上，除了用于数据的存储外，也经常用于数据的位宽与速率的变换。
因此，本发明提出了一种在FPGA中利用其内部集成的专用数字信号处理模块和专用存储器模块实现的多抽头FIR滤波器及其实现方法，如图3所示。
该高速数字FIR滤波器使用M个FIR滤波器基本单元，在每个FIR滤波器基本单元的滤波数据输出端后，插入一个利用FPGA的专用存储器模块实现的数据位宽速率变换单元，所述数据位宽速率变换单元用于将输入数据转换为N路并行输出，并行输出的各路输出数据速率则变为输入数据速率的1/N，其中N为大于1的整数。将M个数据位宽速率变换单元的每一个中的第i路的输出数据，i＝1，2，......N，使用一个加法器树相加，最终得到该高速数字FIR滤波器的N路滤波输出。
数据位宽速率变换单元以专用存储器模块实现，记其输入端最高工作频率为fconverter；各FIR滤波器基本单元以及各基本单元之间的连接都是专用电路实现的，记其最高工作频率为fsub-filter；连接于FIR滤波器基本单元之后的加法器树使用FPGA中通用逻辑资源实现，记其最高工作频率为fadd。此时，高速数字FIR滤波器的工作频率ffilter为fsub-filter、fconverter以及N*fadd之中较小者。实际应用中fconverter在数值上与fsub-filter相当甚至高于fsub-filter，而fconverter与fsub-filter显著高于fadd，因此ffilter显著高于fadd。当FIR滤波器基本单元和数据位宽速率变换单元输入端均工作于ffilter时，对加法器树的最高工作频率要求降低为ffilter/N。根据需要选择合适的N，就可以在仅利用FPGA提供的资源，使FIR滤波器最高工作频率接近fsub-filter，实现工作频率的提高。
在具体实现时，例如可以采用Altera公司的STRATIX II系列FPGA芯片，例如EP2S130F1020I4。

Claims (4)

1.一种FPGA实现的高速数字FIR滤波器，其包括：
M个FIR滤波器基本单元，其中M为大于1的整数，每个FIR滤波器基本单元包括滤波器系数输入端、数据移位输入端、数据移位输出端和滤波数据输出端，并且由FPGA内部专用数字信号处理模块实现；
数据位宽速率变换单元，其连接于M个FIR滤波器基本单元的每一个之后，该数据位宽速率变换单元由FPGA中的专用存储器模块实现，所述数据位宽速率变换单元将滤波数据输出端的输出数据转换为N路同时输出，N为大于1的整数；
N个加法器树，其中将M个数据位宽速率变换单元的每一个数据位宽速率变换单元的第i路输出数据作为第i个加法器树的M个输入数据之一，该第i个加法器树的输出即为该高速数字FIR滤波器的第i路滤波输出，i＝1，2，......N。
2.如权利要求1所述的高速数字FIR滤波器，其特征在于FPGA采用Altera公司的STRATIX II系列芯片。
3.一种利用FPGA实现高速数字FIR滤波器的方法，包括如下步骤：
将M个FIR滤波器基本单元相连，其中M为大于1的整数，每个FIR滤波器基本单元包括滤波器系数输入端、数据移位输入端、数据移位输出端和滤波数据输出端，并由FPGA内部专用数字信号处理模块实现，相连指的是将M个FIR滤波器基本单元的数据移位输出端和数据移位输入端依次串连；
在M个FIR滤波器基本单元的每一个之后连接数据位宽速率变换单元，其中该数据位宽速率变换单元由FPGA中的专用存储器模块实现，所述数据位宽速率变换单元将滤波数据输出端的输出数据转换为N路同时输出，N为大于1的整数；
将M个数据位宽速率变换单元的每一个数据位宽速率变换单元的第i路输出数据作为第i个加法器树的M个输入数据之一，该第i个加法器树的输出即为该高速数字FIR滤波器的第i路滤波输出，i＝1，2，......N。
4.如权利要求3所述的方法，其特征在于FPGA采用Altera公司的STRATIX II系列芯片。
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