CN115801031A - 一种基于fpga实现的8192路实时数字信道化方法 - Google Patents
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Abstract
本发明公开了一种基于FPGA实现的8192路实时数字信道化方法，包括将输入的信号依次进行一级信号化、二级信道化和三级信道化，一级信道化时，对输入的信号进行4路至32路的串并转换后，乘旋转因子，然后通过先进先出原则进行IQ交织并输出至32个多相滤波器组的FIR滤波器进行多相滤波处理后。本方法为了满足大带宽多信道同时接收的性能需求，推出了32×32×8三级信道化的计算结构，同时通过各乒乓BRAM模块实现对数据的重组，在输出时序采用依次输出的方式，以及FIR滤波器IP核的多通道时分复用，在有限的资源内实现了大带宽多路信道实时数字信道化的需求，且无需级联多片FPGA处理，进而减少了成本，减小系统体积、功耗的占用。
Description
技术领域
本发明属于通信领域，具体涉及一种基于FPGA实现的8192路实时数字信道化方法。
背景技术
随着雷达与通信技术的快速发展，现代电子战战场存在着大量的无线电设备，战场的电磁环境必然伴随着大量不同载频、不同调制类型、不同带宽的无线电信号。在复杂电磁环境下的电子对抗系统中，接收机是接收己方和侦察敌方无线电信号的重要设备。针对同时到达的大量无线电信号的并行接收问题，人们对接收机的性能提出了更高的要求。
对比传统的模拟接收机，数字信道化接收机拥有覆盖频带宽、动态范围大、并行信号处理的优点。当前，在数字信道化接收机的设计中，通常是采用DSP或FPGA作为信道化算法的开发平台。但是在大带宽与多信道并行接收的需求下，接收机将面临着高并发的计算量，对比DSP，拥有天生并行结构的FPGA更加适合作为实时信道化处理的实现平台。
目前，针对大带宽信号的多信道并行接收处理问题，工程上首选的方法是采用FPGA实现数字信道化算法结构，如图8所示，该算法结构采用了多相滤波技术以及并行IDFT算法实现均匀的数字信道化。为了保证高动态范围，需要FPGA在整个信道化处理的过程中保证全精度处理，在 IDFT计算完成后再对输出的结果进行截位还原，这将会消耗大量的LUT 与DSP资源；当接收带宽与并行信道化数量需求较大时，若直接采用图8 的信道化算法结构进行设计，同时进行的乘法次数将远超于FPGA的DSP 资源数量，固无法满足单片FPGA实现多路信道同时接收的性能需求。因此，不得不级联多片FPGA进行协同处理，这将不可避免地导致系统的体积、功耗以及成本的剧增，无法适用于恶劣工作环境。
发明内容
本发明的目的在于针对解决背景技术中提出的问题，提出一种基于 FPGA实现的8192路实时数字信道化方法。
为实现上述目的，本发明所采取的技术方案为：
本发明提出的一种基于FPGA实现的8192路实时数字信道化方法，包括将输入的信号依次进行一级信号化、二级信道化和三级信道化。
一级信道化时，对输入的信号进行4路至32路的串并转换后，乘旋转因子，然后通过先进先出原则进行IQ交织并输出至32个多相滤波器组的FIR滤波器进行多相滤波处理后，再通过先进先出原则进行IQ解交织后实现IQ并行输出，最后进行32点IFFT运算后，输出32路信道，完成一级信道化。
二级信道化时，将一级信道化输出的32路IQ数据一一对应同时输入至32对第一乒乓BRAM模块实现并行写轮询读的操作，然后将各乒乓 BRAM模块的输出结果乘旋转因子后，通过先进先出原则进行IQ交织并输出至32个多相滤波器组的FIR滤波器进行多相滤波处理后，再通过先进先出原则进行IQ解交织后实现IQ并行输出，最后进行32点IFFT运算后，分时输出1024路信道，完成二级信道化。
三级信道化时，将二级信道化输出的1024路IQ数据分别输入至8对第二乒乓BRAM模块实现轮询写并行读的操作，然后将8对第二乒乓 BRAM模块的输出结果乘旋转因子后，输入至8个多相滤波器租的FIR 滤波器进行多相滤波器处理，最后进行8点IFFT运算后，分时输出8192 路信道，进而完成三级信道化。
优选地，将一级信道化输出的32路IQ数据一一对应同时输入至32 对第一乒乓BRAM模块实现并行写轮询读的操作，包括：
通过各第一乒乓BRAM模块写状态机的控制，第一级信道化输出的 32路IQ数据一一对应同时写入至32对第一乒乓BRAM模块的乒区域，然后第一级信道化输出的32路IQ数据一一对应同时写入至32对第一乒乓BRAM模块的乓区域，且写入32对第一乒乓BRAM模块的乓区域时，对32路IQ数据进行取补码，完成符号变换运算。
通过各第一乒乓BRAM模块读状态机的控制，依次读取32对第一乒乓BRAM模块中各区域的数据。
优选地，将二级信道化输出的1024路IQ数据分别输入至8对第二乒乓BRAM模块实现轮询写并行读的操作，包括：
通过各第二乒乓BRAM模块写状态机的控制，第二级信道化输出的 1024路IQ数据分别写入至8对第二乒乓BRAM模块的乒区域，然后第二级信道化输出的1024路IQ数据分别写入至8对第二乒乓BRAM模块的乓区域，且写入8对第二乒乓BRAM模块的乓区域时，对1024路IQ数据进行取补码，完成符号变换运算。
通过各第二乒乓BRAM模块读状态机的控制，同时读取8对第二乒乓BRAM模块中各区域的数据。
优选地，各第一乒乓BRAM模块和第二乒乓BRAM模块的读取带宽大于或等于写入带宽。
优选地，一级信道化和二级信道化中的32点IFFT运算，包括：
采用五级蝶形运算，第一级蝶形运算进行16次2点DFT运算后输出至第二级蝶形运算，第二级蝶形运算进行8次4点DFT运算后输出至第三级蝶形运算，第三级蝶形运算分时进行4次8点DFT运算后输出至第四级蝶形运算，第四级蝶形运算分时进行2次16点DFT运算后输出至第五级蝶形运算，第五级蝶形运算进行1次32点DFT运算后输出，进而完成32点IFFT运算。
优选地，三级信道化中的8点IFFT运算，包括：
采用三级蝶形运算，第一级蝶形运算进行4次2点DFT运算后输出至第二级蝶形运算，第二级蝶形运算进行2次4点DFT运算后输出至第三级蝶形运算，第三级蝶形运算进行1次8点DFT运算后输出，进而完成8点IFFT运算。
与现有技术相比，本发明的有益效果为：
本方法为了满足大带宽多信道同时接收的性能需求，推出了32×32 ×8三级信道化的计算结构，同时通过各乒乓BRAM模块实现对数据的重组，在输出时序采用依次输出的方式，以及FIR滤波器IP核的多通道时分复用，在有限的资源内实现了大带宽多路信道实时数字信道化的需求，且无需级联多片FPGA处理，进而减少了成本，减小系统体积、功耗的占用。
附图说明
图1为本发明基于FPGA实现的8192路实时数字信道化方法的模块框图；
图2为本发明各级信道化的结构示意图；
图3为本发明二级信道化和三级信道化的输出时序示意图；
图4为本发明二级信道化第一乒乓BRAM模块并行写轮询读示意图；
图5为本发明三级信道化第二乒乓BRAM模块轮询写并行读示意图；
图6为本发明三级信道化中多相滤波器租的FIR滤波器进行多相滤波器处理的输入输出示意图；
图7为本发明一级信道化32点IFFT运算的时序结构示意图；
图8为本发明现有技术中信道化的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
需要说明的是，当组件被称为与另一个组件“连接”时，它可以直接与另一个组件连接或者也可以存在居中的组件。除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是在于限制本申请。
如图1-7所示，一种基于FPGA实现的8192路实时数字信道化方法，包括将输入的信号依次进行一级信号化、二级信道化和三级信道化。
本实施例中，如图1所示，输入为655.36MHz采样率，且500MHz 带宽，则一级信号化输出32路时域，每路20.48MHz带宽，二级信道化输出1024路时域，每路640kHz带宽，三级信道化输出8192路时域，每路80kHz带宽。
需要说明的是，本发明是在单片xc7vx690t型FPGA上实现了8192 路实时数字信道化的功能。FIR滤波器的设计参数如下表所示：
以16bit的ADC输出信号为例，上表中表示了算法实现中每一级原型滤波器的关键设计参数，观察上表可以发现每一级的滤波输出位宽都为 32bit，但实际上因为对滤波器系数进行了Q格式转换，每个滤波器的系数都被放大了2的幂次倍，我们需要对滤波输出的32bit位宽数据进行截位，以获得真实的滤波结果。但是，射频信号通常都是非常微弱的，输入滤波器的信号有可能还达不到5bit的有符号数，滤波后输出的结果都是零点几的小数，如果此时对滤波器的输出进行除法后再进行四舍五入，就会导致输出结果为“-1”、“0”与“1”。因此，不能在滤波器的输出端直接进行除法来还原真实的滤波数据，需要将截位转移到每一级信道化运算的最后输出位置，因此设计的各级信道化结构示意图如图2所示，可以直接对计算结果进行截位，高精度地得到真实数据。
步骤S1、一级信道化时，对输入的信号进行4路至32路的串并转换后，乘旋转因子，然后通过先进先出原则进行IQ交织并输出至32个多相滤波器组的FIR滤波器进行多相滤波处理后，再通过先进先出原则进行IQ 解交织后实现IQ并行输出，最后进行32点IFFT运算后，输出32路信道，完成一级信道化。
具体为，一级信道化中的32点IFFT运算，包括：
采用五级蝶形运算，第一级蝶形运算进行16个2点DFT运算后输出至第二级蝶形运算，第二级蝶形运算进行8个4点DFT运算后输出至第三级蝶形运算，第三级蝶形运算进行4个8点DFT运算后输出至第四级蝶形运算，第四级蝶形运算进行2个16点DFT运算后输出至第五级蝶形运算，第五级蝶形运算进行1个32点DFT运算后输出，进而完成32点 IFFT运算。
步骤S2、二级信道化时，将一级信道化输出的32路IQ数据一一对应同时输入至32对第一乒乓BRAM模块实现并行写轮询读的操作，然后将各乒乓BRAM模块的输出结果乘旋转因子后，通过先进先出原则进行 IQ交织并输出至32个多相滤波器组的FIR滤波器进行多相滤波处理后，再通过先进先出原则进行IQ解交织后实现IQ并行输出，最后进行32点 IFFT运算后，分时输出1024路信道，完成二级信道化。
具体为，如图4所示，将一级信道化输出的32路IQ数据一一对应同时输入至32对第一乒乓BRAM模块实现并行写轮询读的操作，包括：
通过各第一乒乓BRAM模块写状态机的控制，第一级信道化输出的 32路IQ数据一一对应同时写入至32对第一乒乓BRAM模块的乒区域，然后第一级信道化输出的32路IQ数据一一对应同时写入至32对第一乒乓BRAM模块的乓区域，且写入32对第一乒乓BRAM模块的乓区域时，对32路IQ数据进行取补码，完成符号变换运算；
通过各第一乒乓BRAM模块读状态机的控制，依次读取32对第一乒乓BRAM模块中各区域的数据。
为了保证第一乒乓BRAM模块在下一次写入前，完成全部数据的读取，则第一乒乓BRAM模块的读取带宽大于或等于写入带宽。
二级信道化中的32点IFFT运算，包括：
采用五级蝶形运算，第一级蝶形运算进行16次2点DFT运算后输出至第二级蝶形运算，第二级蝶形运算进行8次4点DFT运算后输出至第三级蝶形运算，第三级蝶形运算分时进行4次8点DFT运算后输出至第四级蝶形运算，第四级蝶形运算分时进行2次16点DFT运算后输出至第五级蝶形运算，第五级蝶形运算进行1次32点DFT运算后输出，进而完成32点IFFT运算。
二级信道化的输出时序如图3所示，二级信道化是对一级信道化输出的32路信道分别再做32路信道化处理，且每一路的二级信道化中的32 路信道化的算法结构是完全一样的，那么二级信道化只需要在640kHz的一个周期内完成32次同样结构的32路信道化处理，且为依次输出。
步骤S3、三级信道化时，将二级信道化输出的1024路IQ数据分别输入至8对第二乒乓BRAM模块实现轮询写并行读的操作，然后将8对第二乒乓BRAM模块的输出结果乘旋转因子后，输入至8个多相滤波器租的FIR滤波器进行多相滤波器处理，最后进行8点IFFT运算后，分时输出8192路信道，进而完成三级信道化。
具体为，如图5所示，将二级信道化输出的1024路IQ数据分别输入至8对第二乒乓BRAM模块实现轮询写并行读的操作，包括：
通过各第二乒乓BRAM模块写状态机的控制，第二级信道化输出的 1024路IQ数据分别写入至8对第二乒乓BRAM模块的乒区域，然后第二级信道化输出的1024路IQ数据分别写入至8对第二乒乓BRAM模块的乓区域，且写入8对第二乒乓BRAM模块的乓区域时，对1024路IQ数据进行取补码，完成符号变换运算；
通过各第二乒乓BRAM模块读状态机的控制，同时读取8对第二乒乓BRAM模块中各区域的数据。
为了保证第二乒乓BRAM模块在下一次写入前，完成全部数据的读取，则第二乒乓BRAM模块的读取带宽大于或等于写入带宽。
三级信道化中的8点IFFT运算，包括：
采用三级蝶形运算，第一级蝶形运算进行4次2点DFT运算后输出至第二级蝶形运算，第二级蝶形运算进行2次4点DFT运算后输出至第三级蝶形运算，第三级蝶形运算进行1次8点DFT运算后输出，进而完成8点IFFT运算。
三级信道化的输出时序如图3所示，根据二级信道化的输出时序可以得到，三级信道化只需要在80kHz的一个周期内完成1024次同样结构的 8路信道化，且为依次输出。
如图6所示，为三级信道化中多相滤波器组的FIR滤波器进行多相滤波器处理的输入输出示意图，提供的FIR滤波器IP核最大支持1024路的多通道时分复用功能，因此三级8路信道化结构采用了8对IP核，实现了1024个8路IQ信号的FIR滤波需求。其余一级信道化和二级信道化中多相多相滤波器组的FIR滤波器进行多相滤波器处理的输入输出同理图 6，不再赘述。
如图7所示，为一级信道化32点IFFT运算的时序结构示意图，二级信道化32点IFFT运算的时序和三级信道化8点IFFT运算的时序同理图 7，不再赘述。
本方法为了满足大带宽多信道同时接收的性能需求，推出了32×32 ×8三级信道化的计算结构，同时通过各乒乓BRAM模块实现对数据的重组，在输出时序采用依次输出的方式，以及FIR滤波器IP核的多通道时分复用，在有限的资源内实现了大带宽多路信道实时数字信道化的需求，且无需级联多片FPGA处理，进而减少了成本，减小系统体积、功耗的占用。
本方法为了满足大带宽多信道同时接收的性能需求，推出了32×32×8 三级信道化的计算结构，同时通过各乒乓BRAM模块实现对数据的重组，在输出时序采用依次输出的方式，以及FIR滤波器IP核的多通道时分复用，在有限的资源内实现了大带宽多路信道实时数字信道化的需求。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请描述较为具体和详细的实施例，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (6)
1.一种基于FPGA实现的8192路实时数字信道化方法，其特征在于：所述基于FPGA实现的8192路实时数字信道化方法，包括：将输入的信号依次进行一级信号化、二级信道化和三级信道化；
一级信道化时，对输入的信号进行4路至32路的串并转换后，乘旋转因子，然后通过先进先出原则进行IQ交织并输出至32个多相滤波器组的FIR滤波器进行多相滤波处理后，再通过先进先出原则进行IQ解交织后实现IQ并行输出，最后进行32点IFFT运算后，输出32路信道，完成一级信道化；
二级信道化时，将一级信道化输出的32路IQ数据一一对应同时输入至32对第一乒乓BRAM模块实现并行写轮询读的操作，然后将各乒乓BRAM模块的输出结果乘旋转因子后，通过先进先出原则进行IQ交织并输出至32个多相滤波器组的FIR滤波器进行多相滤波处理后，再通过先进先出原则进行IQ解交织后实现IQ并行输出，最后进行32点IFFT运算后，分时输出1024路信道，完成二级信道化；
三级信道化时，将二级信道化输出的1024路IQ数据分别输入至8对第二乒乓BRAM模块实现轮询写并行读的操作，然后将8对第二乒乓BRAM模块的输出结果乘旋转因子后，输入至8个多相滤波器租的FIR滤波器进行多相滤波器处理，最后进行8点IFFT运算后，分时输出8192路信道，进而完成三级信道化。
2.如权利要求1所述的基于FPGA实现的8192路实时数字信道化方法，其特征在于：所述将一级信道化输出的32路IQ数据一一对应同时输入至32对第一乒乓BRAM模块实现并行写轮询读的操作，包括：
通过各第一乒乓BRAM模块写状态机的控制，第一级信道化输出的32路IQ数据一一对应同时写入至32对第一乒乓BRAM模块的乒区域，然后第一级信道化输出的32路IQ数据一一对应同时写入至32对第一乒乓BRAM模块的乓区域，且写入32对第一乒乓BRAM模块的乓区域时，对32路IQ数据进行取补码，完成符号变换运算；
通过各第一乒乓BRAM模块读状态机的控制，依次读取32对第一乒乓BRAM模块中各区域的数据。
3.如权利要求1所述的基于FPGA实现的8192路实时数字信道化方法，其特征在于：所述将二级信道化输出的1024路IQ数据分别输入至8对第二乒乓BRAM模块实现轮询写并行读的操作，包括：
通过各第二乒乓BRAM模块写状态机的控制，第二级信道化输出的1024路IQ数据分别写入至8对第二乒乓BRAM模块的乒区域，然后第二级信道化输出的1024路IQ数据分别写入至8对第二乒乓BRAM模块的乓区域，且写入8对第二乒乓BRAM模块的乓区域时，对1024路IQ数据进行取补码，完成符号变换运算；
通过各第二乒乓BRAM模块读状态机的控制，同时读取8对第二乒乓BRAM模块中各区域的数据。
4.如权利要求1所述的基于FPGA实现的8192路实时数字信道化方法，其特征在于：各第一乒乓BRAM模块和第二乒乓BRAM模块的读取带宽大于或等于写入带宽。
5.如权利要求1所述的基于FPGA实现的8192路实时数字信道化方法，其特征在于：所述一级信道化和二级信道化中的32点IFFT运算，包括：
采用五级蝶形运算，第一级蝶形运算进行16次2点DFT运算后输出至第二级蝶形运算，第二级蝶形运算进行8次4点DFT运算后输出至第三级蝶形运算，第三级蝶形运算分时进行4次8点DFT运算后输出至第四级蝶形运算，第四级蝶形运算分时进行2次16点DFT运算后输出至第五级蝶形运算，第五级蝶形运算进行1次32点DFT运算后输出，进而完成32点IFFT运算。
6.如权利要求1所述的基于FPGA实现的8192路实时数字信道化方法，其特征在于：所述三级信道化中的8点IFFT运算，包括：
采用三级蝶形运算，第一级蝶形运算进行4次2点DFT运算后输出至第二级蝶形运算，第二级蝶形运算进行2次4点DFT运算后输出至第三级蝶形运算，第三级蝶形运算进行1次8点DFT运算后输出，进而完成8点IFFT运算。
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