CN101572538A

CN101572538A - 半导体装置

Info

Publication number: CN101572538A
Application number: CNA2009101322105A
Authority: CN
Inventors: 田代靖典
Original assignee: NEC Corp
Current assignee: NEC Electronics Corp; NEC Corp
Priority date: 2008-04-28
Filing date: 2009-04-28
Publication date: 2009-11-04
Also published as: TW201009367A; KR101005459B1; KR20090113784A; JP2009265024A; US20090271140A1

Abstract

一种半导体装置，能够降低测试的成本。SiP(1)包括进行数据的发送和接收的AD芯片(2)和逻辑芯片(3)。AD芯片包括：AD转换电路(12a、12b)，生成并行数据；并串行转换电路(13a、13b)，对由AD转换电路生成的并行数据进行分割并按时间方向排列；以及选择电路(14a、14b)，从并串行转换电路的输出数据和将并行数据分割为能够在多个路径分别发送的分割数据中选择任一方而输出到逻辑芯片。逻辑芯片包括：串并行转换电路(15a、15b)，从按时间方向排列的数据复原原来的并行数据；和选择电路(16)，选择合成分割数据而成的原来的并行数据和由串并行转换电路复原的原来的并行数据并输出到端子(18)。

Description

半导体装置

技术领域

本发明涉及一种半导体装置，特别是涉及将多个LSI芯片搭载在一个封装中的半导体装置的测试技术。

背景技术

近年来，在半导体封装中将Sip(System in Package，系统级封装)、MCP(Multi Chip Package，多芯片封装)等多个LSI芯片封入一个封装内的技术受到关注。随着电子信息设备及数字家电等的快速发展和普及，对LSI的多功能化及高性能化的要求也逐渐提高，因此在一个硅片上实现系统的SoC(System on Chip，片上系统)受到关注。而以往由于SiP在成本方面与SoC相比没有优势，没有被当作主流技术，但SiP具备能够在短期内实现各种系统功能的可能性，因此又开始受到关注。

从提高组装的成品率及测试效率的观点出发，在SiP中连接芯片之间时，优选尽可能减少连接的信号数量。例如，在将AD芯片和逻辑芯片封装为SiP的情况下，在将AD芯片中的n比特分辨率的AD转换器的输出直接连接于逻辑芯片时，需要信号数量为n根的数据总线。为了减少数据总线的信号数量，在发送侧的AD芯片中，并串行转换电路与采样时钟及其m倍增时钟同步地对信号进行并串行转换。n比特数字数据输出到n/m根的数据总线，通过接收侧的逻辑芯片的串并行转换电路同样与采样时钟和m倍增时钟同步地复原为原来的n比特数字信号，从而能够减少接收和发送之间的信号数量。

在专利文献1中公开了以图像信号传送为例的上述装置。该图像信号传送电路在经由数据总线传送图像信号时，为了减少数据总线的信号数量，倍增电路使像素时钟倍增，并行/串行转换电路与由倍增电路生成的倍增时钟同步而对图像信号进行并行/串行转换，将作为串行信号的图像信号输出到数据总线。

以往的图像信号传送电路由于具有如上结构，因此可以减少数据总线的信号数量。但是，倍增电路必须使像素时钟倍增而生成倍增时钟，因此增大耗电。另外，还存在由倍增电路生成的倍增时钟成为时钟噪声，从而增大电路上的噪声量的问题。

因此，在专利文献2中公开了不生成像素时钟的倍增时钟而减少数据总线的信号数量的图像信号传送电路。该图像信号传送电路将输入的图像信号的比特宽分割为两部分，在像素时钟为高(H)电平时将一个分割信号输出到数据总线，在像素时钟为低(L)电平时将另一个分割信号输出到数据总线。在信号接收侧，在像素时钟下降的时序从数据总线输入一个分割信号，在像素时钟上升的时序将分割信号输出到输出端口，在像素时钟上升的时序从数据总线输入另一个分割信号，并将该分割信号输出到输出端口。

专利文献1：日本特开2004-266745公报

专利文献2：日本特开2006-304088公报

本发明提供以下分析。

由多个LSI芯片构成的SiP的典型测试手段是在组装到SiP之前对各芯片进行充分的测试，在组装后对各芯片之间的连接进行测试。在该情况下，如果存在不能够以芯片状态进行充分测试的组件，则在芯片设计阶段考虑能够在SiP中进行测试的电路、减少各芯片之间的连接信号数量，从而能够高效且低成本地对SiP进行测试。

根据以往的结构，可以减少数据总线信号的数量。但是，在专利文献1所公开的装置中在测试模式下需要较高的倍增时钟信号。另外，在专利文献2所公开的装置中必须按时钟信号的高电平和低电平动作。因此，需要具备测试时钟信号所特别需要的高性能LSI测试器，从而测试成本增加。

发明内容

本发明的一个方面的半导体装置，包括进行数据的发送和接收的发送部和接收部，发送部包括：数据生成电路，用于生成并行数据；数据排列电路，对由数据生成电路生成的并行数据进行分割并按时间方向排列；以及第1选择电路，从数据排列电路的输出数据和将并行数据分割为能够在多个路径分别发送的分割数据中选择任一方而输出到接收部，数据生成电路、数据排列电路及第1选择电路所构成的组的数量与多个路径对应。

根据本发明，在进行测试时将并行数据通过多个路径分别发送，不需要特别的时钟信号，因此能够以低速且廉价的LSI测试器进行测试。因此，能够降低测试的成本。

附图说明

图1是表示本发明实施例的半导体装置的结构的框图。

具体实施方式

本发明实施方式的半导体装置(相当于图1的SiP 1)包括进行数据的发送和接收的发送部(相当于图1的AD芯片2)和接收部(相当于图1的逻辑芯片3)。发送部包括：数据生成电路(相当于图1的AD转换电路12a、12b)，用于生成并行数据；数据排列电路(相当于图1的并串行转换电路13a、13b)，对由数据生成电路生成的并行数据进行分割并按时间方向排列；以及第1选择电路(相当于图1的选择电路14a、14b)，从数据排列电路的输出数据和将并行数据分割为能够在多个路径分别发送的分割数据中选择任一方而输出到接收部，所述的数据生成电路、数据排列电路及第1选择电路所构成的组的数量与多个路径对应(图1中是两组)。

另外，优选的是，在使半导体装置以测试模式动作时，第1选择电路选择分割数据。

进一步，优选的是，发送部使数据排列电路的输出数据比分割数据更快速地输出到接收部。

另外，优选的是，接收部包括测试输出部(图1的AD测试输出端子18)，该测试输出部能够将与多个路径对应而分割的分割数据合成并作为原来的并行数据而输出。

另外，也可以采用以下结构，接收部包括：数据复原电路(相当于图1的串并行转换电路15a、15b)，从按时间排列的数据复原原来的并行数据；和第2选择电路(相当于图1的选择电路16)，从合成分割数据而成的原来的并行数据和由数据复原电路复原的原来的并行数据中选择任一方，能够将由第2选择电路选择的数据输出到测试输出部。

另外，也可以在使半导体装置以测试模式动作时，第2选择电路选择合成分割数据而成的原来的并行数据。

进一步，数据生成电路为AD转换器，并行数据为AD转换后的数据。

另外，接收部也可以包括数据处理电路(相当于图1的数据处理电路17a、17b)，该数据处理电路对由数据复原电路复原的并行数据进行处理。

根据如上所述的半导体装置，能够减少发送部和接收部之间的数据总线信号的数量，并且在测试时发送分割为能够通过多个路径分别发送的分割数据，从而不需要倍增时钟。因此，在半导体装置进行测试时，能够抑制所需LSI测试器的功能，能够降低测试成本。

下面参照附图详细说明实施例。

图1是表示本发明第1实施例的半导体装置的结构的框图。在图1中，半导体装置是将具有2通道AD转换电路的AD芯片2和逻辑芯片3封入一个封装内的SiP 1。SiP 1包括输入模拟信号的端子11a、11b，测试输出用的端子18，测试模式选择用的端子19及输入测试用时钟信号的端子20。

AD芯片2包括AD转换电路12a、12b，并串行转换电路13a、13b以及选择电路14a、14b。逻辑芯片3包括串并行转换电路15a、15b，选择电路16、22，数据处理电路17a、17b、PLL 21以及分频电路23。

AD芯片2从端子11a、11b输入模拟信号，从逻辑芯片3输入选择时钟CLK2、CLK2的1/2分频时钟信号即时钟信号CLK1以及测试模式选择信号MODE。

AD转换电路12a通过采样时钟信号即时钟信号CLK1以n比特(bit)的分辨率对从端子11a输入的模拟信号进行AD转换，输出n比特宽的并行数据Da。并串行转换电路13a输入AD转换电路12a所输出的并行数据Da，通过时钟信号CLK1和时钟信号CLK2进行并串行转换，输出n/2比特宽的并行数据Da1。选择电路14a根据测试模式选择信号MODE，从并行数据Da1、并行数据Da的高位比特Dau以及后述的并行数据Db的高位比特Dbu中选择任一方并输出。

AD转换电路12b通过采样时钟信号即时钟信号CLK1以n比特的分辨率对从端子11b输入的模拟信号进行AD转换，输出n比特宽的并行数据Db。并串行转换电路13b输入AD转换电路12b所输出的并行数据Db，通过时钟信号CLK1和时钟信号CLK2进行并串行转换，输出n/2比特宽的并行数据Db1。选择电路14b根据测试模式选择信号MODE，从并行数据Db1、上述并行数据Da的低位比特Da1以及并行数据Db的低位比特Db1中选择任一方并输出。

逻辑芯片3从端子20输入AD转换测试用的时钟信号CKT，从端子19输入测试模式选择信号MODE，从AD芯片2以2通道分开输入n/2比特宽数字数据。选择电路22根据测试模式选择信号MODE，在通常动作时选择时钟生成用的PLL 21的输出时钟，在AD测试模式时选择从端子20输入的时钟信号CKT。选择电路22的输出即时钟信号CLK2输出到AD芯片2，并且频率由分频电路23分频为1/2而作为时钟信号CLK1输出到AD芯片2。时钟信号CLK1还分配到串并行转换电路15a、15b和数据处理电路17a、17b，时钟信号CLK2还分配到串并行转换电路15a、15b。

串并行转换电路15a根据时钟信号CLK1和CLK2对从选择电路14a输出的n/2比特宽的数字数据进行串并行转换，复原原来的n比特宽的并行数据Da并输出到选择电路16和数据处理电路17a。数据处理电路17a对所复原的并行数据Da进行通常动作时的数据处理。

串并行转换电路15b根据时钟信号CLK1和CLK2对从选择电路14b输出的n/2比特宽的数字数据进行串并行转换，复原原来的n比特宽的并行数据Db并输出到选择电路16和数据处理电路17b。数据处理电路17b对所复原的并行数据Db进行通常动作时的数据处理。

选择电路16根据测试模式选择信号MODE，从以下数据中选择任一方并输出到端子18：将从选择电路14a、14b输出的数据的高位和低位合并后的n比特宽数字数据、串并行转换电路15a所输出的并行数据Da以及串并行转换电路15b所输出的并行数据Db。

在如上所述结构的SiP 1中，根据从端子19输入的测试模式选择信号MODE，从以下A)通常动作模式、B)AD转换电路12a的测试模式、C)AD转换电路12b的测试模式中选择任一方。下面，说明各模式。

在A)通常动作模式中，由AD转换电路12a转换的并行数据Da经由并串行转换电路13a、选择电路14a、串并行转换电路15a输入到数据处理电路17a而进行数据处理。另外，由AD转换电路12b转换的并行数据Db经由并串行转换电路13b、选择电路14b、串并行转换电路15b输入到数据处理电路17a而进行数据处理。

在B)AD转换电路12a的测试模式中，输入来自端子11a的模拟信号、AD测试时钟信号CKT以及测试模式选择信号MODE。此时，测试模式选择信号MODE选择了对AD转换电路12a的测试模式。选择电路22根据测试模式选择信号MODE，选择AD测试时钟信号CKT作为时钟信号CLK2而输出。时钟信号CLK2的频率由分频电路23分频为1/2，作为时钟信号CLK1而输出。AD转换电路12a将时钟信号CLK1作为采样时钟，将从端子11a输入的模拟信号转换为n比特宽的数字数据Da。被转换的n比特宽的数字数据Da分离为高位n/2比特的数字数据Dau和低位n/2比特的数字数据Da1。高位n/2比特的数据Dau输出到选择电路14a，低位n/2比特的数字数据Da1输出到选择电路14b。选择电路14a根据测试模式选择信号MODE，将所输入的高位n/2比特信号直接输出到逻辑芯片3，选择电路14b也同样根据测试模式选择信号MODE，将所输入的低位n/2比特信号直接输出到逻辑芯片3。

选择电路14a所输出的高位n/2比特数据Dau和选择电路14b所输出的低位n/2比特数据Da1输入到逻辑芯片3侧的选择电路16。选择电路16根据测试模式选择信号MODE，将使高位n/2比特数据Dau和低位n/2比特数据Da1合并后的数据即数据Da输出到测试输出用端子18。在端子18上连接有未图示的LSI测试器，对AD转换电路12a所输出的数据Da的内容进行测试。

在C)AD转换电路12b的测试模式下，也与B)AD转换电路12a的测试模式中的动作同样，AD转换电路12b所输出的数据Db经由选择电路14a、14b，由选择电路16选择并输出到端子18。

如上所述，在将具有2通道AD转换电路12a、12b的AD芯片2和逻辑芯片3封入一个封装内的SiP 1中，在通过使用倍增时钟的并串行/串并行转换电路而减少芯片之间连接信号的数量时，在测试时也需要实际动作时钟的两倍频率的时钟。而在本实施例的测试模式中，绕过并串行/串并行转换电路，将各通道的数据总线分配到一个通道的测试信号并对多个AD转换电路12a、12b分别进行测试，从而不需要通常动作时所需要的倍增时钟信号。

另外，选择电路16在根据测试模式选择信号MODE从串并行转换电路15a所输出的并行数据Da和串并行转换电路15b所输出的并行数据Db中选择任一方时，就成为所谓的实际动作测试。也就是说，AD转换电路12a、12b通过PLL 21所输出的时钟信号动作，经由并串行/串并行转换电路将AD转换数据输出到端子18。在这种情况下，可以通过LSI测试器对实际动作中的AD转换数据进行测试。

在以上说明中，说明了具有2通道AD转换电路的半导体装置。但是，不限于这种结构，当然也可以具有3个通道以上的AD转换电路，将1个通道的信号分割而分配到各通道的数据总线，对多个AD转换电路分别进行测试。

此外，上述专利文献的公开内容引用到本说明书中。在本发明的全部公开内容(包括权利要求的范围)的范围内，可进一步根据其基本技术思想进行实施方式及实施例的变更、调整。并且，在本发明的权利要求范围内，可进行各种公开要素的多种组合及选择。即，本发明当然包括包含权利要求范围在内的所有公开内容及本领域技术人员可根据其技术思想获得的各种变形、修改。

Claims

1.一种半导体装置，其特征在于，

包括进行数据的发送和接收的发送部和接收部，

所述发送部包括：

数据生成电路，用于生成并行数据；

数据排列电路，对由所述数据生成电路生成的所述并行数据进行分割并按时间方向排列；以及

第1选择电路，从所述数据排列电路的输出数据和将所述并行数据分割为能够在多个路径分别发送的分割数据中选择任一方而输出到所述接收部，

所述的数据生成电路、数据电路及第1选择电路所构成的组的数量与所述多个路径对应。

2.根据权利要求1所述的半导体装置，其特征在于，

在使所述半导体装置以测试模式动作时，所述第1选择电路选择所述分割数据。

3.根据权利要求1或2所述的半导体装置，其特征在于，

所述发送部使所述数据排列电路的输出数据比所述分割数据更快速地输出到所述接收部。

4.根据权利要求1或2所述的半导体装置，其特征在于，

所述接收部包括测试输出部，该测试输出部能够将与所述多个路径对应而分割的所述分割数据合成并作为原来的并行数据而输出。

5.根据权利要求4所述的半导体装置，其特征在于，

所述接收部包括：

数据复原电路，从所述按时间方向排列的数据复原原来的并行数据；和

第2选择电路，从合成所述分割数据而成的原来的并行数据和由所述数据复原电路复原的原来的并行数据中选择任一方，

能够将由所述第2选择电路选择的数据输出到所述测试输出部。

6.根据权利要求5所述的半导体装置，其特征在于，

在使所述半导体装置以测试模式动作时，所述第2选择电路选择合成所述分割数据而成的原来的并行数据。

7.根据权利要求1所述的半导体装置，其特征在于，

所述数据生成电路为AD转换器，所述并行数据为AD转换后的数据。

8.根据权利要求5所述的半导体装置，其特征在于，

所述接收部包括数据处理电路，该数据处理电路对由所述数据复原电路复原的并行数据进行处理。