CN103326721A - 数模转换器 - Google Patents
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Abstract
本发明公开一种数模转换器，包括有限脉冲响应FIR滤波器模块和与FIR滤波器模块连接的数模转换模块，还包括多路同相部分/正交部分I/Q数据输入端口；I/Q数据合路模块，一端与多路I/Q数据输入端口连接，另一端与FIR滤波器模块连接，用于将多路I/Q数据输入端口所接收的多路I/Q数据合路成一路I/Q数据，且将合路后的I/Q数据输送给FIR滤波器模块；FIR滤波器模块对合路后的I/Q数据进行滤波处理，且将滤波后的I/Q数据输送给数模转换模块，数模转换模块对滤波后的I/Q数据进行数模转换。本发明实现了在满足当前宽带化需求的同时，又降低了对逻辑芯片内部处理速度及其端口传输速度的要求。
Description
技术领域
本发明涉及通信技术领域，尤其涉及一种数模转换器。
背景技术
随着通信系统对宽带化需求的不断增强，使得对逻辑芯片的内部处理速度及其端口传输速度的要求也越来越高。目前通信系统中的带宽已从100MHz量级逐渐发展到了1000MHz量级，而现有技术中的普通逻辑芯片的内部处理速度及其端口传输速度均跟不上上述带宽的发展，而且，即使最新技术的逻辑芯片能够满足一部分宽带化的需求，但是，该最新技术的逻辑芯片的成本很高，从而导致其性价比很低。
发明内容
本发明的主要目的是提供一种数模转换器，旨在实现满足当前宽带化需求的同时，又能降低对逻辑芯片内部处理速度及其端口传输速度的要求。
为了达到上述目的，本发明提出一种数模转换器，包括有限脉冲响应FIR滤波器模块和与FIR滤波器模块连接的数模转换模块，还包括：
多路同相部分/正交部分I/Q数据输入端口；
I/Q数据合路模块，一端与所述多路I/Q数据输入端口连接，另一端与所述FIR滤波器模块连接，用于将所述多路I/Q数据输入端口所接收的多路I/Q数据合路成一路I/Q数据，且将合路后的I/Q数据输送给所述FIR滤波器模块；
所述FIR滤波器模块对所述合路后的I/Q数据进行滤波处理，且将滤波后的I/Q数据输送给所述数模转换模块，所述数模转换模块对所述滤波后的I/Q数据进行数模转换。
优选地，所述多路I/Q数据输入端口包括至少两个输入端口。
优选地，所述I/Q数据合路模块包括一个输出端口及多个输入端口，所述输出端口与所述FIR滤波器模块连接；所述输入端口与所述I/Q数据输入端口连接，且I/Q数据合路模块的输入端口数等于所述多路I/Q数据输入端口的输入端口数。
优选地，所述I/Q数据合路模块具体用于：
对所述多路I/Q数据输入端口所接收的多路I/Q数据的合路处理进行并联转串联合路处理或相加合路处理，其中：
当进行并联转串联合路处理时，所述I/Q数据合路模块的输出端口所输出I/Q数据的速率与其输入端口所输入I/Q数据的速率成倍数关系，所述倍数等于所述多路I/Q数据输入端口的输入端口数；
当进行相加合路处理时，所述I/Q数据合路模块的输出端口所输出I/Q数据的速率等于其输入端口所输入I/Q数据的速率。
优选地，还包括连接在I/Q数据合路模块和所述FIR滤波器模块之间的均衡器模块，所述均衡器模块用于对所述I/Q数据合路模块所合路后的I/Q数据的功率、相位、时延或频域平坦度进行修正，以及对所述数模转换模块所输出的模拟信号的群时延及增益平坦度进行补偿。
优选地，还包括功放保护模块，所述功放保护模块连接在所述均衡器模块与所述FIR滤波器模块之间、或所述I/Q数据合路模块与所述均衡器模块之间。
优选地，所述FIR滤波器模块包括一个FIR滤波器或相互串联的多个FIR滤波器。
本发明提出的数模转换器，通过在现有数模转换器的内部增设多路I/Q数据输入端口及I/Q数据合路模块，采用数模转换器内部所增设的该I/Q数据合路模块将其多路I/Q数据输入端口所接收的多路I数据(In-phase component，同相部分)/Q数据(Quadrature component，正交部分)合路成一路I/Q数据，I/Q数据合路模块所合路后的I/Q数据经FIR滤波器模块输送给数模转换模块，通过数模转换模块对I/Q数据进行数模转换。本发明省去了现有技术中逻辑芯片对多路I/Q数据的合路处理工作，实现了在满足当前宽带化需求的同时，又降低了对逻辑芯片内部处理速度及其端口传输速度的要求，从而提高了逻辑芯片和数模转换器所构成的级联系统对宽带信号的处理能力，同时，还降低了逻辑芯片和数模转换器所构成级联系统的整体成本。
附图说明
图1是本发明数模转换器第一实施例的结构框图；
图2是本发明数模转换器第二实施例的结构框图；
图3是本发明数模转换器第三实施例的结构框图；
图4是本发明数模转换器第四实施例的结构框图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
以下结合说明书附图及具体实施例进一步说明本发明的技术方案。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
图1是本发明数模转换器第一实施例的结构框图。
参照图1，本实施例中的数模转换器包括逻辑芯片100、多路I/Q数据输入端口201、I/Q数据合路模块202、有限脉冲响应FIR滤波器模块203及数模转换模块204。
其中，I/Q数据合路模块202的输入端口与多路I/Q数据输入端口201连接，I/Q数据合路模块202的输出端口与FIR滤波器模块203的输入端连接，FIR滤波器模块203的输出端与数模转换模块204连接。
上述多路I/Q数据输入端口201包括至少两个输入端口。I/Q数据合路模块202包括一个输出端口及多个输入端口，I/Q数据合路模块202的输入端口数等于多路I/Q数据输入端口201的输入端口数。
具体的，逻辑芯片100所输出的多路I/Q数据输送给本实施例数模转换器中的多路I/Q数据输入端口201，多路I/Q数据输入端口201所接收的多路I/Q数据输送给I/Q数据合路模块202，I/Q数据合路模块202将多路I/Q数据输入端口201所接收的多路I/Q数据合路成一路I/Q数据，且将合路后的I/Q数据输送给FIR滤波器模块203，FIR滤波器模块203对合路后的I/Q数据进行滤波处理，且将滤波后的I/Q数据输送给数模转换模块204，数模转换模块204对滤波后的I/Q数据进行数模转换。
上述I/Q数据合路模块202对多路I/Q数据输入端口201所接收的多路I/Q数据进行并联转串联合路处理或相加合路处理，其中：
当进行并联转串联合路处理时，I/Q数据合路模块202的输出端口所输出I/Q数据的速率与I/Q数据合路模块202的输入端口所输入I/Q数据的速率成倍数关系，该倍数等于多路I/Q数据输入端口201的输入端口数。若多路I/Q数据输入端口201的输入端口数为N，其所接收的I/Q数据的速率为Fs，则I/Q数据合路模块202将多路I/Q数据输入端口201所接收的N路速率为Fs的I/Q数据合路成一路速率为N*Fs的I/Q数据，送给FIR滤波器模块203。
具体的，若多路I/Q数据输入端口201所接收的每个I数据和Q数据的比特数均为k比特，则I/Q数据合路模块202对I数据进行并联转串联合路处理的过程如下：
多路I/Q数据输入端口201所接收的属于同一个周期的N路速率为Fs的k比特I数据传送到I/Q数据合路模块202后，I/Q数据合路模块202将第一路至第N路的I数据按照前后顺序排列，合路成一路速率为N*Fs的N个I数据，该一路速率为N*Fs的N个I数据作为I/Q数据合路模块202的I数据输出；
接着进行下一个周期N路速率为Fs的I数据的并联转串联的合路操作。
对于多路I/Q数据输入端口201所接收的N路速率为Fs的Q数据的并联转串联的合路操作过程与其对I数据的并联转串联的合路操作过程相同，此处不再赘述。
当I/Q数据合路模块202对多路I/Q数据输入端口201所接收的多路I/Q数据进行相加合路处理时，I/Q数据合路模块202的输出端口所输出I/Q数据的速率等于其输入端口所输入I/Q数据的速率。若多路I/Q数据输入端口201的输入端口数为N，其所接收的I/Q数据的速率为Fs，则I/Q数据合路模块202将多路I/Q数据输入端口201所接收的N路速率为Fs的I/Q数据合路成一路速率为Fs的I/Q数据，送给FIR滤波器模块203。
具体的，若多路I/Q数据输入端口201所接收的每个I数据和Q数据的比特数均为k比特，则I/Q数据合路模块202对I数据进行相加合路处理的过程如下：
多路I/Q数据输入端口201所接收的属于同一个周期的N路速率为Fs的k比特I数据都被送到I/Q数据合路模块202后，I/Q数据合路模块202将第一路至第N路的I数据相加，合路成一路速率为Fs的1个I数据，该一路速率为Fs的1个I数据作为I/Q数据合路模块202的I数据输出；
接着进行下一个周期N路速率为Fs的I数据的相加处理。
对于多路I/Q数据输入端口201所接收的N路速率为Fs的Q数据的相加处理过程与其对I数据的相加处理过程相同，此处不再赘述。
本实施例数模转换器中的FIR滤波器模块203可以为一个FIR滤波器，也可以为相互串联的多个FIR滤波器的组合；多路I/Q数据输入端口201中的N个输入端口，可以通过设置只让其一个输入端口接收I/Q数据，即只接收一路I/Q数据。当多路I/Q数据输入端口201只接收一路I/Q数据时，则I/Q数据合路模块202直接将多路I/Q数据输入端口201所接收的这一路I/Q数据输出给FIR滤波器模块203。
本实施例中的数模转换器，通过在现有数模转换器的内部增设多路I/Q数据输入端口及I/Q数据合路模块，采用数模转换器内部所增设的该I/Q数据合路模块将其多路I/Q数据输入端口所接收的多路I/Q合路成一路I/Q数据，I/Q数据合路模块所合路后的I/Q数据经FIR滤波器模块输送给数模转换模块，通过数模转换模块对I/Q数据进行数模转换。本发明省去了现有技术中逻辑芯片对多路I/Q数据的合路处理工作，实现了在满足当前宽带化需求的同时，又降低了对逻辑芯片内部处理速度及其端口传输速度的要求，从而提高了逻辑芯片和数模转换器所构成的级联系统对宽带信号的处理能力，同时，还降低了逻辑芯片和数模转换器所构成级联系统的整体成本。
图2是本发明数模转换器第二实施例的结构框图。
参照图2，在上述数模转换器第一实施例的基础上，本实施例中的数模转换器还包括均衡器模块205，该均衡器模块205连接于I/Q数据合路模块202和FIR滤波器模块203之间。
本实施例中的均衡器模块205用于对I/Q数据合路模块202所合路后的I/Q数据的功率、相位、时延及频域平坦度进行修正，以及对数模转换模块204所输出的模拟信号的群时延及增益平坦度进行补偿。并且，本实施例中的均衡器模块205采用系数可配置的均衡器。
本实施例数模转换器的工作原理同于上述数模转换器第一实施例的工作原理，此处不再赘述。
图3是本发明数模转换器第三实施例的结构框图。
参照图3，在上述数模转换器第二实施例的基础上，本实施例中的数模转换器还包括功放保护模块206，该功放保护模块206连接于均衡器模块205和FIR滤波器模块203之间。
功放保护模块206根据本实施例数模转换器的最大功率以及带宽要求等门限，通过调节功放保护模块206的输出来保护本实施例数模转换器末端的功率放大器不被烧毁。
本实施例数模转换器的工作原理同于上述数模转换器第一实施例的工作原理，此处不再赘述。
图4是本发明数模转换器第四实施例的结构框图。
参照图4，本实施例中的数模转换器是将上述数模转换器第三实施例中的功放保护模块206连接于I/Q数据合路模块202和均衡器模块205之间。
本实施例数模转换器的工作原理同于上述数模转换器第三实施例的工作原理，此处不再赘述。
以上所述仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (7)
1.一种数模转换器，包括有限脉冲响应FIR滤波器模块和与FIR滤波器模块连接的数模转换模块，其特征在于，还包括：
多路同相部分/正交部分I/Q数据输入端口；
I/Q数据合路模块，一端与所述多路I/Q数据输入端口连接，另一端与所述FIR滤波器模块连接，用于将所述多路I/Q数据输入端口所接收的多路I/Q数据合路成一路I/Q数据，且将合路后的I/Q数据输送给所述FIR滤波器模块；
所述FIR滤波器模块对所述合路后的I/Q数据进行滤波处理，且将滤波后的I/Q数据输送给所述数模转换模块，所述数模转换模块对所述滤波后的I/Q数据进行数模转换。
2.根据权利要求1所述的数模转换器，其特征在于，所述多路I/Q数据输入端口包括至少两个输入端口。
3.根据权利要求1所述的数模转换器，其特征在于，所述I/Q数据合路模块包括一个输出端口及多个输入端口，所述输出端口与所述FIR滤波器模块连接；所述输入端口与所述I/Q数据输入端口连接，且I/Q数据合路模块的输入端口数等于所述多路I/Q数据输入端口的输入端口数。
4.根据权利要求3所述的数模转换器，其特征在于，所述I/Q数据合路模块具体用于：
对所述多路I/Q数据输入端口所接收的多路I/Q数据的合路处理进行并联转串联合路处理或相加合路处理，其中：
当进行并联转串联合路处理时，所述I/Q数据合路模块的输出端口所输出I/Q数据的速率与其输入端口所输入I/Q数据的速率成倍数关系，所述倍数等于所述多路I/Q数据输入端口的输入端口数；
当进行相加合路处理时，所述I/Q数据合路模块输出端口所输出I/Q数据的速率等于其输入端口所输入I/Q数据的速率。
5.根据权利要求4所述的数模转换器，其特征在于，还包括连接在I/Q数据合路模块和所述FIR滤波器模块之间的均衡器模块，所述均衡器模块用于对所述I/Q数据合路模块所合路后的I/Q数据的功率、相位、时延或频域平坦度进行修正，以及对所述数模转换模块所输出的模拟信号的群时延及增益平坦度进行补偿。
6.根据权利要求5所述的数模转换器，其特征在于，还包括功放保护模块，所述功放保护模块连接在所述均衡器模块与所述FIR滤波器模块之间、或所述I/Q数据合路模块与所述均衡器模块之间。
7.根据权利要求1所述的数模转换器，其特征在于，所述FIR滤波器模块包括一个FIR滤波器或相互串联的多个FIR滤波器。
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2012
- 2012-03-21 CN CN201210075586.9A patent/CN103326721B/zh active Active
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