CN101079634B - 一种流水线结构的数字∑-△调制器 - Google Patents
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Abstract
一种流水线结构的数字∑-Δ调制器,属于集成电路设计及数字信号处理的技术领域。该调制器基于多级反馈结构,引入以流水线结构工作的积分器,内部采用具有极佳线性度的1比特量化器,输出只是1或者-1,将输出通过加权一定的系数反馈到各级输入,通过加上或减去一个系数,实现反馈计算,省略了复杂的乘法器。该调制器具有的有益效果:1、通过流水线结构工作在全并行状态,使得在同样采样率信号输入下,所需的时钟频率降低了50%以上,从而有效地增大了信号处理的带宽;2、内加有第六开关(K6),使该调制器可根据输入数据精度的不同而分别工作在5阶或3阶状态,节省了功耗。
Description
技术领域
本发明涉及一种流水线结构的数字∑-Δ调制器,属于集成电路设计及数字信号处理的技术领域。
背景技术
传统的数模转换器(DAC)主要采用奈奎斯特采样频率下的模拟电路来实现,对电路的设计和制造工艺要求很高;尤其在高分辨率的情况下,电阻或者电流单元的精度对转换的结果有着巨大的影响,因此变得几乎不可能实现。而∑-Δ数模转换器(∑-ΔDAC)的优势在于它把大部分转换过程转移到了数字域,且相对于传统方式的DAC,具的成本低、精度高、易于集成的特点,而它的核心就是∑-Δ调制器。它的主要功能就是对输入的高精度数据截短并进行噪声整形,通过对输入数据进行∑-Δ调制,把量化噪声推向高频端。图1为一种常用的5阶数字∑-Δ调制器的结构框图,主要有五个积分器,五个开关和一个量化器组成。其中的量化器就是一个数据选择器,当输入信号out5大于0时,输出Data_out为1,而当输入信号out5小于0时,输出Data_out为-1。该调制器在接受到一个输入信号以后,必须等每个积分器都计算完毕才能输出一个值。但是由于数据在进入数字∑-Δ调制器前已经进行过采样,所以在到达调制器时信号速率已经变的很高了,这样对调制器的工作时钟频率就提出了较高的要求,并且使整个∑-ΔDAC的转换带宽也受到了很大的限制。因此提出一种改进的结构来降低∑-Δ调制器的工作频率就显得非常有必要。
发明内容
本发明要解决的技术问题是推出一种流水线结构的数字∑-Δ调制器,通过在各级积分器之间插入寄存器来存储流水线每节的输出,把原来的串行工作改为并行工作,每节的运算由单独的硬件完成,相互间没有复用关系,使整个调制器的工作频率大幅度降低。
为解决上述的技术问题,本发明采用以下的技术方案。该调制器基于多级反馈结构,引入以流水线结构工作的积分器,内部采用具有极佳线性度的1比特量化器,输出只是1或者-1,将输出通过加权一定的系数反馈到各级输入,通过加上或减去一个系数,实现反馈计算,省略了复杂的乘法器,降低了功耗。并且本发明所采用的所有模块都是基本模块。
现结合附图详细描述本发明的技术方案。
一种流水线结构的数字∑-Δ调制器,由五个积分器:第一积分器1、第二积分器2、第三积分器3、第四积分器4、第五积分器5,五个开关:第一开关K1、第二开关K2、第三开关K3、第四开关K4、第五开关K5,和量化器6组成,第一时钟端clk1、第二时钟端clk2、第三时钟端clk3、第四时钟端clk4和第五时钟端clk5分别是第一积分器1、第二积分器2、第三积分器3、第四积分器4和第五积分器5的时钟端,第一复位端rst1、第二复位端rst2、第三复位端rst3、第四复位端rst4和第五复位端rst5分别是第一积分器1、第二积分器2、第三积分器3、第四积分器4和第五积分器5的复位端,第一输入端in1、第二输入端in2、第三输入端in3、第四输入端in4、第五输入端in5和第六输入端in6分别是第一积分器1、第二积分器2、第三积分器3、第四积分器4、第五积分器5和量化器6的输入端,第一输出端out1、第二输出端out2、第三输出端out3、第四输出端out4、第五输出端out5和第六输出端out6分别是第一积分器1、第二积分器2、第三积分器3、第四积分器4、第五积分器5和量化器6的输出端,第一数据反馈端Data_fb1、第二数据反馈端Data_fb2、第三数据反馈端Data_fb3、第四数据反馈端Data_fb4和第五数据反馈端Data_fb5分别是第一积分器1、第二积分器2、第三积分器3、第四积分器4和第五积分器5的数据反馈端,第一开关K输入端K_in1、第二开关K输入端K_in2、第三开关K输入端K_in3、第四开关K输入端K_in4和第五开关K输入端K_in5分别是第一开关K1、第二开关K2、第三开关K3、第四开关K4和第五开关K5的K输入端,第一开关输入端x1、第二开关输入端x2、第三开关输入端x3、第四开关输入端x4和第五开关输入端x5分别是第一开关K1、第二开关K2、第三开关K3、第四开关K4和第五开关K5的输入端,第一开关K输出端K_out1、第二开关K输出端K_out2、第三开关K输出端K_out3、第四开关K输出端K_out4和第五开关K输出端K_out5分别是第一开关K1、第二开关K2、第三开关K3、第四开关K4和第五开关K5的K输出端,第一时钟端clk1、第二时钟端clk2、第三时钟端clk3、第四时钟端clk4和第五时钟端clk5连接后作为所述调制器的时钟端clk,第一复位端rst1、第二复位端rst2、第三复位端rst3、第四复位端rst4和第五复位端rst5连接后作为所述调制器的复位端rst,第一输入端in1作为所述调制器的数据输入端Data_in,第一输出端out1、第二输出端out2、第三输出端out3、第四输出端out4分别与第二输入端in2、第三输入端in3、第四输入端in4、第五输入端in5连接,第五输出端out5与第六输入端in6连接,第六输出端out6作为所述调制器的数据输出端Data_out,第一开关K输入端K_in1、第二开关K输入端K_in2、第三开关K输入端K_in3、第四开关K输入端K_in4和第五开关K输入端K_in5连接后与第六输出端out6连接,第一开关输入端x1、第二开关输入端x2、第三开关输入端x3、第四开关输入端x4、第五开关输入端x5分别与外部第一数据输入端y1、第二数据输入端y2、第三数据输入端y3、第四数据输入端y4和第五数据输入端y5连接,第一开关K输出端K_out1、第二开关K输出端K_out2、第三开关K输出端K_out3、第四开关K输出端K_out4和第五开关K输出端K_out5分别与第一数据反馈端Data_fb1、第二数据反馈端Data_fb2、第三数据反馈端Data_fb3、第四数据反馈端Data_fb4和第五数据反馈端Data_fb5连接,所述的五个开关的结构都相同,第m开关Km是所述的五个开关中的任何一个,m是小于6的整数,第m开关Km由第一传输门T1、第二传输门T2、第一反相器I1、第二反相器I2组成,第一传输门T1含第一控制端P1、第二控制端N1、第十三输入端a1和第十一输出端b1,第二传输门T2含第三控制端P2、第四控制端N2、第十四输入端a2和第十二输出端b2,第一反相器I1含第十五输入端c1和第十一输出端d1,第二反相器I2含第十六输入端c2和第十二输出端d2,第一控制端P1与第四控制端N2连接后作为第m开关K输入端K_inm,第二控制端N1、第三控制端P2和第十二输出端d2连接在一起,第十六输入端c2与第一控制端P1连接,第十三输入端a1与第十五输入端c1连接后作为第m开关输入端xm,第十一输出端b1与第十二输出端b2连接后作为第m开关K输出端K-outm,第十四输入端a2与第十一输出端d1连接,其特征在于,所述的五个积分器是流水线结构的积分器,第n积分器n是所述的五个积分器中的任何一个,n是小于6的整数,第n积分器n由第一加法器Q1、第二加法器Q2、第一寄存器R1和第二寄存器R2组成,第一加法器Q1含第七输入端A1、第八输入端B1和第七输出端outQ1,第一寄存器R1含第六时钟端clkR1、第六复位端rstR1、第九输入端Din1和第八输出端Qout1,第二加法器Q2含第十输入端A2、第十一输入端B2和第九输出端outQ2,第二寄存器R2含第七时钟端clkR2、第七复位端rstR2、第十二输入端Din2和第十输出端Qout2,第六时钟端clkR1与第七时钟端clkR2连接后作为第n时钟端clkn,第六复位端rstR1与第七复位端rstR2连接后作为第n复位端rstn,第七输入端A1作为第n输入端inn,第七输出端outQ1、第八输出端Qout1、第九输出端outQ2、第十输出端Qout2分别与第九输入端Din1、第十一输入端B2、第十二输入端Din2、第十输入端A2连接,第八输入端B1作为第n数据反馈端Data_fbn,第十输出端Qout2作为第n输出端outn。
上述的调制器以5阶状态工作。
本发明的技术方案的进一步特征在于,它还含有第六开关K6,第六开关K6是单刀双掷开关,第六开关K6的一掷和刀串接在第五输出端out5与第六输入端in6的连接线之间,所述的掷和刀分别与第五输出端out5和第六输入端in6连接,第六开关K6的另一掷与第三输出端out3连接。
与已有的技术相比,本发明具有的有益效果:
1、整个∑-Δ调制器通过流水线结构工作在全并行状态,使得在同样采样率信号输入下,调制器所需的时钟频率降低了50%以上,从而有效地增大了信号处理的带宽。
2、在∑-Δ调制器内加有第六开关K6,使调制器可根据输入数据精度的不同而分别工作在5阶或3阶状态,节省了功耗。
附图说明
图1为已有技术的∑-Δ调制器的结构框图。
图2为本发明的流水线结构的∑-Δ调制器的结构框图。
图3为本发明的五个开关中任何一个的电路图,其中,m是小于6的整数。
图4为量化器的结构示意图。
图5为本发明的五个积分器之一的结构框图,其中,n为积分器的标号,n是小于6的整数。
具体实施方式
实施例1
本实施例采用与发明内容所述的不含第六开关K6的∑-Δ调制器完全相同的结构,其结构框图如图2所示。clk为外部的输入时钟,复位信号rst对所有模块进行复位清零,经过前级插值后的高速数据流从调制器的数据输入端Dat_ain输入,设其频率为fs,调制器的输出端Data_out根据量化器的量化输出为1或者-1。如果用图1所示的已有的调制器,则每当前级以速率fs向调制器输入一个数据,则调制器就要以5*fs的时钟进行5次运算;而由于本发明的调制器采用以流水线方式工作的结构,所以在第一个时钟周期clk中,如图5所示,完成的运算是积分器模块内部的累加器加法,即第二加法器Q2的运算,在第二个时钟周期中执行的是积分器模块内第一加法器Q1中的加法,并把产生的新的数值刷新第一寄存器R1中存储的数值,如此反复进行运算,可以看出每次所有积分器都是并行运算,这样整个调制器的时钟就可以降到2*fs,从而有效的增大了信号处理的带宽。本实施例的调制器以5阶状态工作。本实施例的流水线结构∑-Δ调制器可以大幅度降低调制器的工作频率,有效地增加∑-Δ调制器的转换带宽。
实施例2
本实施例采用与发明内容所述的含第六开关K6的∑-Δ调制器完全相同的结构,其结构框图如图2所示。上述的含第六开关K6的调制器具有以5阶或3阶状态工作的功能:当第六输入端in6通过第六开关K6的刀和掷与第五输出端out5连接时,本实施例以5阶状态工作;当第六输入端in6通过第六开关K6的刀和掷与第三输出端out3连接时,本实施例以3阶状态工作。
本实施例除了具有实施例1的全部优点外,还可通过第六开关K6进行切换,根据输入数据精度的不同使调制器分别工作在3阶或5阶状态,降低了功耗。
Claims (2)
1.一种流水线结构的数字∑-Δ调制器,由五个积分器:第一积分器(1)、第二积分器(2)、第三积分器(3)、第四积分器(4)、第五积分器(5),五个开关:第一开关(K1)、第二开关(K2)、第三开关(K3)、第四开关(K4)、第五开关(K5),和量化器(6)组成,第一时钟端(clk1)、第二时钟端(clk2)、第三时钟端(clk3)、第四时钟端(clk4)和第五时钟端(clk5)分别是第一积分器(1)、第二积分器(2)、第三积分器(3)、第四积分器(4)和第五积分器(5)的时钟端,第一复位端(rst1)、第二复位端(rst2)、第三复位端(rst3)、第四复位端(rst4)和第五复位端(rst5)分别是第一积分器(1)、第二积分器(2)、第三积分器(3)、第四积分器(4)和第五积分器(5)的复位端,第一输入端(in1)、第二输入端(in2)、第三输入端(in3)、第四输入端(in4)、第五输入端(in5)和第六输入端(in6)分别是第一积分器(1)、第二积分器(2)、第三积分器(3)、第四积分器(4)、第五积分器(5)和量化器(6)的输入端,第一输出端(out1)、第二输出端(out2)、第三输出端(out3)、第四输出端(out4)、第五输出端(out5)和第六输出端(out6)分别是第一积分器(1)、第二积分器(2)、第三积分器(3)、第四积分器(4)、第五积分器(5)和量化器(6)的输出端,第一数据反馈端(Data_fb1)、第二数据反馈端(Data_fb2)、第三数据反馈端(Data_fb3)、第四数据反馈端(Data_fb4)和第五数据反馈端(Data_fb5)分别是第一积分器(1)、第二积分器(2)、第三积分器(3)、第四积分器(4)和第五积分器(5)的数据反馈端,第一开关K输入端(K_in1)、第二开关K输入端(K_in2)、第三开关K输入端(K_in3)、第四开关K输入端(K_in4)和第五开关K输入端(K_in5)分别是第一开关(K1)、第二开关(K2)、第三开关(K3)、第四开关(K4)和第五开关(K5)的K输入端,第一开关输入端(x1)、第二开关输入端(x2)、第三开关输入端(x 3)、第四开关输入端(x4)和第五开关输入端(x5)分别是第一开关(K1)、第二开关(K2)、第三开关(K3)、第四开关(K4)和第五开关(K5)的输入端,第一开关K输出端(K_out1)、第二开关K输出端(K_out2)、第三开关K输出端(K_out3)、第四开关K输出端(K_out4)和第五开关K输出端(K_out5)分别是第一开关(K1)、第二开关(K2)、第三开关(K3)、第四开关(K4)和第五开关(K5)的K输出端,第一时钟端(clk1)、第二时钟端(clk2)、第三时钟端(clk3)、第四时钟端(clk4)和第五时钟端(clk5)连接后作为所述调制器的时钟端(clk),第一复位端(rst1)、第二复位端(rst2)、第三复位端(rst3)、第四复位端(rst4)和第五复位端(rst5)连接后作为所述调制器的复位端(rst),第一输入端(in1)作为所述调制器的数据输入端(Data_in),第一输出端(out1)、第二输出端(out2)、第三输出端(out3)、第四输出端(out4)分别与第二输入端(in2)、第三输入端(in3)、第四输入端(in4)、第五输入端(in5)连接,第五输出端(out5)与第六输入端(in6)连接,第六输出端(out6)作为所述调制器的数据输出端(Data_out),第一开关K输入端(K_in1)、第二开关K输入端(K_in2)、第三开关K输入端(K_in3)、第四开关K输入端(K_in4)和第五开关K输入端(K_in5)连接后与第六输出端(out6)连接,第一开关输入端(x1)、第二开关输入端(x2)、第三开关输入端(x3)、第四开关输入端(x4)、第五开关输入端(x5)分别与外部第一数据输入端(y1)、第二数据输入端(y2)、第三数据输入端(y3)、第四数据输入端(y4)和第五数据输入端(y5)连接,第一开关K输出端(K_out1)、第二开关K输出端(K_out2)、第三开关K输出端(K_out3)、第四开关K输出端(K_out4)和第五开关K输出端(K_out5)分别与第一数据反馈端(Data_fb1)、第二数据反馈端(Data_fb2)、第三数据反馈端(Data_fb3)、第四数据反馈端(Data_fb4)和第五数据反馈端(Data_fb5)连接,所述的五个开关的结构都相同,第m开关(Km)是所述的五个开关中的任何一个,m是小于6的整数,第m开关(Km)由第一传输门(T1)、第二传输门(T2)、第一反相器(I1)、第二反相器(I2)组成,第一传输门(T1)含第一控制端(P1)、第二控制端(N1)、第十三输入端(a1)和第十一输出端(b1),第二传输门(T2)含第三控制端(P2)、第四控制端(N2)、第十四输入端(a2)和第十二输出端(b2),第一反相器(I1)含第十五输入端(c1)和第十一输出端(d1),第二反相器(I2)含第十六输入端(c2)和第十二输出端(d2),第一控制端(P1)与第四控制端(N2)连接后作为第m开关K输入端(K_inm),第二控制端(N1)、第三控制端(P2)和第十二输出端(d2)连接在一起,第十六输入端(c2)与第一控制端(P1)连接,第十三输入端(a1)与第十五输入端(c1)连接后作为第m开关输入端(xm),第十一输出端(b1)与第十二输出端(b2)连接后作为第m开关K输出端(K-outm),第十四输入端(a2)与第十一输出端(d1)连接,其特征在于,所述的五个积分器是流水线结构的积分器,第n积分器(n)是所述的五个积分器中的任何一个,n是小于6的整数,第n积分器(n)由第一加法器(Q1)、第二加法器(Q2)、第一寄存器(R1)和第二寄存器(R2)组成,第一加法器(Q1)含第七输入端(A1)、第八输入端(B1)和第七输出端(outQ1),第一寄存器(R1)含第六时钟端(clkR1)、第六复位端(rstR1)、第九输入端(Din1)和第八输出端(Qout1),第二加法器(Q2)含第十输入端(A2)、第十一输入端(B2)和第九输出端(outQ2),第二寄存器(R2)含第七时钟端(clkR2)、第七复位端(rstR2)、第十二输入端(Din2)和第十输出端(Qout2),第六时钟端(clkR1)与第七时钟端(clkR2)连接后作为第n时钟端(clkn),第六复位端(rstR1)与第七复位端(rstR2)连接后作为第n复位端(rstn),第七输入端(A1)作为第n输入端(inn),第七输出端(outQ1)、第八输出端(Qout1)、第九输出端(outQ2)、第十输出端(Qout2)分别与第九输入端(Din1)、第十一输入端(B2)、第十二输入端(Din2)、第十输入端(A2)连接,第八输入端(B1)作为第n数据反馈端(Data_fbn),第十输出端(Qout2)作为第n输出端(outn)。
2.根据权利要求1所述的流水线结构的数字∑-Δ调制器,其特征在于,它还含有第六开关(K6),第六开关(K6)是单刀双掷开关,第六开关(K6)的一掷和刀串接在第五输出端(out5)与第六输入端(in6)的连接线之间,所述的掷和刀分别与第五输出端(out5)和第六输入端(in6)连接,第六开关(K6)的另一掷与第三输出端(out3)连接。
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