WO2013128790A1 - 時間デジタル変換器およびそれを備えたａ／ｄ変換器 - Google Patents

時間デジタル変換器およびそれを備えたａ／ｄ変換器 Download PDF

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道正　志郎
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    • G04F—TIME-INTERVAL MEASURING
    • G04F10/00—Apparatus for measuring unknown time intervals by electric means
    • G04F10/005—Time-to-digital converters [TDC]
    • G—PHYSICS
    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
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    • G04F10/06—Apparatus for measuring unknown time intervals by electric means by measuring phase
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/26—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being duration, interval, position, frequency, or sequence

Definitions

  • the present invention relates to a time digital converter that digitizes analog information in a time direction, and an A / D converter that converts an analog signal into time axis information and then performs digital conversion.
  • time axis information defined here is obtained by phase-modulating a change edge of a clock signal with an information signal.
  • signal processing in the time direction is performed. Therefore, if the frequency of the clock signal on which the time axis information is superimposed increases, the time for which signal processing can be performed is shortened. There is a drawback.
  • a general technique is to secure the signal processing time by distributing the time axis information signal to the parallel system and individually performing signal processing.
  • a technique for distributing time axis information to individual signal processing systems using a synchronous counter is known (see, for example, Non-Patent Document 1).
  • Non-Patent Document 1 has a problem that power consumption is large because a signal is distributed using a synchronous counter. Another problem is that it is very difficult to wire physical layouts at the same length when distributing signals to individual signal processing systems.
  • an object of the present invention is to provide a time digital converter with low power consumption and easy physical layout, and an A / D converter using such a time digital converter. To do.
  • a time digital converter is configured by connecting a plurality of frequency dividers in a tree shape, and a signal input to a frequency divider of a root node is divided by N to have different phases.
  • First and second phase distribution circuits that output N signals, and i-th (where i is an integer from 0 to N ⁇ 1) output from the first and second phase distribution circuits, respectively.
  • N time digital conversion circuits for converting the phase difference between signals into digital values.
  • the first and second phase distribution circuits are configured by connecting a plurality of frequency dividers in a tree shape, the operating frequency of the frequency divider of the child node decreases. Therefore, the phase distribution circuit 10 can operate with low power consumption. Also, the physical layout is facilitated by laying out the frequency dividers in a tree shape.
  • An A / D converter includes the time digital converter and an analog time converter that converts an analog amount of an input signal into a phase difference between two signals. And the two signals output from the analog time converter are respectively input to the first and second phase distribution circuits in the time digital converter.
  • the power consumption of the time digital converter and the A / D converter can be reduced and the physical layout can be facilitated.
  • the block diagram of the time digital converter concerning a 2nd embodiment The block diagram of the time digital converter which concerns on 3rd Embodiment
  • the block diagram of the time digital converter concerning a 4th embodiment The block diagram of the time digital converter which concerns on 5th Embodiment Configuration diagram of A / D converter according to sixth embodiment
  • FIG. 1 shows a configuration of a time digital converter according to the first embodiment.
  • the time digital converter according to this embodiment includes two phase distribution circuits 10A and 10B and eight time digital conversion circuits 20.
  • the phase distribution circuit 10A is configured by connecting a plurality of dividers 12A in a tree shape. That is, the phase distribution circuit 10A is configured such that the normal phase output and the reverse phase output of a certain frequency divider 12A are respectively input to the other two frequency dividers 12A of the child nodes.
  • the signal A input to the frequency divider 12A of the root node is frequency-divided by 8, and eight signals having different phases are output from the four frequency dividers 12A of the leaf nodes.
  • the phase distribution circuit 10B is configured by connecting a plurality of frequency dividers 12B in a tree shape. That is, the phase distribution circuit 10B is configured such that the normal phase output and the reverse phase output of a certain frequency divider 12B are respectively input to the other two frequency dividers 12B of the child nodes.
  • the signal B input to the frequency divider 12B of the root node is divided by 8, and eight signals having different phases are output from the four frequency dividers 12B of the leaf nodes.
  • divide-by-2 12A, 12B can be configured by a D flip-flop or the like whose inverted output is connected to the data input and latches the data input in synchronization with the input signal.
  • FIG. 2 is a timing chart of the phase distribution circuits 10A and 10B. Since the operations of the phase distribution circuits 10A and 10B are the same, the phase distribution circuit 10A will be described as a representative. Edges ⁇ 0 to 7 that appear repeatedly in the signal A as an input signal are distributed to a signal including ⁇ 0, 2, 4, 6 and a signal including ⁇ 1, 3, 5, 7 by the frequency divider 12A of the root node. .
  • the signal including ⁇ 0, 2, 4 and 6 is distributed to the signal including ⁇ 0 and 4 and the signal including ⁇ 2 and 6 by the frequency divider 12A of the child node, and the signal including ⁇ 1, 3, 5 and 7 is The signal is divided into a signal including ⁇ 1 and 5 and a signal including ⁇ 3 and 7 by the frequency divider 12A of another child node.
  • the signal including ⁇ 0,4 is further distributed to the signal including ⁇ 0 and the signal including ⁇ 4 by the frequency divider 12A of the leaf node which is a child node, and the signal including ⁇ 2,6 is divided into 2 of another leaf node.
  • the signal including ⁇ 2 and the signal including ⁇ 6 are distributed by the frequency divider 12A, and the signal including ⁇ 1 and 5 is further divided into a signal including ⁇ 1 and a signal including ⁇ 5 by the frequency divider 12A of another leaf node.
  • the signal including the signals ⁇ 3 and 7 is distributed to the signal including ⁇ 3 and the signal including ⁇ 7 by the second frequency divider 12A of another leaf node. In this way, the signal A input to the frequency divider 12A of the root node is divided by 8, and edges ⁇ 0 to 7 included in the signal A are distributed to 8 signals.
  • signal pairs having the same edge number among the signals respectively output from the phase distribution circuits 10A and 10B are connected to the two input terminals of each time digital conversion circuit 20. That is, the time digital conversion circuit 20 converts the phase difference between signals including ⁇ i (where i is an integer from 0 to 7) output from the phase distribution circuits 10A and 10B to digital values. A digital signal D_i is output.
  • the configuration and resolution of the time digital conversion circuit 20 are arbitrary.
  • the two frequency dividers 12A and 12B are connected in a tree shape, and the phase distribution circuits 10A and 10B are respectively configured.
  • the operating frequencies of the peripherals 12A and 12B are halved. Therefore, the phase distribution circuits 10A and 10B can operate with low power consumption.
  • the frequency dividers 12A and 12B in a tree shape, equal-length wiring is facilitated, and edges can be distributed without causing unnecessary offset errors in the time axis signal.
  • the duty ratio of the signal input to the time digital conversion circuit 20 is adjusted to 50%, the settling time of the time digital conversion circuit 20 can be easily secured.
  • FIG. 3 shows a configuration of the time digital converter according to the second embodiment.
  • the time digital converter according to the present embodiment includes phase distribution circuits 10A and 10B having a configuration different from that of the first embodiment.
  • differences from the first embodiment will be mainly described.
  • the phase distribution circuit 10A is configured by connecting a plurality of three frequency dividers 13A in a tree shape. That is, the phase distribution circuit 10A outputs the three signals output from the root node 3 frequency divider 13A to the three 3 frequency dividers 13A of the leaf nodes, which are three nodes whose phases are shifted from each other by 2 ⁇ / 3. It is configured to be entered.
  • the signal A input to the 3 frequency divider 13A of the root node is divided by 9, and 9 signals having different phases are output from the 3 frequency dividers 13A of the leaf nodes.
  • the phase distribution circuit 10B is configured by connecting a plurality of three frequency dividers 13B in a tree shape. That is, the phase distribution circuit 10B outputs the three signals output from the root node 3 frequency divider 13B to the three 3 frequency dividers 13B of the leaf node, which are three nodes whose phases are shifted by 2 ⁇ / 3 from each other. It is configured to be entered.
  • the signal B input to the 3 frequency divider 13B of the root node is divided by 9, and 9 signals having different phases are output from the 3 3 frequency dividers 13B of the leaf node.
  • the three-frequency dividers 13A and 13B can be configured by shift registers or the like.
  • a signal pair having the same edge number among signals output from the phase distribution circuits 10A and 10B is connected to the two input terminals of each time digital conversion circuit 20. That is, the time digital conversion circuit 20 converts the phase difference between signals including ⁇ i (where i is an integer from 0 to 8) output from the phase distribution circuits 10A and 10B to digital values. A digital signal D_i is output.
  • the configuration and resolution of the time digital conversion circuit 20 are arbitrary.
  • the three frequency dividers 13A and 13B are connected in a tree shape, and the phase distribution circuits 10A and 10B are respectively configured.
  • the operating frequency of the peripherals 13A and 13B decreases to 1/3. Therefore, the phase distribution circuits 10A and 10B can operate with low power consumption.
  • by laying out the three frequency dividers 13A and 13B in a tree shape equal-length wiring is facilitated, and edges can be distributed without causing unnecessary offset errors in the time axis signal.
  • the duty ratio of the signal input to the time digital conversion circuit 20 is adjusted to 50%, the settling time of the time digital conversion circuit 20 can be easily secured.
  • FIG. 4 shows a configuration of the time digital converter according to the third embodiment.
  • the time digital converter according to the present embodiment includes phase distribution circuits 10A and 10B having a configuration different from that of the first embodiment.
  • differences from the first embodiment will be mainly described.
  • the phase distribution circuit 10A is configured by connecting a two-frequency divider 12A and a three-frequency divider 13A in a tree shape. That is, the phase distribution circuit 10A is configured such that the normal phase output and the reverse phase output of the 2 frequency divider 12A of the root node are respectively input to the two 3 frequency dividers 13A of the leaf nodes that are child nodes. .
  • the signal A input to the frequency divider 12A of the root node is divided by 6, and six signals having different phases are output from the two frequency dividers 13A of the leaf node.
  • the phase distribution circuit 10B is configured by connecting a two-frequency divider 12B and a three-frequency divider 13B in a tree shape.
  • the phase distribution circuit 10B is configured such that the normal phase output and the reverse phase output of the frequency divider 12B of the root node are respectively input to the two frequency dividers 13B of the leaf nodes that are child nodes.
  • the signal B input to the frequency divider 12B of the root node is divided by 6, and six signals having different phases are output from the two frequency dividers 13B of the leaf node.
  • a signal pair having the same edge number among signals output from the phase distribution circuits 10A and 10B is connected to the two input terminals of each time digital conversion circuit 20. That is, the time digital conversion circuit 20 converts the phase difference between signals including ⁇ i (where i is an integer from 0 to 5) output from the phase distribution circuits 10A and 10B to digital values. A digital signal D_i is output.
  • the configuration and resolution of the time digital conversion circuit 20 are arbitrary.
  • phase divider circuits 10A and 10B are configured by connecting the 2 dividers 12A and 12B and the 3 dividers 13A and 13B in a tree shape as in this embodiment, the child node divider (this embodiment) In the case of the embodiment, the operating frequency decreases as the frequency dividers 13A and 13B). Therefore, the phase distribution circuits 10A and 10B can operate with low power consumption. Further, by arranging the frequency dividers 12A and 12B and the frequency dividers 13A and 13B in a tree shape, equal-length wiring is facilitated, and edges are distributed without causing unnecessary offset errors in the time axis signal. be able to. Furthermore, since the duty ratio of the signal input to the time digital conversion circuit 20 is adjusted to 50%, the settling time of the time digital conversion circuit 20 can be easily secured.
  • FIG. 5 shows a configuration of a time digital converter according to the fourth embodiment.
  • the time digital converter according to the present embodiment includes phase distribution circuits 10A and 10B having a configuration different from that of the third embodiment.
  • points different from the third embodiment will be mainly described.
  • the phase distribution circuit 10A is configured by connecting a three-frequency divider 13A and a two-frequency divider 12A in a tree shape. That is, the phase distribution circuit 10A is configured such that the three outputs of the root node 3 frequency divider 13A are respectively input to the 3 leaf dividers 12A of the leaf nodes that are child nodes.
  • the signal A input to the 3 frequency divider 13A of the root node is divided by 6, and six signals having different phases are output from the three 2 frequency dividers 12A of the leaf node.
  • the phase distribution circuit 10B is configured by connecting the 2 frequency divider 12B and the 3 frequency divider 13B in a tree shape.
  • the phase distribution circuit 10B is configured such that the normal phase output and the reverse phase output of the frequency divider 12B of the root node are respectively input to the two frequency dividers 13B of the leaf nodes that are child nodes.
  • the signal B input to the frequency divider 12B of the root node is divided by 6, and six signals having different phases are output from the two frequency dividers 13B of the leaf node.
  • a signal pair having the same edge number among signals output from the phase distribution circuits 10A and 10B is connected to the two input terminals of each time digital conversion circuit 20. That is, the time digital conversion circuit 20 converts the phase difference between signals including ⁇ i (where i is an integer from 0 to 5) output from the phase distribution circuits 10A and 10B to digital values. A digital signal D_i is output.
  • the configuration and resolution of the time digital conversion circuit 20 are arbitrary.
  • the divider of the child node In the phase distribution circuit 10A, the two frequency dividers 12A and 12B, and in the phase distribution circuit 10B, the three frequency dividers 13A and 13B) decrease in operating frequency. Therefore, the phase distribution circuits 10A and 10B can operate with low power consumption. Further, by arranging the frequency dividers 12A and 12B and the frequency dividers 13A and 13B in a tree shape, equal-length wiring is facilitated, and edges are distributed without causing unnecessary offset errors in the time axis signal. be able to. Furthermore, since the duty ratio of the signal input to the time digital conversion circuit 20 is adjusted to 50%, the settling time of the time digital conversion circuit 20 can be easily secured.
  • FIG. 6 shows a configuration of a time digital converter according to the fifth embodiment.
  • the frequency dividers 12A and 12B constituting the phase distribution circuits 10A and 10B in the time digital converter according to the first embodiment can be initialized with a reset signal. It is.
  • the frequency dividers 12A and 12B may be indeterminate whether the output starts from the rising edge or the falling edge depending on the initial state. Therefore, in order to cope with such a problem, it is necessary to fix the initial operation of all the divide-by-12 units 12A and 12B before the operation.
  • the frequency dividers 12A and 12B constituting the phase distribution circuits 10A and 10B can be initialized simultaneously with the reset signal, so that the time axis signal distribution order is fixed and stable operation is achieved. Is possible.
  • the frequency dividers 12A and 12B and the frequency dividers 13A and 13B constituting the phase distribution circuits 10A and 10B can be initialized with a reset signal. Also good.
  • the phase distribution circuits 10A and 10B are constituted by the two frequency dividers 12A and 12B and / or the three frequency dividers 13A and 13B.
  • the phase distribution circuits 10A and 10B may be configured by connecting the peripherals in a tree shape.
  • FIG. 7 shows a configuration of an A / D converter according to the sixth embodiment.
  • the A / D converter according to the present embodiment includes an analog time converter 100 that converts an analog amount of an input signal into a phase difference between two signals, and a level of two signals output from the analog time converter 100. And a time digital converter 200 for converting the phase difference into a digital value. That is, the A / D converter according to the present embodiment converts an analog signal from an analog signal to time axis information and then digitally converts it.
  • the time digital converter 200 is a time digital converter according to any one of the above-described embodiments.
  • the analog signal may be either a voltage signal or a current signal, and may be either a single-ended signal or a differential signal.
  • the circuit configuration of the analog time converter 100 is also arbitrary.
  • the analog time converter 100 operates with a sampling clock signal (not shown), modulates the analog amount of the input signal to the edge interval between the two signals, and outputs the two signals.
  • the time digital converter 200 since the time digital converter 200 operates with low power consumption, the power consumption of the entire A / D converter can be suppressed.
  • the phase distribution accuracy of the phase distribution circuits 10A and 10B in the time digital converter 200 is high, the effective bits of the A / D converter can be improved.
  • time digital converter and the A / D converter according to the present invention have low power consumption and easy physical layout, a communication system or the like that requires high-precision A / D conversion with low power consumption. Useful for.
  • phase distribution circuit (first phase distribution circuit) 10B Phase distribution circuit (second phase distribution circuit) 12A 2 frequency divider 12B 2 frequency divider 13A 3 frequency divider 13B 3 frequency divider 20 time digital conversion circuit 100 analog time converter 200 time digital converter

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Abstract

　時間デジタル変換器は、複数の分周器（１２Ａ，１２Ｂ）がツリー状に接続されて構成され、ルートノードの分周器に入力された信号をＮ分周して位相が相異なるＮ個の信号を出力する第１および第２の位相分配回路（１０Ａ，１０Ｂ）と、第１および第２の位相分配回路からそれぞれ出力される第ｉ（ただし、ｉは０からＮ－１までの整数である。）の信号間の位相差をデジタル値に変換するＮ個の時間デジタル変換回路（２０）とを備えている。

Description

時間デジタル変換器およびそれを備えたＡ／Ｄ変換器
　本発明は、時間方向のアナログ情報をデジタル化する時間デジタル変換器、およびアナログ信号を時間軸情報に変換してからデジタル変換するＡ／Ｄ変換器に関する。
　近年、ＬＳＩの微細化によりその動作電圧は低下している。したがって、電圧方向の信号処理では信号のＳＮ比を向上しにくくなってきている。そこで、時間軸方向のアナログ量、すなわち、時間軸情報を用いて信号処理を行う必要に迫られている。ここで定義する時間軸情報とは、クロック信号の変化エッジを情報信号で位相変調したものとする。このクロックエッジに重畳された時間軸情報を信号処理するシステムでは、時間方向の信号処理を行うため、時間軸情報が重畳されるクロック信号の周波数が高くなると信号処理を行える時間が短くなってしまうという欠点がある。そこで、当該時間軸情報信号は並列システムに分配して個々に信号処理を行うことにより信号処理時間を確保する手法が一般的である。例えば、時間軸情報を、同期カウンタを用いて個々の信号処理システムに分配する手法が知られている（例えば、非特許文献１参照）。
M.Takayama, S.Dosho, N.Takeda, M.Miyahara and A.Matsuzawa, "A Time-Domain Architecture and Design Method of High Speed A-to-D Converters with Standard Cells," IEEE Asian Solid-State Circuits Conference, Nov. 14, 2011, pp.353-356
　非文献文献１に示す従来手法では、同期カウンタを用いて信号の分配を行うため、消費電力が大きいという問題がある。また、個々の信号処理システムに信号を分配する際に物理的レイアウトを等長配線することが非常に困難になるという問題もある。
　上記問題に鑑み、本発明は、消費電力が小さく、かつ、物理的レイアウトが容易な時間デジタル変換器、およびそのような時間デジタル変換器を用いたＡ／Ｄ変換器を提供することを目的とする。
　本発明の一局面に従った時間デジタル変換器は、複数の分周器がツリー状に接続されて構成され、ルートノードの分周器に入力された信号をＮ分周して位相が相異なるＮ個の信号を出力する第１および第２の位相分配回路と、前記第１および第２の位相分配回路からそれぞれ出力される第ｉ（ただし、ｉは０からＮ－１までの整数である。）の信号間の位相差をデジタル値に変換するＮ個の時間デジタル変換回路とを備えている。
　これによると、複数の分周器がツリー状に接続されて第１および第２の位相分配回路が構成されていることで、子ノードの分周器ほどその動作周波数が低下する。したがって、位相分配回路１０が低消費電力で動作可能である。また、分周器をツリー状にレイアウトすることで物理的レイアウトが容易になる。
　また、本発明の別の一局面に従ったＡ／Ｄ変換器は、上記の時間デジタル変換器と、入力された信号のアナログ量を二つの信号の位相差に変換するアナログ時間変換器とを備え、前記アナログ時間変換器から出力される前記二つの信号が前記時間デジタル変換器における前記第１および第２の位相分配回路にそれぞれ入力されるものである。
　本発明によると、時間デジタル変換器およびＡ／Ｄ変換器の消費電力を小さくするとともに物理的レイアウトを容易にすることができる。
第１の実施形態に係る時間デジタル変換器の構成図 図１の時間デジタル変換器の位相分配回路のタイミングチャート 第２の実施形態に係る時間デジタル変換器の構成図 第３の実施形態に係る時間デジタル変換器の構成図 第４の実施形態に係る時間デジタル変換器の構成図 第５の実施形態に係る時間デジタル変換器の構成図 第６の実施形態に係るＡ／Ｄ変換器の構成図
　以下、図面を参照しながら本発明を実施するための形態について説明する。なお、本発明は、以下の実施形態に限定されるものではない。
　（第１の実施形態）
　図１は、第１の実施形態に係る時間デジタル変換器の構成を示す。本実施形態に係る時間デジタル変換器は、二つの位相分配回路１０Ａ，１０Ｂと、８個の時間デジタル変換回路２０とを備えている。
　位相分配回路１０Ａは、複数の２分周器１２Ａがツリー状に接続されて構成されている。すなわち、位相分配回路１０Ａは、ある２分周器１２Ａの正相出力および逆相出力が子ノードの別の二つの２分周器１２Ａにそれぞれ入力されるように構成されている。ルートノードの２分周器１２Ａに入力された信号Ａは８分周されてリーフノードの４つの２分周器１２Ａから位相が相異なる８個の信号が出力される。
　同様に、位相分配回路１０Ｂは、複数の２分周器１２Ｂがツリー状に接続されて構成されている。すなわち、位相分配回路１０Ｂは、ある２分周器１２Ｂの正相出力および逆相出力が子ノードの別の二つの２分周器１２Ｂにそれぞれ入力されるように構成されている。ルートノードの２分周器１２Ｂに入力された信号Ｂは８分周されてリーフノードの４つの２分周器１２Ｂから位相が相異なる８個の信号が出力される。
　なお、２分周器１２Ａ，１２Ｂは、反転出力がデータ入力に接続され、入力信号に同期してデータ入力をラッチするＤフリップフロップなどで構成することができる。
　図２は、位相分配回路１０Ａ，１０Ｂのタイミングチャートである。位相分配回路１０Ａ，１０Ｂの動作は同じであるため、代表的に位相分配回路１０Ａについて説明する。入力信号である信号Ａに繰り返し現れるエッジφ０～７は、ルートノードの２分周器１２Ａによってφ０，２，４，６を含む信号とφ１，３，５，７を含む信号とに分配される。φ０，２，４，６を含む信号は、子ノードの２分周器１２Ａによってφ０，４を含む信号とφ２，６を含む信号とに分配され、φ１，３，５，７を含む信号は、別の子ノードの２分周器１２Ａによってφ１，５を含む信号とφ３，７を含む信号とに分配される。φ０，４を含む信号は、さらに子ノードであるリーフノードの２分周器１２Ａによってφ０を含む信号とφ４を含む信号とに分配され、φ２，６を含む信号は、別のリーフノードの２分周器１２Ａによってφ２を含む信号とφ６を含む信号とに分配され、φ１，５を含む信号は、さらに別のリーフノードの２分周器１２Ａによってφ１を含む信号とφ５を含む信号とに分配され、φ３，７を含む信号は、さらに別のリーフノードの２分周器１２Ａによってφ３を含む信号とφ７を含む信号とに分配される。このように、ルートノードの２分周器１２Ａに入力された信号Ａが８分周され、信号Ａに含まれるエッジφ０～７が８個の信号に分配される。
　図１に戻り、各時間デジタル変換回路２０の二つの入力端には、位相分配回路１０Ａ，１０Ｂからそれぞれ出力される信号のうちエッジ番号が同じ信号対が接続されている。すなわち、時間デジタル変換回路２０は、位相分配回路１０Ａ，１０Ｂからそれぞれ出力されるφｉ（ただし、ｉは０から７までの整数である。）を含む信号間の位相差をデジタル値に変換してデジタル信号Ｄ＿ｉを出力する。なお、時間デジタル変換回路２０の構成および分解能は任意である。
　以上のように、本実施形態に係る時間デジタル変換器では、２分周器１２Ａ，１２Ｂがツリー状に接続されて位相分配回路１０Ａ，１０Ｂがそれぞれ構成されていることで、子ノードの２分周器１２Ａ，１２Ｂほどその動作周波数が半減していく。したがって、位相分配回路１０Ａ，１０Ｂが低消費電力で動作可能である。また、２分周器１２Ａ，１２Ｂをツリー状にレイアウトすることで等長配線が容易になり、時間軸信号に不要なオフセット誤差を生じさせずにエッジを分配することができる。さらに、時間デジタル変換回路２０に入力される信号のデューティ比が５０％に調整されるため、時間デジタル変換回路２０のセトリングタイムを確保し易くなる。
　（第２の実施形態）
　図３は、第２の実施形態に係る時間デジタル変換器の構成を示す。本実施形態に係る時間デジタル変換器は、第１の実施形態とは異なる構成の位相分配回路１０Ａ，１０Ｂを備えている。以下、第１の実施形態と異なる点について重点的に説明する。
　位相分配回路１０Ａは、複数の３分周器１３Ａがツリー状に接続されて構成されている。すなわち、位相分配回路１０Ａは、ルートノードの３分周器１３Ａから出力される、位相が互いに２π／３ずつずれた３つの信号が子ノードであるリーフノードの３つの３分周器１３Ａにそれぞれ入力されるように構成されている。ルートノードの３分周器１３Ａに入力された信号Ａは９分周されてリーフノードの３つの３分周器１３Ａから位相が相異なる９個の信号が出力される。
　同様に、位相分配回路１０Ｂは、複数の３分周器１３Ｂがツリー状に接続されて構成されている。すなわち、位相分配回路１０Ｂは、ルートノードの３分周器１３Ｂから出力される、位相が互いに２π／３ずつずれた３つの信号が子ノードであるリーフノードの３つの３分周器１３Ｂにそれぞれ入力されるように構成されている。ルートノードの３分周器１３Ｂに入力された信号Ｂは９分周されてリーフノードの３つの３分周器１３Ｂから位相が相異なる９個の信号が出力される。
　なお、３分周器１３Ａ，１３Ｂは、シフトレジスタなどで構成することができる。
　各時間デジタル変換回路２０の二つの入力端には、位相分配回路１０Ａ，１０Ｂからそれぞれ出力される信号のうちエッジ番号が同じ信号対が接続されている。すなわち、時間デジタル変換回路２０は、位相分配回路１０Ａ，１０Ｂからそれぞれ出力されるφｉ（ただし、ｉは０から８までの整数である。）を含む信号間の位相差をデジタル値に変換してデジタル信号Ｄ＿ｉを出力する。なお、時間デジタル変換回路２０の構成および分解能は任意である。
　以上のように、本実施形態に係る時間デジタル変換器では、３分周器１３Ａ，１３Ｂがツリー状に接続されて位相分配回路１０Ａ，１０Ｂがそれぞれ構成されていることで、子ノードの３分周器１３Ａ，１３Ｂほどその動作周波数が１／３に低下する。したがって、位相分配回路１０Ａ，１０Ｂが低消費電力で動作可能である。また、３分周器１３Ａ，１３Ｂをツリー状にレイアウトすることで等長配線が容易になり、時間軸信号に不要なオフセット誤差を生じさせずにエッジを分配することができる。さらに、時間デジタル変換回路２０に入力される信号のデューティ比が５０％に調整されるため、時間デジタル変換回路２０のセトリングタイムを確保し易くなる。
　（第３の実施形態）
　図４は、第３の実施形態に係る時間デジタル変換器の構成を示す。本実施形態に係る時間デジタル変換器は、第１の実施形態とは異なる構成の位相分配回路１０Ａ，１０Ｂを備えている。以下、第１の実施形態と異なる点について重点的に説明する。
　位相分配回路１０Ａは、２分周器１２Ａおよび３分周器１３Ａがツリー状に接続されて構成されている。すなわち、位相分配回路１０Ａは、ルートノードの２分周器１２Ａの正相出力および逆相出力が子ノードであるリーフノードの二つの３分周器１３Ａにそれぞれ入力されるように構成されている。ルートノードの２分周器１２Ａに入力された信号Ａは６分周されてリーフノードの二つの３分周器１３Ａから位相が相異なる６個の信号が出力される。
　同様に、位相分配回路１０Ｂは、２分周器１２Ｂおよび３分周器１３Ｂがツリー状に接続されて構成されている。すなわち、位相分配回路１０Ｂは、ルートノードの２分周器１２Ｂの正相出力および逆相出力が子ノードであるリーフノードの二つの３分周器１３Ｂにそれぞれ入力されるように構成されている。ルートノードの２分周器１２Ｂに入力された信号Ｂは６分周されてリーフノードの二つの３分周器１３Ｂから位相が相異なる６個の信号が出力される。
　各時間デジタル変換回路２０の二つの入力端には、位相分配回路１０Ａ，１０Ｂからそれぞれ出力される信号のうちエッジ番号が同じ信号対が接続されている。すなわち、時間デジタル変換回路２０は、位相分配回路１０Ａ，１０Ｂからそれぞれ出力されるφｉ（ただし、ｉは０から５までの整数である。）を含む信号間の位相差をデジタル値に変換してデジタル信号Ｄ＿ｉを出力する。なお、時間デジタル変換回路２０の構成および分解能は任意である。
　本実施形態のように、２分周器１２Ａ，１２Ｂおよび３分周器１３Ａ，１３Ｂをツリー状に接続して位相分配回路１０Ａ，１０Ｂを構成しても、子ノードの分周器（本実施形態の場合、３分周器１３Ａ，１３Ｂ）ほどその動作周波数が低下する。したがって、位相分配回路１０Ａ，１０Ｂが低消費電力で動作可能である。また、２分周器１２Ａ，１２Ｂおよび３分周器１３Ａ，１３Ｂをツリー状にレイアウトすることで等長配線が容易になり、時間軸信号に不要なオフセット誤差を生じさせずにエッジを分配することができる。さらに、時間デジタル変換回路２０に入力される信号のデューティ比が５０％に調整されるため、時間デジタル変換回路２０のセトリングタイムを確保し易くなる。
　（第４の実施形態）
　図５は、第４の実施形態に係る時間デジタル変換器の構成を示す。本実施形態に係る時間デジタル変換器は、第３の実施形態とは異なる構成の位相分配回路１０Ａ，１０Ｂを備えている。以下、第３の実施形態と異なる点について重点的に説明する。
　位相分配回路１０Ａは、３分周器１３Ａおよび２分周器１２Ａがツリー状に接続されて構成されている。すなわち、位相分配回路１０Ａは、ルートノードの３分周器１３Ａの３つの出力が子ノードであるリーフノードの３つの２分周器１２Ａにそれぞれ入力されるように構成されている。ルートノードの３分周器１３Ａに入力された信号Ａは６分周されてリーフノードの３つの２分周器１２Ａから位相が相異なる６個の信号が出力される。
　一方、位相分配回路１０Ｂは、第２の実施形態と同様に、２分周器１２Ｂおよび３分周器１３Ｂがツリー状に接続されて構成されている。すなわち、位相分配回路１０Ｂは、ルートノードの２分周器１２Ｂの正相出力および逆相出力が子ノードであるリーフノードの二つの３分周器１３Ｂにそれぞれ入力されるように構成されている。ルートノードの２分周器１２Ｂに入力された信号Ｂは６分周されてリーフノードの二つの３分周器１３Ｂから位相が相異なる６個の信号が出力される。
　各時間デジタル変換回路２０の二つの入力端には、位相分配回路１０Ａ，１０Ｂからそれぞれ出力される信号のうちエッジ番号が同じ信号対が接続されている。すなわち、時間デジタル変換回路２０は、位相分配回路１０Ａ，１０Ｂからそれぞれ出力されるφｉ（ただし、ｉは０から５までの整数である。）を含む信号間の位相差をデジタル値に変換してデジタル信号Ｄ＿ｉを出力する。なお、時間デジタル変換回路２０の構成および分解能は任意である。
　本実施形態のように、位相分配回路１０Ａ，１０Ｂにおいて２分周器１２Ａ，１２Ｂと３分周器１３Ａ，１３Ｂの接続順序が違っていても、子ノードの分周器（本実施形態の場合、位相分配回路１０Ａでは２分周器１２Ａ，１２Ｂ、位相分配回路１０Ｂでは３分周器１３Ａ，１３Ｂ）ほどその動作周波数が低下する。したがって、位相分配回路１０Ａ，１０Ｂが低消費電力で動作可能である。また、２分周器１２Ａ，１２Ｂおよび３分周器１３Ａ，１３Ｂをツリー状にレイアウトすることで等長配線が容易になり、時間軸信号に不要なオフセット誤差を生じさせずにエッジを分配することができる。さらに、時間デジタル変換回路２０に入力される信号のデューティ比が５０％に調整されるため、時間デジタル変換回路２０のセトリングタイムを確保し易くなる。
　（第５の実施形態）
　図６は、第５の実施形態に係る時間デジタル変換器の構成を示す。本実施形態に係る時間デジタル変換器は、第１の実施形態に係る時間デジタル変換器における位相分配回路１０Ａ，１０Ｂを構成する２分周器１２Ａ，１２Ｂをリセット信号で初期化できるようにしたものである。
　２分周器１２Ａ，１２Ｂは、初期状態によって出力が立ち上がりエッジから始まるかあるいは立ち下りエッジから始まるか不定の場合があることが多い。したがって、そのような問題に対処するために、すべての２分周器１２Ａ，１２Ｂについて、動作前に初期動作を固定する必要がある。本実施形態に係る時間デジタル変換器では、位相分配回路１０Ａ，１０Ｂを構成する２分周器１２Ａ，１２Ｂをリセット信号で一斉に初期化できるため、時間軸信号の分配順序が固定され安定な動作が可能となる。
　なお、これ以外の実施形態に係る時間デジタル変換器についても、位相分配回路１０Ａ，１０Ｂを構成する２分周器１２Ａ，１２Ｂおよび３分周器１３Ａ，１３Ｂをリセット信号で初期化できるようにしてもよい。
　以上、時間デジタル変換器のいくつかの実施形態を説明した。上記実施形態では、位相分配回路１０Ａ，１０Ｂは２分周器１２Ａ，１２Ｂおよび／または３分周器１３Ａ，１３Ｂで構成されているが、これら分周器以外にも任意の分周数の分周器をツリー状に接続して位相分配回路１０Ａ，１０Ｂを構成してもよい。
　（第６の実施形態）
　図７は、第６の実施形態に係るＡ／Ｄ変換器の構成を示す。本実施形態に係るＡ／Ｄ変換器は、入力された信号のアナログ量を二つの信号の位相差に変換するアナログ時間変換器１００と、アナログ時間変換器１００から出力される二つの信号の位相差をデジタル値に変換する時間デジタル変換器２００とを備えている。すなわち、本実施形態に係るＡ／Ｄ変換器は、アナログ信号をアナログ信号を時間軸情報に変換してからデジタル変換するものである。なお、時間デジタル変換器２００は、上述のいずれかの実施形態に係る時間デジタル変換器である。
　アナログ信号は電圧信号および電流信号のいずれでもよく、また、シングルエンド信号および差動信号のいずれでもよい。アナログ時間変換器１００の回路構成も任意である。例えば、アナログ時間変換器１００は、図示しないサンプリングクロック信号で動作して、入力される信号のアナログ量を二つの信号のエッジ間隔に変調して当該二つの信号を出力する。
　以上のように、本実施形態に係るＡ／Ｄ変換器では時間デジタル変換器２００が低消費電力で動作するため、Ａ／Ｄ変換器全体の消費電力を抑制することができる。しかも、時間デジタル変換器２００における位相分配回路１０Ａ，１０Ｂの位相分配精度が高いため、Ａ／Ｄ変換器の有効ビットを向上することができる。
　本発明に係る時間デジタル変換器およびＡ／Ｄ変換器は、消費電力が小さく、かつ、物理的レイアウトが容易であるため、低消費電力で高精度のＡ／Ｄ変換が要求される通信システムなどに有用である。
　１０Ａ　位相分配回路（第１の位相分配回路）
　１０Ｂ　位相分配回路（第２の位相分配回路）
　１２Ａ　２分周器
　１２Ｂ　２分周器
　１３Ａ　３分周器
　１３Ｂ　３分周器
　２０　　時間デジタル変換回路
　１００　アナログ時間変換器
　２００　時間デジタル変換器

Claims (4)

  1. 　複数の分周器がツリー状に接続されて構成され、ルートノードの分周器に入力された信号をＮ分周して位相が相異なるＮ個の信号を出力する第１および第２の位相分配回路と、
    　前記第１および第２の位相分配回路からそれぞれ出力される第ｉ（ただし、ｉは０からＮ－１までの整数である。）の信号間の位相差をデジタル値に変換するＮ個の時間デジタル変換回路とを備えている
    ことを特徴とする時間デジタル変換器。
  2. 請求項１に記載の時間デジタル変換器において、
    　前記複数の分周器がいずれも２分周器である
    ことを特徴とする時間デジタル変換器。
  3. 請求項１および２のいずれか一つに記載の時間デジタル変換器において、
    　前記複数の分周器は、リセット信号を受けて初期化される
    ことを特徴とする時間デジタル変換器。
  4. 　請求項１から３のいずれか一つに記載の時間デジタル変換器と、
    　入力された信号のアナログ量を二つの信号の位相差に変換するアナログ時間変換器とを備え、
    　前記アナログ時間変換器から出力される前記二つの信号が前記時間デジタル変換器における前記第１および第２の位相分配回路にそれぞれ入力される
    ことを特徴とするＡ／Ｄ変換器。
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