TWI448071B - 組合式數位輸出系統 - Google Patents

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TWI448071B TW100105715A TW100105715A TWI448071B TW I448071 B TWI448071 B TW I448071B TW 100105715 A TW100105715 A TW 100105715A TW 100105715 A TW100105715 A TW 100105715A TW I448071 B TWI448071 B TW I448071B
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K21/00—Details of pulse counters or frequency dividers
    • H03K21/02—Input circuits
    • H03K21/026—Input circuits comprising logic circuits

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  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Amplifiers (AREA)
  • Analogue/Digital Conversion (AREA)

Description

組合式數位輸出系統
本揭露係有關於一種模態輸出的數位系統，特別是有關於結合共模與差模電路，並提供共模訊號、差模訊號或兩者組合之輸出訊號的組合式數位輸出系統。
請參閱圖1，雙差模記錄系統(Double-Differential recording system)是記錄肌電訊號與神經電訊號，並降低共模(Common Mode,CM)干涉的一種常知技術。此系統需求兩個一級放大器(First Rank Amplifier)11與一組合放大器(Summing Amplifier)12。其中，一級放大器會連接一個肌電感測器13，肌電感測器13內具多個感測單元14以感測不同的肌電訊號。一級放大器11會取得肌電感測器13提供的肌電訊號，其包括上述的肌電訊號與神經電訊號。當經由雙差模記錄方式以進行肌電訊號記錄時，系統會分析偏重於分析肌電感測器附近的肌肉產生的肌電訊號，並排除肌電訊號於共模時產生的高增益訊號資料，之後透過類比數位轉換器15將所量測的類比式的肌電訊號數值化，以供觀察人員參考。
本揭露係為一種組合式數位輸出系統，其包括一第一量化模組、一第二量化模組、一共模計數模組、一差模計數模組與一加總模組。
第一量化模組用以提供一第一數位訊號。第二量化模組用以提供一第二數位訊號。共模計數模組用以取得第一數位訊號與第二數位訊號，並依據第一數位訊號與第二數位訊號，以產生一共模訊號。差模計數模組用以取得第一數位訊號與第二數位訊號，並依據第一數位訊號與第二數位訊號，以產生一差模訊號。加總模組用以接收共模訊號與差模訊號之至少其一，以產生一加總訊號。
茲配合圖式將本揭露較佳實施例詳細說明如下。
首先請參照圖2繪示本揭露實施例之組合式數位輸出系統之一架構示意圖。此系統包括一第一量化模組21(first modulation module)、一第二量化模組22(second modulation module)、一共模計數模組23(common-mode counter,CM counter)、一差模計數模組24(differential-mode counter,DM counter)與一加總模組25(summing module)。
第一量化模組21包括一第一放大器213(first amplifier)與一第一增量調幅模組(first integrating delta modulator)，第一放大器213用以提供一第一初始訊號301(first initial signal)，第一初始訊號301會由第一增量調幅模組取得並轉換為一第一數位訊號311(first digital signal)。第一增量調幅模組係由一第一積分電容212(first integrating capacitor)與一第一量化器211(first quantizer)所組成。第一放大器213不限定類型，端視配合的第一量化器211類型而定。
相類似的，第二量化模組22包括一第二放大器223(second amplifier)與一第二增量調幅模組(second integrating delta modulator)。第二放大器223用以提供一第二初始訊號302(second initial signal)，第二初始訊號302會由第二增量調幅模組取得並轉換為一第二數位訊號312(second digital siginal)。第二增量調幅模組係由一第二積分電容222(second integrating capacitor)與一第二量化器221(second quantizer)所組成。第二放大器223亦不限定其類型，端視配合的第二量化器221類型而定。此外，第一量化器211與第二量化器221可個別配置一切換開關214及224，使用者可因應需求以控制切換開關214及224，以調整第一量化器211與第二量化器221所能取得的初始訊號內容，藉以改變兩量化器的工作模式，進而更動後續輸出。
共模計數模組23具有兩個訊號輸入接腳231a及231b，個別用以連接第一量化器211與第二量化器221之輸出端，以取得第一數位訊號311與第二數位訊號312。共模計數模組23再依據第一數位訊號311與第二數位訊號312進行訊號調變，以產生一共模訊號321(common-mode signal)。
差模計數模組24具有兩個訊號輸入接腳241a及241b，個別用以連接第一量化器211與第二量化器221之輸出端，以取得第一數位訊號311與第二數位訊號312。差模計數模組24再依據第一數位訊號311與第二數位訊號312進行訊號調變，以產生一差模訊號322(differential-mode signal)。
加總模組25會於取得共模訊號321與差模訊號322後，依據一相對權重324(relative weight)來調整共模訊號321與差模訊號322的訊號比重，進而產生一加總訊號323(summing signal)。
至此，使用者可依據需求而從共模計數模組23之輸出端以取得共模訊號321，從差模計數模組24之輸出端以取得差模訊號322，從加總模組25之輸出端取得共模訊號321與差模訊號322的組合輸出，即加總訊號323。
請參閱圖3繪示本揭露實施例之共模計數模組之一等效輸入控制架構示意圖，與圖4繪示本揭露實施例之共模計數單元之一等效電路架構示意圖。共模計數模組23包括一及閘232(And Gate)、一或閘233(Or Gate)與一共模計數單元234(CM count unit)。共模計數單元234包括兩個接腳，一為時脈接腳(clk_pin)2342，一為訊號接腳(signal_pin)2341。時脈接腳2342連接至或閘233的輸出端，訊號接腳2341連接至及閘232的輸出端。及閘232的兩輸入端個別連接至共模計數模組23的兩訊號輸入接腳231a及231b，同理，或閘233的兩輸入端亦個別連接至共模計數模組23的兩訊號輸入接腳231a及231b。及閘232與或閘233會同時取得第一數位訊號311與第二數位訊號312，及閘232會產生一計量訊號331(count signal)並傳輸至共模計數單元234的訊號接腳2341，或閘233則產生一共模觸發訊號332(CM trigger signal)並傳輸至共模計數單元234的時脈接腳2342。
共模計數單元234為一環形計數器(ring counter)，其包括複數個階段增量計數電路(up-count stage circuit)，在此以T型正反器(T flip-flop)為例，但不以此為限。
一第一切換單元237(first switch)配置於第一階段增量計數電路235的觸發接點(clk_pin)，一第二切換單元238(second switch)配置於第n階段增量計數電路的觸發接點，在此以第2階段第二階段增量計數電路236為例。兩切換單元的切換動作是受控於計量訊號331，而共模計數單元234則是依據兩切換單元的切換狀態，以及計量訊號331的內容，提升共模計數單元234的訊號輸出。訊號輸出提升方式有二，一為高增值行為(high value)，一為低增值行為(low value)。第一切換單元237包括一空接點2371、一連接時脈接腳2342之第一時脈接點2372、及連接第一階段增量計數電路235之觸發接點與訊號接腳2341的第一切換組件2373。第一切換組件2373會受控制於計量訊號331而切換連接於空接點2371與第一時脈接點2372之間。第二切換單元238包括一連接第一階段增量計數電路的反向輸出的接續接點2381、一連接時脈接腳2342之第二時脈接點2382、及連接第二階段增量計數電路之觸發接點與訊號接腳2341的第二切換組件2383。第二切換組件2383係受控於計量訊號331而切換連接於接續接點2381與第二時脈接點2382之間。
按及閘232的工作原理，當兩輸入訊號之任一者處於訊號低位(signal_low)時，輸出的訊號即呈現訊號低位。故當第一數位訊號311與第二數位訊號312之任一者處於訊號低位，計量訊號331即呈現訊號低位狀態。此時，第一切換組件2373係切換連接至第一時脈接點2372，第二切換組件2383係切換連接至接續接點2381，第一階段增量計數電路235會被觸發，共模計數單元234即從第0位元(bit 0)開始輸出，訊號輸出即增加數值1。於此，即前述的低增值行為。
然而，按及閘232的工作原理，當兩輸入訊號同處於訊號高位(signal_high)時，輸出的訊號亦呈現訊號高位。故第一數位訊號311與第二數位訊號312同時處於訊號高位，計量訊號331即呈現訊號高位狀態。此時，第一切換組件2373會切換連接至空接點2371，第二切換單元238會切換至第二時脈接點2382，第二階段增量計數電路236會被觸發，共模計數單元234即從第1位元(bit 1)(或其以上的位元)開始輸出，訊號輸出即增加數值2(或其以上數值)。於此，即前述的高增值行為。其中，或閘233傳輸訊號會比及閘232來得些許延遲，因此共模觸發訊號332處於訊號高位時，計量訊號331必處於訊號高位。
請參閱圖5繪示本揭露實施例之差模計數模組之一等效輸入控制架構示意圖，與圖6繪示本揭露實施例之差模計數單元之一等效電路架構示意圖。
差模計數模組24包括一差模計數單元244(DM count unit)與一互斥或閘242(Xor Gate)。差模計數單元244包括一時脈接腳(clk_pin)2441與一訊號接腳(signal_pin)2442。時脈接腳2441連接至互斥或閘242之輸出端。互斥或閘242的兩輸入端個別連接至差模計數模組24的兩訊號輸入接腳(241a,241b)。
互斥或閘242會同時取得第一數位訊號311與第二數位訊號312，以產生一差模觸發訊號342(DM trigger signal)並傳輸至差模計數單元244的時脈接腳2441。差模計數單元244則透過訊號接腳2442連接訊號輸入接腳241a，以取得前述的第一數位訊號311。
差模計數單元244為一可逆計數器，其包括複數個串接而成的階段可逆計數電路2443(up/down-count stage circuit)。其中，差模計數單元244的時脈接腳2441係連接至各JK型正反器(JK flip-flop)的觸發接點。差模計數單元244係依據差模觸發訊號342之內容，以決定是否調整差模計數單元244之訊號輸出。如下說明：按互斥或閘242的運作原理，當兩輸入訊號同為訊號高位或同為訊號低位時，輸出的訊號即呈現訊號高位。即第一數位訊號311與該第二數位訊號312同時處於訊號高位，互斥或閘242所輸出的差模觸發訊號342即處於低位，各階段可逆計數電路2443維持原輸出，不論正、負計數補償(positive,negative counts compensate)與差模計數單元244的訊號輸出皆不變。
按互斥或閘242的運作原理，當兩輸入訊號相異時，輸出的訊號即呈現訊號高位。即第一數位訊號311與第二數位訊號312，一者為訊號高位，另一者為訊號低位時，差模計數單元244會依據第一數位訊號311之內容，決定提升或降低差模計數單元244的訊號輸出。如下說明：當第一數位訊號311處於訊號低位，第二數位訊號312處於訊號高位時，差模計數單元244係降低其訊號輸出。反之，當第一數位訊號311處於訊號高位，第二數位訊號312處於訊號低位時，差模計數單元244係提升其訊號輸出。
當第一數位訊號311處於訊號高位，第二數位訊號312處於訊號低位時，由於差模觸發訊號342是由互斥或閘242產生，差模計數單元244取得第一數位訊號311的時間點會略早於取得差模觸發訊號342的時間點。然而，互斥或閘242的延遲，或是前述或閘233的延遲皆可電路設計人員因應不同之需求而定。
請同時參閱圖7A至圖7D，其繪示本揭露實施例之第一種訊號輸入輸出示意圖，請同時參閱圖2至圖6以利於了解。以下說明皆以一個T週期為時間單位，第一數位訊號311以in1表示之，第二數位訊號312以in2表示之。而且以正緣觸發(positive edge trigger)進行說明。
假設，第一數位訊號311大於第二數位訊號312，於相同的T週期內，第一數位訊號311的脈衝(pulse)數量會高於第二數位訊號312的脈衝數量。於此，第一量化模組21於T週期內產生5個脈衝數，第二量化模組22於T週期內產生一個脈衝數為例，但不以此為限。
於時間點1，第一量化模組21產生一個脈衝(訊號高位)，但第二量化模組22沒有產生脈衝(訊號低位)。就前述，共模計數模組23的計量訊號331會處於訊號低位，即無脈衝狀態(no pulse)。共模計數模組23的共模觸發訊號332則會處於訊號高位，以觸發共模計數單元234。其中，第一切換組件2373係切換至第一時脈接點2372，第二切換組件2383係切換至接續接點2381，第一階段增量計數電路235會被觸發，共模計數單元234即從第0位元(bit 0)開始輸出，訊號輸出會增加數值1，由數值0變為數值1。
就前述，差模計數模組24的差模觸發訊號342則會處於訊號高位，以觸發差模計數單元244。此時，第一數位訊號311處於訊號高位，第二數位訊號312處於訊號低位時，差模計數單元244係提升其訊號輸出，即由數值0變為數值1。
於時間點2時，第一量化模組21產生一個脈衝，第二量化模組22未產生脈衝，共模計數模組23與差模計數模組24的工作模式會與時間點1時相同，共模計數模組23的訊號輸出由數值1變為數值2，差模計數模組24的訊號輸出由數值1變為數值2。
於時間點3時，第一量化模組21與第二量化模組22個別產生一個脈衝(訊號高位)。共模計數模組23的計量訊號331會處於訊號高位。其中，第一切換組件2373係切換至空接點2371，第二切換組件2383係切換至第二時脈接點2382，第一階段增量計數電路235會被觸發，共模計數單元234即從第1位元(bit 1)開始輸出，訊號輸出會增加數值2，由數值2變為數值4。
差模計數模組24的差模觸發訊號342則會處於訊號低位。此時，各階段可逆計數電路2443維持原輸出，不論正、負計數補償與差模計數單元244的訊號輸出皆不變，差模計數模組24的訊號輸出仍維持數值2。
相類似的，於時間點4與時間點5時，共模計數模組23的訊號輸出逐次加1，差模計數模組24的訊號輸出亦逐次加1。於T週期內，共模計數模組23的訊號輸出為6，其即是共模訊號321。差模計數模組24的訊號輸出為4，其即是差模訊號322。
請同時參閱圖8A至圖8D，其繪示本揭露實施例之第二種訊號輸入輸出示意圖，請同時參閱圖2至圖6以利於了解。
假設，第一數位訊號311小於第二數位訊號312，於相同的T週期內，第一數位訊號311的脈衝數量會低於第二數位訊號312的脈衝數量。於此，第一量化模組21於T週期內產生三個脈衝數，第二量化模組22於T週期內產生二個脈衝數為例，但不以此為限。
於時間點1時，第一量化模組21與第二量化模組22個別產生一個脈衝(訊號高位)。共模計數模組23的計量訊號331會處於訊號高位，第一切換組件2373會切換至空接點2371，第二切換組件2383會切換至第二時脈接點2382，第一階段增量計數電路235會被觸發，共模計數單元234即從第1位元(bit 1)開始輸出，訊號輸出會增加數值2，由數值0變為數值2。
差模計數模組24的差模觸發訊號342會處於訊號低位。此時，各階段可逆計數電路2443維持原輸出，不論正、負計數補償與差模計數單元244的訊號輸出皆不變，差模計數模組24的訊號輸出仍維持數值0。
於時間點2，第一量化模組21沒有產生脈衝(訊號低位)，第二量化模組22產生一個脈衝(訊號高位)。共模計數模組23的計量訊號331會處於訊號低位，共模計數模組23的共模觸發訊號332則會處於訊號高位，以觸發共模計數單元234。其中，第一切換組件2373會切換至第一時脈接點2372，第二切換組件2383會切換至接續接點2381，第一階段增量計數電路235會被觸發，共模計數單元234即從第0位元(bit 0)開始輸出，訊號輸出會增加數值1，由數值2變為數值3。
差模計數模組24的差模觸發訊號342會處於訊號高位，以觸發差模計數單元244。此時，第一數位訊號311處於訊號低位，第二數位訊號312處於訊號高位時，差模計數單元244會降低其訊號輸出，即由數值0變為數值-1。
於時間點3，第一量化模組21產生一個脈衝(訊號高位)，但第二量化模組22沒有產生脈衝(訊號低位)。共模計數模組23的計量訊號331會處於訊號低位。第一切換組件2373會切換至第一時脈接點2372，第二切換單元2383會切換至接續接點2381，第一階段增量計數電路235會被觸發，共模計數單元234即從第0位元(bit 0)開始輸出，訊號輸出會增加數值1，由數值3變為數值4。
差模計數模組24的差模觸發訊號342則會處於訊號高位，以觸發差模計數單元244。此時，第一數位訊號311處於訊號高位，第二數位訊號312處於訊號低位，差模計數單元244提升其訊號輸出，即由數值-1變為數值0。
於時間點4，第一量化模組21沒有產生脈衝(訊號低位)，第二量化模組22產生一個脈衝(訊號高位)。共模計數模組23的計量訊號331會處於訊號低位，共模計數模組23的共模觸發訊號332則會處於訊號高位，以觸發共模計數單元234。其中，第一切換組件2373會切換至第一時脈接點，第二切換組件2383會切換至接續接點2381，第一階段增量計數電路235會被觸發，共模計數單元234即從第0位元(bit 0)開始輸出，訊號輸出會增加數值1，由數值2變為數值3。
差模計數模組24的差模觸發訊號342會處於訊號高位，以觸發差模計數單元244。此時，第一數位訊號311處於訊號低位，第二數位訊號312處於訊號高位時，差模計數單元244會降低其訊號輸出，即由數值0又變為數值-1。
於T週期內，共模計數模組23的訊號輸出為5，其即是共模訊號321。差模計數模組24的訊號輸出為-1，其即是差模訊號322。
請同時參閱圖9A至圖9D，其繪示本揭露實施例之第三種訊號輸入輸出示意圖，請同時參閱圖2至圖6以利於了解。
假設，第一數位訊號311等於第二數位訊號312，於相同的T週期內，第一數位訊號311的脈衝數量會等於第二數位訊號312的脈衝數量。於此，第一量化模組21與第二量化模組22於T週期內皆產生二個脈衝數，但不以此為限。
於時間點1時，第一量化模組21與第二量化模組22個別產生一個脈衝(訊號高位)。共模計數模組23的計量訊號331會處於訊號高位，第一切換組件2373會切換至空接點2371，第二切換組件2383會切換至第二時脈接點2382，第一階段增量計數電路235會被觸發，共模計數單元234即從第1位元(bit 1)開始輸出，訊號輸出會增加數值2，由數值0變為數值2。
差模計數模組24的差模觸發訊號342會處於訊號低位。此時，各階段可逆計數電路2443維持原輸出，不論正、負計數補償與差模計數單元244的訊號輸出皆不變，差模計數模組24的訊號輸出仍維持數值0。
於時間點2時，第一量化模組21與第二量化模組22個別產生一個脈衝(訊號高位)。共模計數模組23與差模計數模組24的工作模式會與時間點1時相同，共模計數模組23的訊號輸出由數值2變為數值4，差模計數模組24的訊號輸出仍維持數值0。
於T週期內，共模計數模組23的訊號輸出為4，其即是共模訊號321。差模計數模組24的訊號輸出為0，其即是差模訊號322。
上述各實施例中，當T週期過後，每一計數模組皆會進行重置行為，以開始新的計算週期，計數模組的重置動作之設計並不設限，視設計人員之需求而定。
請參閱圖10A至圖10C繪示的本揭露實施例之模態訊號輸入與加總訊號323輸出示意圖。如前述，加總模組25會依據一相對權重324，調整共模訊號321與差模訊號322的訊號比重。相對權重324值為設計人員所設定，於此假定各為50%，但不以此為限。於時間點1至時間點4時，共模訊號321的數值各別為2、3、4、5，差模訊號322的數值各別為3、2、-1、-1。時間點1時，加總訊號323(圖中以S表示)的數值為：2x50%+3x50%=2.5，以整數輸出，加總訊號323的數值即為2。
相類似的，時間點2時，加總訊號323的數值為：3x50%+2x50%=2.5，以整數輸出，加總訊號323的數值即為2。時間點3時，加總訊號323的數值為：4x50%+(-1)x50%=1，以整數輸出，加總訊號323的數值即為1。時間點4時，加總訊號323的數值為：5x50%+(-1)x50%=2，以整數輸出，加總訊號323的數值即為2。
綜上所述，乃僅記載本揭露為呈現解決問題所採用的技術手段之實施方式或實施例而已，並非用來限定本揭露專利實施之範圍。即凡與本揭露專利申請範圍文義相符，或依本揭露專利範圍所做的均等變化與修飾，皆為本揭露專利範圍所涵蓋。
 先前技術：
11．．．一級放大器
12．．．組合放大器
13．．．肌電感測器
14．．．感測單元
15．．．類比數位轉換器
本揭露：
21．．．第一量化模組
211．．．第一量化器
212．．．第一積分電容
213．．．第一放大器
214,224．．．切換開關
22．．．第二量化模組
221．．．第二量化器
222．．．第二積分電容
223．．．第二放大器
23．．．共模計數模組
231a,231b．．．共模計數模組的訊號輸入接腳
232．．．及閘
233．．．或閘
234．．．共模計數單元
2341．．．訊號接腳
2342．．．時脈接腳
235．．．第一階段增量計數電路
236．．．第二階段增量計數電路
237．．．第一切換單元
2371．．．空接點
2372．．．第一時脈接點
2373．．．第一切換組件
238．．．第二切換單元
2381．．．接續接點
2382．．．第二時脈接點
2383．．．第二切換組件
24．．．差模計數模組
241a,241b．．．差模計數模組的訊號輸入接腳
242．．．互斥或閘
244．．．差模計數單元
2441．．．時脈接腳
2442．．．訊號接腳
2443．．．階段可逆計數電路
25．．．加總模組
301．．．第一初始訊號
302．．．第二初始訊號
311．．．第一數位訊號
312．．．第二數位訊號
321．．．共模訊號
322．．．差模訊號
323．．．加總訊號
324．．．相對權重
331．．．計量訊號
332．．．共模觸發訊號
342．．．差模觸發訊號
圖1繪示先前技術之雙差模記錄系統架構示意圖；
圖2繪示本揭露實施例之組合式數位輸出系統之一架構示意圖；
圖3繪示本揭露實施例之共模計數模組之一等效輸入控制架構示意圖；
圖4繪示本揭露實施例之共模計數單元之一等效電路架構示意圖；
圖5繪示本揭露實施例之差模計數模組之一等效輸入控制架構示意圖；
圖6繪示本揭露實施例之差模計數單元之一等效電路架構示意圖；
圖7A至圖7D繪示本揭露實施例之第一種訊號輸入輸出示意圖；
圖8A至圖8D繪示本揭露實施例之第二種訊號輸入輸出示意圖；
圖9A至圖9D繪示本揭露實施例之第三種訊號輸入輸出示意圖；以及
圖10A至圖10C繪示的本揭露實施例之模態訊號輸入與加總訊號輸出示意圖。
21．．．第一量化模組
211．．．第一量化器
212．．．第一積分電容
213．．．第一放大器
214,224．．．切換開關
22．．．第二量化模組
221．．．第二量化器
222．．．第二積分電容
223．．．第二放大器
23．．．共模計數模組
231a,231b．．．共模計數模組的訊號輸入接腳
24．．．差模計數模組
241a,241b．．．差模計數模組的訊號輸入接腳
25．．．加總模組
301．．．第一初始訊號
302．．．第二初始訊號
311．．．第一數位訊號
312．．．第二數位訊號
321．．．共模訊號
322．．．差模訊號
323．．．加總訊號
324．．．相對權重

Claims (13)

  1. 一種組合式數位輸出系統，其包括：一第一量化模組，用以提供一第一數位訊號；一第二量化模組，用以提供一第二數位訊號；一共模計數模組，係取得該第一數位訊號與該第二數位訊號，並依據該第一數位訊號與該第二數位訊號，以產生一共模訊號；一差模計數模組，係取得該第一數位訊號與該第二數位訊號，並依據該第一數位訊號與該第二數位訊號，以產生一差模訊號；以及一加總模組，係接收該共模訊號與該差模訊號之至少其一，以產生一加總訊號。
  2. 如申請專利範圍第1項所述組合式數位輸出系統，其中該共模計數模組包括二訊號輸入接腳與一共模計數單元，該共模計數單元包括一時脈接腳與一訊號接腳，該時脈接腳連接一或閘之輸出端，該訊號接腳連接一及閘之輸出端，該及閘之二輸入端個別連接至該二訊號輸入接腳，該或閘之二輸入端個別連接至該二訊號輸入接腳，該或閘與該及閘同時取得該第一數位訊號與該第二數位訊號，該及閘係產生並傳輸一計量訊號至該訊號接腳，該或閘係產生並傳輸一共模觸發訊號至該時脈接腳。
  3. 如申請專利範圍第2項所述組合式數位輸出系統，其中該共模計數單元為一環形計數器，其包括複數個階段增量計數電路、一第一切換單元與一第二切換單元，該第一切換單元包括一空接點、一連接該時脈接腳之第一時脈接點與連接該第一之該等階段增量計數電路之觸發接點與該訊號接腳的第一切換組件，該第一切換組件係受控於該計量訊號而切換連接於該空接點與該第一時脈接點之間，該第二切換單元包括一連接第n-1之該等階段增量計數電路的反向輸出之接續接點、一連接該時脈接腳之第二時脈接點與連接該第n之該等階段增量計數電路之觸發接點與該訊號接腳的第二切換組件，該第二切換組件係受控於該計量訊號而切換連接於該接續接點與該第二時脈接點之間。
  4. 如申請專利範圍第3項所述組合式數位輸出系統，其中該第一數位訊號與該第二數位訊號皆處於訊號高位時，該第一切換單元係動作以停止第一之該階段增量計數電路，該第二切換單元係觸發第n之該階段增量計數電路，該共模計數單元係對其該訊號輸出進行一高增值行為。
  5. 如申請專利範圍第3項所述組合式數位輸出系統，其中該第一數位訊號與該第二數位訊號之任一處於訊號低位時，該二切換單元係動作以停止第n之該階段增量計數電路，該第一切換單元係觸發第一之該階段增量計數電路，該共模計數單元係對其該訊號輸出進行一低增值行為。
  6. 如申請專利範圍第1項所述組合式數位輸出系統，其中該差模計數模組包括一差模計數單元，其包括一時脈接腳與一訊號接腳，該時脈接腳連接一互斥或閘之輸出端，該訊號接腳用以接收該第一數位訊號，該互斥或閘用以取得該第一數位訊號與該第二數位訊號，以產生並傳輸一差模觸發訊號至該時脈接腳。
  7. 如申請專利範圍第6項所述組合式數位輸出系統，其中該差模計數單元為一可逆計數器，其包括複數個階段可逆計數電路，該差模計數單元係依據該差模觸發訊號之內容，以決定是否調整該差模計數單元之訊號輸出。
  8. 如申請專利範圍第7項所述組合式數位輸出系統，其中當該第一數位訊號與該第二數位訊號同時處於訊號高位時，該差模計數單元係維持其訊號輸出，當該第一數位訊號與該第二數位訊號為訊號相異時，係依據該第一數位訊號之內容以決定提升或降低該差模計數單元之訊號輸出。
  9. 如申請專利範圍第8項所述組合式數位輸出系統，其中當該第一數位訊號處於訊號低位，該第二數位訊號處於訊號高位時，該差模計數單元係降低其訊號輸出。
  10. 如申請專利範圍第8項所述組合式數位輸出系統，其中當該第一數位訊號處於訊號高位，該第二數位訊號處於訊號低位時，該差模計數單元係提升其訊號輸出。
  11. 如申請專利範圍第1項所述組合式數位輸出系統，其中該第一量化模組為包括一第一放大器與一第一增量調幅器，該第一放大器用以提供一第一初始訊號，該第一增量調幅器用以轉換該第一初始訊號為該第一數位訊號，該第二量化模組為包括一第二放大器與一第二增量調幅器，該第二放大器用以提供一第二初始訊號，該第二增量調幅器用以轉換該第二初始訊號為該第二數位訊號。
  12. 如申請專利範圍第1項所述組合式數位輸出系統，其中該第一增量調幅器與該第二增量調幅器個別由一量化器與一積分電容所組成。
  13. 如申請專利範圍第1項所述組合式數位輸出系統，其中該加總模組更用以取得一相對權重，並依據該相對權重調整該共模訊號與該差模訊號之比重，以產生該加總訊號。
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