TWM477735U - 用於轉換類比信號至數位信號之設備及系統 - Google Patents

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TWM477735U
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sigma modulator
type transistors
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signal
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Takao Oshita
George L Geannopoulos
David E Duarte
J Keith Hodgson
James S Ayers
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Jonathan P Douglas
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Description

用於轉換類比信號至數位信號之設備及系統
本新型係有關於低功率類比至數位轉換器。
 新型背景
類比至數位轉換器(ADC)被使用以轉換一類比信號成為該類比信號之一數位表示。但是，設計一小低功率、低成本以及精確的ADC(例如，具有1mV精確度)是一種挑戰。
依據本新型之一實施例，係特地提出一種設備，其包括：接收一類比信號之一三角積分(sigma-delta)調變器，該三角積分調變器可操作以進行截波而消除共模雜訊；以及一個或多個計數器，其被耦接至該三角積分調變器以產生該類比信號之一數位碼表示。
100‧‧‧積體電路(IC)
101‧‧‧ADC電路
102‧‧‧類比至數位轉換器
103‧‧‧類比電路
104‧‧‧參考產生器
105‧‧‧三角積分調變器
106‧‧‧有限狀態機器(FSM)
107‧‧‧截波器電路
108‧‧‧減法器
109‧‧‧截波器
110‧‧‧積分器
111‧‧‧放大器
112‧‧‧自動歸零電路
113‧‧‧取樣器
114‧‧‧多工器
200‧‧‧三角積分調變器
201、202‧‧‧開關
203、204‧‧‧開關
205‧‧‧反相器
206‧‧‧緩衝器
207‧‧‧反相器
208‧‧‧多工器
209‧‧‧取樣器
300‧‧‧ADC數位部份
301、302‧‧‧計數器
303‧‧‧進位位元
400‧‧‧接合漏損容忍開關
500‧‧‧接合漏損容忍開關
600‧‧‧接合漏損容忍開關
700‧‧‧串叠式反相器
800‧‧‧高位準假性差動ADC
801、802‧‧‧計數器
805a、805b‧‧‧互補三角積分調變器
820‧‧‧假性差動三角積分調變器
821、822‧‧‧三角積分調變器
823‧‧‧反相器
900‧‧‧比較器
1000‧‧‧DFT電路
1001、1002、1003‧‧‧類比多工器
1004‧‧‧數位多工器
1600‧‧‧電腦設備
1610、1690‧‧‧處理器
1620‧‧‧音訊子系統
1630‧‧‧顯示子系統
1632‧‧‧顯示介面
1640‧‧‧I/O控制器
1660‧‧‧記憶體
1670‧‧‧連接
1672‧‧‧行動電話連接
1674‧‧‧無線連接
1680‧‧‧週邊連接
本揭示之實施例將自下面所給予的詳細說明以及自本揭示之各種實施例的附圖而更完全地被了解，但是，所給予的詳細說明以及各種實施例的附圖，不該被視為對特定實施例之揭示的限制，而僅是為了說明以及了解 之目的。
圖1是依據揭示之一實施例，於一積體電路中的一類比至數位轉換器(ADC)之高階方塊圖。
圖2是依據揭示實施例之具有截波以及自動歸零功能的ADC之三角積分調變器。
圖3是依據揭示之一實施例的ADC之數位部份圖。
圖4是依據揭示之一實施例之用於三角積分調變器的接合漏損容忍開關。
圖5是依據揭示之一實施例之用於三角積分調變器的接合漏損容忍開關。
圖6是依據揭示之一實施例之用於三角積分調變器的接合漏損容忍開關。
圖7是依據揭示之一實施例之用於三角積分調變器的串叠式(cascode)反相器基礎放大器。
圖8A是依據揭示之一實施例之具有截波以及自動歸零功能的高位準假性差動ADC。
圖8B是依據揭示之一實施例之具有截波以及自動歸零功能的假性差動ADC之一對互補三角積分調變器。
圖9是依據揭示之一實施例之具有截波以及自動歸零功能的ADC之三角積分調變器的數學模式。
圖10是依據揭示之一實施例之一可測性設計(DFT)電路，該DFT電路具有包含截波以及自動歸零功能的ADC。
圖11是依據揭示之一實施例之具有ADC的智慧型元件或電腦系統或SOC(晶片系統)。
 詳細說明
這些實施例揭示一類比至數位轉換器(ADC)，該ADC包括一接收一類比信號之三角積分調變器，其中該三角積分調變器是可操作以進行截波而消除共模雜訊。於一實施例中，該ADC進一步包括一個或多個計數器，其被耦合至該三角積分調變器以產生該類比信號之一數位碼表示。於一實施例中，該三角積分調變器是一個一階三角積分調變器。於一實施例中，該ADC是可操作以提供具有低帶寬(例如，1KHz)之60dB之信號對量化雜訊比(SQNR)(例如，10位元之解析度)，展示低功率消耗(例如，在22nm CMOS處理技術上之100μW)，並且具有一佔用空間(在晶圓上之ADC電路的區域)，是較小於傳統ADC佔用空間的10至20倍。
於下面說明中，許多細節被討論以提供本揭示實施例之更完整的說明。但是，一熟習本技術者應明白，本揭示實施例可被實施而不需這些特定細節。於其他實例中，習知的結構以及設備以方塊圖形式被展示，而無詳盡之說明，以便避免混淆本揭示之實施例。
注意到，於實施例之對應的圖形中，信號以線條被表示。一些線條可以是較粗的，以指示更多的構成信號途徑，及/或在一個或多個端點具有箭號，以指示主要的資 訊流程方向。此等指示不欲作為限定。然而，該等線條被使用於連接一個或多個實施範例以便利較易於對電路或邏輯單元之了解。任何表示信號，如設計需要或偏愛之要求，實際上可包括一個或多個可於任一方向行進之信號並且可以任何適當型式的信號機構被實作。
於說明之全文中，以及於申請專利範圍中，用詞“被連接”表示在被連接的事物之間的直接電氣連接，而不必任何中間設備。用詞“被耦合”表示在被連接的事物之間的任何直接電氣連接，或經由一個或多個被動或主動中間設備之間接而連接。用詞“電路”表示一個或多個被動及/或主動構件，其被配置以配合於另一者以提供所需功能。用詞“信號”表示至少一電流信號、電壓信號或資料/時脈信號。“一”、”一個”以及“該”之含義包含複數個參考者。“在…之中”之含義包含“在其之中”以及“在其之上”。
用詞“尺度調整(scaling)”通常指示自一處理技術轉換至另一處理技術之一設計(圖式以及佈局)。用詞“縮尺調整(scaling)”通常也指示縮減在相同技術節點內之佈局以及元件。用詞“大體上”、“接近於”、“大約地”、“近似於”、“大約”通常係指示在目標數值+/-20%之內。
除非被指定，否則序數形容詞“第一”、“第二”、以及“第三”等等之使用，是用以說明一共同物件，其僅指示相同物件被參考之不同實例，並且不欲暗喻所述之物件因此必須是得依所給予的序列，依時間地、空間地、順序地或任何其他方式。
為了實施例之目的，電晶體是金屬氧化物半導體(MOS)電晶體，其包含汲極、源極、閘極、以及主體端點。電晶體也包含三閘(Tri-gate)電晶體以及鰭式場效電晶體(FinFET)。源極以及汲極端點可以是相同端點並且是於此處可替換地被使用。那些熟習本技術者應明白，其他電晶體，例如，雙極接合電晶體-BJT PNP/NPN、BiCMOS、CMOS、eFET等等，也可被使用而不脫離本揭示之範疇。用詞“MN”指示一n型電晶體(例如，NMOS、NPNBJT、等等)，並且用詞“MP”指示一p型電晶體(例如，PMOS、PNPBJT等等)。
圖1是依據揭示之一實施例之積體電路(IC)100中的ADC之高階方塊圖。於一實施例中，IC 100包括具有一ADC 102之電路101、一參考產生器104以及一類比電路103。
於一實施例中，ADC 102包括一個三角積分調變器105，其自參考產生器104接收一電壓參考Vref以及自一類比(或混合信號)電路103接收一類比信號Vmeas。於一實施例中，三角積分調變器105產生一三角積分調變位元流，其藉由一有限狀態機器(FSM)106被接收。於一實施例中，FSM 106轉換該三角積分調變位元流成為代表該類比信號Vmeas之一數位碼。
類比電路103(或混合信號電路)可以是任何類比電路或混合信號電路。例如，類比電路103是任何帶隙電路、一熱感知器、一鎖相迴路(PLL)、一放大器、一延遲鎖 定迴路(DLL)、電壓調整器等等。該類比信號Vmeas可以是類比電路103之任何的類比信號，其是將被轉換成為一數位表示。
於一實施例中，三角積分調變器105包括具有一減法器108以及一截波器109之電路107、一積分器110、一取樣器113、以及一多工器114。於一實施例中，截波器109之功能是允許該三角積分調變器105以時間多工化假性差動方式而操作。於一實施例中，截波器109是可操作以消除來自放大器111之共模雜訊。共模雜訊範例包含直流電(DC)漏損、交流電(AC)電源供應雜訊等等。於一實施例中，三角積分調變器105是一單端三角積分調變器。於其他實施例中，三角積分調變器105是一假性差動三角積分調變器。
於一實施例中，多工器114接收參考電壓Vref並且將其提供至電路107，其同時也接收類比信號Vmeas作為輸入。於一實施例中，積分器110以及取樣器113轉換Vmeas對Vref之比率成為一三角積分調變位元流(或脈波密度調變位元流)以供用於FSM 106。
於一實施例中，FSM 106包含一第一計數器，其是一自行運轉計數器以計算量測週期，以及一第二計數器以計算一週期數，其中該調變器輸出一已知位元，例如，1。於一實施例中，第二計數器之輸出(計算數值)相對第一計數器之輸出(計算數值)的比率是三角積分調變位元流之脈波密度(取樣器113之輸出)，其對應至Vmeas對Vref之比率。
於一實施例中，積分器110包括用以進行自動歸 零功能之一放大器111以及電路112。用詞“自動歸零”一般指示用以消除一放大器(例如，放大器111)之直流偏移的一機構。利用電路112被進行之自動歸零功能移除放大器111之啟動點的處理程序、溫度以及電壓(PVT)變化之衝擊。
於一實施例中，放大器111是一反相器。於一實施例中，放大器111是一串叠式(cascode)反相放大器。於一實施例中，放大器111是一單級或多級操作放大器(OPAMP)。於一實施例中，放大器111(例如，反相器)以及取樣器113進行一類比比較器為基礎量化器之功能。於一實施例中，截波器109、積分器110以及取樣器113使用不同(或相同)的時脈信號之相位以進行其等之功能。
圖2是依據揭示之一實施例之具有截波以及自動歸零功能的ADC(例如，102)之三角積分調變器200(例如，105)。需指出，圖2中具有如任何其他圖形元件之相同參考數字(或名稱)的那些元件可以相似於上述之任何方式而操作或作用，但是卻不受限定於此。
於一實施例中，三角積分調變器200包括被耦合至電容器Cbkt 之開關201以及202，其中開關201以及202耦合Vmeas至Cbkt 或耦合多工器114之一輸出至Cbkt 。於一實施例中，開關201以及202分別地利用信號CkFBEn以及CkInpEn而被導通或被斷電，其中CkFBEn以及CkInpEn是自CkPh1或CkPh2時脈信號被導出之時脈信號。
例如，CkPh1是時脈信號之高相位，而CkPh2則是時脈信號之低相位或反之亦然。於一實施例中，依據截 波功能是否被引動或不被引動，CkPh1或CkPh2之一者被使用於CkFBEn以及CkInpEn，其中CkPh1以及CkPh2是時脈信號之相對相位(如於圖1中)。例如，如果截波被引動，則CkInpEn是如同CkPh2，並且CkFBEn是如同CkPh1，否則CkInpEn是如同CkPh1，並且CkFBEn是如同CkPh2。於一實施例中，開關201以及202、多工器208以及反相器207形成圖1之截波功能/電路109。
於一實施例中，電容器Cbkt 在另一端點被耦合至積分器110。於一實施例中，積分器110包括一反相器205(例如，放大器111)，其之輸入節點Vcm被耦合至電容器Cbkt 之另一端點。於一實施例中，輸入電容器Cbkt 作用如同一切換電容器減法器(例如，減法器108)並且用以同時地實作自動歸零功能。於一實施例中，反相器205(也稱為放大器205)被實作如一串叠式反相器放大器以增加其之輸出阻抗，因此增加其之增益。反相器205(也稱為放大器205)之此一實施例被展示於圖7中。
返回參看至圖2，於一實施例中，開關204被耦合在反相器205的輸入以及輸出之間，其中開關204利用CkPh1被控制。於此一實施例中，開關204進行圖1之自動歸零112的功能。
於一實施例中，放大器205之自動歸零的處理程序發生在第一操作相位(相位1)期間，其中相位1對應至CkPh1。於一實施例中，在相位1期間，開關204關閉並且Cbkt 儲存關於放大器205之啟動點的資訊作為共模電壓 Vcm。於一實施例中，在第二相位(相位2)期間，開關203關閉並且被儲存在Vcm上之啟動點資訊被消除，其中相位2對應至CkPh2。於一實施例中，自動歸零之處理程序發生於各時脈週期中，其中CkPh1是時脈週期之相位1，並且其中CkPh2是該時脈週期之相位2。
於一實施例中，即使當直流供電位準改變並且放大器205之啟動點移動時，放大器205追蹤在各自動歸零相位之啟動點。於此一實施例中，共模電壓，亦即，放大器205之啟動點，於第二相位中被消除。消除該共模電壓改進直流電源供應排斥比(PSRR)。自動歸零之另一非受限定技術性效應是消除因放大器205所產生之共模電壓排斥顫動雜訊。
於一實施例中，開關203在一端點被耦合於電容器Ctnk ，因而開關203以及電容器Ctnk 串聯地被耦合。於一實施例中，開關203的另一端點被耦合至反相器205之輸入，而Ctnk 之一端點則被耦合至反相器205之輸出，以至於開關203以及Ctnk 之組合平行於開關204以及反相器205。於一實施例中，開關203利用CkPh2被控制。於一實施例中，開關203以及電容器Ctnk 以節點Vcm為儲存節點進行積分功能。於這實施例中，積分器110之電路實體架構是可容忍開關203以及204之漏損(例如，汲極至源極之漏損)。開關201、202、203、以及204之各種實施例將參考圖4-6被說明。
返回參看至圖2，於一實施例中，Cbkt 之尺度衝擊操作淨空高度。於一實施例中，Cbkt 是20fF。於一實施例中， Ctnk 是100μF。於其他實施例中，對於Cbkt 或Ctnk 的其他數值可被使用。於一實施例中，Ctnk 之電容至少是數倍較大於Cbkt 之電容。Ctnk 對Cbkt 之電容的一較低比率可能導致積分器110之內部電壓信號將是較接近至可能衝擊設備淨空高度並且降低精確度之邊緣。
於一實施例中，反相器205之輸出利用緩衝器206被緩衝。於一實施例中，緩衝器206之輸出被接收作為至多工器208之輸入。於一實施例中，多工器208是一個2：1多工器，其是可操作以經由信號“Chop”，而選擇緩衝器206之輸出或緩衝器206之輸出的一反相形式(利用反相器207)之一者。於一實施例中，多工器208之輸出藉由取樣時脈CkPh1而利用取樣器209(如同113)被取樣。於一實施例中，取樣器209是一正反器。於其他實施例中，其他序向單元可被使用於實作取樣器209。於一實施例中，取樣器209之輸出是一積分(sigma)調變數位位元流“Digital_out(數位_輸出)”，其利用FSM 106被接收並且同時也被使用作為用於多工器114之一選擇信號。於一實施例中，Digital_out導致多工器114選擇Vref或一邏輯0或1之一者作為至開關201之輸入。
於一實施例中，CkPh1以及CkPh2是時脈信號之非重疊相位。於一實施例中，當“Chop”是邏輯低位時，CkInpEn是如同CkPh1，而CkFBEn則是如同CkPh2。如於圖2之展示，一邏輯低位“Chop”導致多工器208選擇緩衝器206之輸出作為至取樣器209之輸入。於一實施例中，當“Chop” 是邏輯高位時，CkInpEn是如同CkPh2，而CkFBEn是如同CkPh1。於此一實施例中，一邏輯高位“Chop”導致多工器208選擇反相器207之輸出作為至取樣器209之輸入。
於一實施例中，三角積分調變器200之一假性差動操作藉由執行(進行)ADC二次而被達成。例如，對於當“Chop”是邏輯低位時以及當“Chop”是邏輯高位時之情況下，ADC 102被引動以讀取類比電壓Vmeas。於一實施例中，假性差動操作是一時間多工化假性差動操作。於一實施例中，對於2個執行(亦即，一者具有邏輯低位之“Chop”以及另一者具有邏輯高位之“Chop”)之各者，藉由採用ADC 102之輸出的平均，三角積分調變器200之一等效時間多工化假性差動操作被達成而不需具有三角積分調變器200之二個複製的額外之矽(或區域以及功率)成本。
於一實施例中，因為在ADC 102的輸出之間的差量(或差異)，故ADC 102之精確度藉由進行二個執行(亦即，一者具有邏輯低位之“Chop”以及另一者具有邏輯高位之“Chop”)而被決定，該等二個執行強烈地相互關聯於ADC 102中之誤差。因而，類比信號Vmeas之一更精確的數位表示可藉由上述實施例而被達成。
圖3是依據揭示之一實施例之ADC(例如，ADC 102)的數位部份300(例如，FSM 106)。應注意，圖3具有如任何其他圖形之元件的相同參考數碼(或名稱)之那些元件可以相似於上述之任何方式而操作或作用，但是卻不受限定於此。
於一實施例中，數位部份300包括如展示地被耦合在一起之一第一計數器301以及一第二計數器302。於一實施例中，取樣器209(或113)之輸出被接收作為一數位三角積分調變位元流。計數器301以及302可藉由任何習知的計數器設計被實作。於一實施例中，計數器301以及302計算每個時脈週期Clk，其中Clk是相同於CkPh1。
於一實施例中，計數器301(同時也稱為主要計數器)是計算量測週期之一自由執行計數器。於一實施例中，計數器302計算邏輯高位之Digital_out信號的週期數量。於一實施例中，計數器302之計算數值對於計數器301之計算數值的比率是三角積分調變位元流之脈波密度(同時也稱為數位_輸出)，並且關聯於Vmeas對Vref之比率。
於一實施例中，來自計數器301之進位信號303被使用以凍結計數器302免於計算指示代表類比信號Vmeas之一最後數位碼(數位_碼)。於一實施例中，進位信號303是來自計數器301之計數器數值的最主要位元(MSB)。
圖4是依據揭示之一實施例之對於三角積分調變器(例如，105以及200)之一接合漏損容忍開關400。應注意，圖4具有如任何其他圖形之元件的相同參考數碼(或名稱)之那些元件可以相似於上述之任何方式而操作或作用，但是卻不受限定於此。
於一實施例中，開關400包括串聯地被耦合在一起之二個p型元件MP1與MP2，以及串聯地被耦合在一起之二個n型元件MN1與MN2。於一實施例中，p型元件MP1與 MP2以及n型元件MN1與MN2以三重井的處理程序被形成。開關400可被使用於任何或所有的開關201、202、203以及204。
於一實施例中，MP1以及MP2之主體(主要)端點被耦合在一起並且同時也被耦合至在MP1以及MP2之間的一共用節點(例如，源極或汲極)。於一實施例中，MP1以及MP2之非共同(非共用)節點是開關輸入及/或輸出(分別地是A及/或B)。於一實施例中，MN1以及MN2之主體(主要)端點被耦合在一起並且同時也被耦合至在MN1以及MN2之間的一共用節點(例如，源極或汲極端點)。於一實施例中，MN1以及MN2之非共同(非被共用)節點是開關輸入及/或輸出(分別地是A及/或B)。於這實施例中，n型元件MN1以及MN2之閘極端點藉由一引動信號(例如，CkPh1、CkPh2、CkFBEn或CkInpEn)而被控制。於這實施例中，p型元件MP1以及MP2之閘極端點利用一反相引動信號(亦即，Enable_b(例如，CkPh1、CkPh2、CkFBEn或CkInpEn之反相形式))而被控制。
圖5是依據揭示之一實施例，用於三角積分調變器之一接合漏損容忍開關500。應注意，圖5具有如任何其他圖形之元件的相同參考數碼(或名稱)之那些元件可以相似於上述之任何方式而操作或作用，但卻是不受限定於此。
於一實施例中，開關500包括串聯地被耦合在一起之二個p型元件MP1與MP2，以及串聯地被耦合在一起之二個n型元件MN1與MN2。於一實施例中，p型元件MP1與 MP2以及n型元件MN1與MN2以一非三重井的處理程序被形成。開關500可被使用於任何或所有的開關201、202、203以及204。
於一實施例中，MP1以及MP2之主體(或主要)端點被耦合在一起並且同時也被耦合至在MP1與MP2之間的一共用節點(例如，源極或汲極)。於一實施例中，MP1與MP2之非共同(非共用)節點是開關輸入及/或輸出(分別地是A及/或B)。於一實施例中，MN1與MN2之主體(或主要)端點被耦合在一起並且連接至接地(Vss)。於一實施例中，MN1與MN2之非共同(非共用)節點是開關輸入及/或輸出(分別地是A及/或B)。於這實施例中，n型元件MN1與MN2之閘極端點利用一引動信號(例如，CkPh1、CkPh2、CkFBEn或CkInpEn)而被控制。於這實施例中，p型元件MP1與MP2之閘極端點利用一反相引動信號，亦即，Enable_b(例如，CkPh1、CkPh2、CkFBEn或CkInpEn之反相形式)而被控制。
圖6是依據揭示之一實施例，對於三角積分調變器之一接合漏損容忍開關600。應注意，圖6具有如任何其他圖形之元件的相同參考數碼(或名稱)之那些元件可以相似於上述之任何方式而操作或作用，但卻是不受限定於此。
於一實施例中，開關600包括串聯地被耦合在一起之二個p型元件MP1與MP2。於一實施例中，p型元件MP1與MP2以一非三重井的處理程序被形成。開關600可被使用於任何或所有的開關201、202、203以及204。於一實施例中，MP1與MP2之主體(或主要)端點被耦合在一起，並且同 時也被耦合至在MP1與MP2之間的一共用節點(例如，源極或汲極端點)。於一實施例中，MP1與MP2之非共同(非被共用)節點(例如，源極或汲極)是開關輸入及/或輸出(分別地是A及/或B)。於這實施例中，p型元件MP1與MP2之閘極端點利用一反相引動信號，亦即，Enable_b(例如，CkPh1、CkPh2、CkFBEn或CkInpEn之反相形式)而被控制。於一實施例中，(例如，圖2之節點Vcm)是較高於p型元件MP1之臨限電壓。
圖7是依據揭示之一實施例，用於三角積分調變器之串叠式反相器700(例如，放大器111、反相器205)為基礎放大器。於一實施例中，串叠式反相器700包括如展示地串聯地被耦合在一起之p型元件MPin與MPcasc、以及n型元件MNcasc與MNin。於一實施例中，串叠式反相器700之輸入節點Vin耦合至MPin以及MNin之閘極端點。於一實施例中，輸出節點Vout耦合至MPcasc與MNcasc之汲極端點。於一實施例中，MPcasc與MNcasc提供自輸出節點Vout看入放大器700之另外的輸出阻抗。於一實施例中，MPcasc與MNcasc之閘極端點利用Vpbias以及Vnbias被加以偏壓以控制MPcasc與MNcasc之電阻。於一實施例中，即使當輸入元件MPin以及MNin離開它們分別的飽和區域時，MPcasc與MNcasc繼續於深飽和區域中操作。於這實施例中，串叠式反相器700之輸出阻抗無視於輸入電壓Vin之DC位準而保持高位(並且因此增益保持高位)。
圖8A是依據揭示之一實施例，具有截波以及自 動歸零功能之高位準假性差動ADC 800。應注意，圖8A具有如任何其他圖形之元件的相同參考數碼(或名稱)之那些元件可以相似於上述之任何方式而操作或作用，但卻是不受限定於此。不同於參考圖2討論之三角積分調變器之一單端實作，假性差動ADC 800包括互補三角積分調變器。於這實施例中，互補三角積分調變器之各者產生三角積分調變位元流，其被輸進入包括二個計數器之一數位部份中。
於一實施例中，ADC 800包括，計數器1801(主要計數器)以及計數器2802(次要計數器)，以及互補三角積分調變器805a與805b。於這實施例中，截波(如利用圖2中之信號“Chop”被指示)之處理程序藉由互補三角積分調變器805a(第一個三角積分調變器)以及805b(第二個三角積分調變器)被實作。於一實施例中，主要計數器801是自由進行計數器，並且其計算量測週期。於一實施例中，次要計數器802操作取決於來自三角積分調變器805a以及805b之二位元資訊。一位元資訊，d0，是來自第一個三角積分調變器805a，並且另一位元資訊，d1，是來自第二個三角積分調變器805b。
於一實施例中，當d0以及d1兩者皆是1時，則次要計數器802增量2，另外當任何的d0或d1是1時，則次要計數器802增量1，否則次要計數器802保留其之數值。於一實施例中，(次要計數器數值)對於(主要計數器數值*2)之比率是三角積分調變位元流d0以及d1之脈波密度，其對應至Vmeas對Vref之比率。
假性差動ADC 800之一些非受限定技術性效應包含改進的共模雜訊排斥。例如，來自電源供應以及漏損雜訊之交流電雜訊的共模雜訊被減低。假性差動ADC 800之另一非受限定技術性效應是數位結果之讀取潛伏期對於圖2之實作被縮短一半。例如，因為二位元資訊(d0以及d1)在各週期藉由第一以及第二個三角積分調變器805a以及805b被產生，而不是一位元資訊(圖2之數位_輸出)，讀取潛伏期是二倍較短於圖2之單端實作以得到具有相同解析度之一單一數碼。
圖8B是依據揭示之一實施例，具有截波以及自動歸零功能之假性差動三角積分調變器820。應注意，圖8B具有如任何其他圖形之元件的相同參考數碼(或名稱)的那些元件可以相似於上述之任何方式而操作或作用，但卻是不受限定於此。於這實施例中，截波之處理程序(如利用圖2中之信號“Chop”被指示)藉由形成假性-差動三角積分調變器800之互補三角積分調變器而被實作。
於一實施例中，假性差動三角積分調變器820包括一第一三角積分調變器821(例如，圖8A之805a)以及一第二三角積分調變器822(例如，圖8B之805b)。於這實施例中，下標‘a’被附加至用於第一三角積分調變器821之圖2的所有參考數碼。例如，開關202a對應至圖2之開關202，開關204a對應至圖2之204，開關203a對應至圖2之開關203，多工器114a對應至圖2之多工器114，並且取樣器209a對應至圖2之取樣器209。
於這實施例中，下標‘b’被附加至用於第二三角積分調變器822之圖2的所有參考數碼。例如，開關202b對應至圖2之開關202，開關204b對應至圖2之開關204，開關203b對應至圖2之開關203，多工器114b對應至圖2之多工器114，並且取樣器209b對應至圖2之取樣器209。為了不使實施例混淆，具有下標‘a’以及‘b’之圖2的構件之功能以及結構，於圖8中將不再詳細地討論，因為它們具有如參考圖2所討論的相同功能或結構。
於一實施例中，第一以及第二三角積分調變器821以及822接收相同類比信號Vmeas，但是分別地產生假性差動三角積分調變數位位元流d0以及d1。於這實施例中，第一三角積分調變器821之開關201a以及202a分別地利用信號CkPh2以及CkPh1被控制，而第二三角積分調變器822之開關201b以及202b分別地利用信號CkPh1以及CkPh2被控制。
參考至圖2，當“Chop”被設定至邏輯低位時，三角積分調變器如被展示藉由第一三角積分調變器821而操作，並且當“Chop”被設定至邏輯高位時，三角積分調變器如被展示藉由第二三角積分調變器822而操作。為了修正輸出極性，反相器207之功能利用在取樣器209b之輸出的反相器823被指示。
於一實施例中，第一以及第二三角積分調變器821以及822兩者是彼此互補，以至於第一三角積分調變器821量測Vmeas而第二三角積分調變器822則量測 Vref-Vmeas。於一實施例中，最後的A2D轉換器輸出讀數是數位輸出d0以及d1之平均。於一實施例中，截波之處理程序消除因反相器205a以及205b所引介之偏移誤差。截波之處理程序同時也改進對放大器205a以及205b之增益變化之容忍度。例如，當交流電雜訊具有與操作時脈頻率之強的相關性時，截波之處理程序改進對照於AC雜訊之PSRR(電源供應拒絕率)。截波之處理程序同時也藉由消除漏損效應而改進漏損容忍度。
圖9是依據揭示之一實施例，具有截波以及自動歸零功能的ADC(例如，102)之三角積分調變器的數學模式900之電路圖解說明。應注意，圖9具有如任何其他圖形之元件的相同參考數碼(或名稱)之那些元件可以相似於上述之任何方式而操作或作用，但卻是不受限定於此。
比較器900之電路數學模式是相似於圖2，並且闡明三角積分調變器之數學分析，放大器205藉由具有被耦合至比較器900之陽極端點Vcm的一比較器900被表示，並且積分節點Vint(如先前討論之Vcm)被耦合至比較器900之負極端點。下面的分析參考二種情況被說明，當“Chop”被設定至邏輯低位時之第一情況以及當“Chop”被設定至邏輯高位時之第二情況。
於第一情況中，三角積分調變器900使用時脈信號之二個相位以產生輸出位元“數位_輸出”。於第一相位中，其中CkPh1=1以及CkPh2=0，輸入類比信號電壓Vmeas被獲得，並且在第二相位之末端，其中CkPh1=0以及 CkPh2=1，數位輸出位元被產生，其利用CkPh1之上升邊緣在第二相位之末端被取樣。
憑經驗地，吾人導出表示利用截波器補償的改進之下面公式。
單端操作中之誤差(在分佈中之+/-1標準差)=C1*截波器補償操作中之誤差(在分佈中之+/-1標準差)...(方程式1)其中C1大約是3.6，並且其中係數C1是取決於處理程序技術，其可利用統計分析被導出。
單端操作中之誤差(在分佈中之+/-1標準差)=C2*對於ADC_Chop=0及1之ADC讀取的資料(在分佈中之+/-1標準差)...(方程式2)其中C2大約是0.52，並且其中係數C2是取決於處理程序技術，其可利用統計分析被導出。
在第一相位期間，其中CkPh1=1以及CkPh2=0，電容器Cbkt 之電荷如下所示被給予： 其中由於比較器900之虛擬短路，故VcmVint。
在第二相位期間，其中CkPh1=0以及CkPh2=1，在電容器Cbkt 之電荷是： 其中由於比較器(或放大器)900之虛擬短路，而VcmVint。
在第二相位期間，其中CkPh1=0以及CkPh2=1，電容器Ctnk 之電荷是： (其中Z -1 Q + TNK 代表在一週期前被儲存中之C TNK 中的電荷)...(方程式5)
方程式5可如下所示被重新寫成：
因而，積分器輸出信號電壓(Vcomp_in)可如下所示地被描述：
數位輸出以及積分器輸出具有下列關係：DigOut =Z -1 (V COMP _IN -V CM ) +N, 其中N 代表量化雜訊...(方程式8)
下面的方程式可自方程式8被導出。
藉由重新寫出(方程式9)，吾人得到下面公式：DigOut =STF ˙V MEAS +NTF ˙N ,其中 接著，令Z =e j2πfT 其中f 是量測信號之頻率，並且(1/T )是ADC之取樣頻率
當超取樣率增加時，Z →1(亦即，當Z 接近1時)。因而，具有非常高的超取樣率(>1000X) 當
並且最後，當
方程式12圖解說明，藉由充足之超取樣率，來自三角積分調變器之輸出二元訊流的脈波密度達到(Vmeas/Vref)，甚至不因反相器放大器900啟動點Vcm、電容器Cbkt 與Ctnk 之尺度、以及電源供應(Vcc)之位準的變化而受到衝擊。因為ADC操作可能不受到取決於處理程序技術之參數的衝擊，如上面之展示，該ADC可操作而不需任何校正，其使得ADC之實施例在HVM(高容積製造)環境上非常地有用。
於第二情況中，在第一相位期間，其中CkPh1=1以及CkPh2=0，電容器Cbkt 之電荷如下所示地被給予： 其中由於比較器900之虛擬短路，故VcmVint。
在第二相位期間，其中CkPh1=0以及CkPh2=1，電容器Cbkt 之電荷是： 其中由於比較器900之虛擬短路，故VcmVint。
在第二相位期間，其中CkPh1=0以及CkPh2=1，電容器Ctnk 之電荷如下所示地被給予： 其中Z -1 Q + TNK 代表一週期前被儲存在C TNK 中之電荷...(方程式15)
方程式15可如下所示地被重新寫成：
因而，積分器輸出信號電壓(Vcomp_in)可如下所示地被寫成：
數位輸出(DigOut，其是如同(Digital_out))，以及積分器輸出具有下列關係：DigOut =Z -1 (V COMP _IN -V CM ) +N’, 其中N’ 是代表量化雜訊...(方程式18)
自方程式18，下面的方程式可被導出： 其中N =1-N ’...(方程式19)
藉由重新寫方程式19，吾人得到下面公式：DigOut =STF ˙V MEAS +NTF ˙N ,其中
方程式20結果是完全地如同方程式10。其表示兩種情況，亦即，當Chop=0以及Chop=1時，功能上是等效的。自方程式7，
自方程式21以及方程式22，積分器之輸出的電壓位準，Vcomp_in，於兩情況(Chop=0以及Chop=1)中是相對於Vcm而彼此對稱，因而其具有排斥共模雜訊，例如來自積分器儲存節點之AC供應雜訊或直流漏損，至某一程度之性能，如同完全差動設計。
圖10是依據揭示之一實施例之可測性設計(DFT)電路1000，其中該電路1000包含具有截波以及自動歸零功能之ADC。應注意，圖10具有如任何其他圖形之元件的相同參考數碼(或名稱)之那些元件可以相似於上述之任何方式而操作或作用，但卻是不受限定於此。於一實施例中， DFT電路1000以數位形式提供明顯性至類比信號。
於一實施例中，DFT電路1000包括類比多工器1001、1002以及1003，其是可操作以藉由分別地經由選擇信號sel1、sel2、以及sel3而自許多類比信號(自A至Z)之間選擇而分別地提供類比電壓類比1、類比2以及類比3。於一實施例中，類比電壓類比1、類比2以及類比3藉由ADC1、ADC2、以及ADC3(整體地是102)分別地被轉換成為它們分別數位形式的數位1、數位2、以及數位3。
於一實施例中，DFT電路1000包括一數位多工器1004，其是可操作以經由選擇信號sel4而自數位信號(例如，數位1、數位2以及數位3)之間選擇一輸出信號數位碼。雖然實施例討論三個類比多工器(1001、1002以及1003)，三個ADC，以及一個數位多工器1004，任何數量之類比多工器、ADC以及數位多工器可被使用。於一實施例中，類比信號可藉由ADC 102被轉換進入數位形式，並且接著數位信號可被在長距離上引導而不會損失資料。
圖11是依據揭示之一實施例，具有ADC(例如，102)之智慧設備1600或電腦系統或SOC(晶片系統)。圖11同時也圖解說明其中平坦表面介面連接器可被使用之移動式設備實施例的方塊圖。於一實施例中，電腦設備1600代表一移動式電腦設備，例如，平板電腦、移動式電話或智慧型電話、無線引動讀取器、或其他無線移動式設備。應了解，通常某些構件被展示，並且不是設備1600中之此一設備的所有構件被展示。
於一實施例中，依據此處討論之實施例，電腦設備1600包含具有圖1之ADC 102(或實施例中討論之任何的ADC)之一第一處理器1610，以及具有圖1之ADC 102(或實施例中討論之任何的ADC)之一第二處理器1690。具有I/O驅動器之電腦設備的其他區塊也可包含圖1之ADC 102(或實施例中討論之任何的ADC)。本揭示之各種實施例也可包括在1670內之一網路介面，例如，一無線介面，因而一系統實施例可被包含進入一無線設備中，例如，手機或個人數位助理。
於一實施例中，處理器1610可包含一個或多個實際設備，例如，微處理機、應用處理器、微控制器、可程控邏輯元件、或其他處理構件。利用處理器1610被進行之處理操作包含操作平臺或操作系統(在其上應用及/或設備功能被執行)的執行。處理操作包含藉由人類使用者或利用其他設備之關於I/O(輸入/輸出)的操作、關於電力管理之操作、及/或關於連接電腦設備1600至另一設備之操作。處理操作也可包含關於音訊I/O及/或顯示I/O之操作。
於一實施例中，電腦設備1600包含音訊子系統1620，其代表關聯於提供音訊功能至電腦設備之硬體(例如，音訊硬體以及音訊電路)以及軟體(例如，驅動器、編解碼器)構件。音訊功能可包含擴音機及/或耳機輸出，以及麥克風輸入。用於此等功能之設備可被整合進入設備1600中，或連接到電腦設備1600。於一實施例中，一使用者藉由提供利用處理器1610被接收以及被處理之音訊命令而與 電腦設備1600互動。
顯示子系統1630代表硬體(例如，顯示設備)以及軟體(例如，驅動器)構件，其提供一視覺及/或有形顯示以供一使用者與電腦設備互動。顯示子系統1630包含顯示介面1632，其包含被使用以提供一顯示至使用者之特定屏幕或硬體設備。於一實施例中，顯示介面1632包含與處理器1610分離之邏輯以進行關於顯示的至少一些處理。於一實施例中，顯示子系統1630包含提供輸出以及輸入至使用者的一觸控屏幕(或觸控輸入鍵盤)設備。
I/O控制器1640代表關於與使用者互動之硬體設備以及軟體構件。I/O控制器1640是可操作以管理硬體，其是音訊子系統1620及/或顯示子系統1630之部件。另外地，I/O控制器1640展示經由其一使用者可與系統互動之用於連接至設備1600之另外設備的一連接點。例如，可被附帶至電腦設備1600之設備可能包含麥克風設備、擴音機或立體音響系統、視訊系統或其他顯示設備、鍵盤或袖珍鍵盤設備，或供特定應用，例如，讀卡器或其他設備之使用的其他I/O設備。
如上所述，I/O控制器1640可與音訊子系統1620及/或顯示子系統1630互動。例如，經由一麥克風或其他音訊設備之輸入可提供用於電腦設備1600之一個或多個應用或功能的輸入或命令。另外地，音訊輸出可取代地、或除了顯示輸出之外地被提供。於另一範例中，如果顯示子系統包含一觸控屏幕，則該顯示設備也作用如同一輸入設 備，其可至少部份地利用I/O控制器1640被管理。也可以有在電腦設備1600上之另外的按鈕或開關以提供利用I/O控制器1640被管理的I/O功能。
於一實施例中，I/O控制器1640管理設備，例如，加速器、攝影機、光感知器或其他環境感知器，或可被包含在電腦設備1600中之其他硬體。輸入可以是直接使用者互動之部份，以及提供環境輸入至系統以影響其之操作(例如，對於雜訊之過濾、對於亮度檢測調整顯示、應用一閃光燈於一攝影機或其他特點)。
於一實施例中，電腦設備1600包含電力管理1650，其管理電池電力使用、電池之充電、以及關於省電操作之特點。記憶體子系統1660包含用以儲存資訊於電腦設備1600中之記憶體設備。記憶體可包含非依電性(如果供電至記憶體設備被中斷，其狀態不改變)及/或依電性(如果供電至記憶體設備被中斷，其狀態不確定)記憶體設備。記憶體1660可儲存應用資料、使用者資料、音樂、像片、文件或其他資料，以及關於電腦設備1600之應用以及功能的執行之系統資料(不論長期或暫時的)。
實施例元件也被提供作為用以儲存電腦可執行指令(例如，實作此處討論之任何其他處理程序的指令)之機器可讀取媒體(例如，記憶體1660)。該機器可讀取媒體(例如，記憶體1660)可包含，但是不受限定於，快閃記憶體、光碟、CD-ROM、DVDROM、RAM、EPROM、EEPROM、磁或光卡、或適用於儲存電子式或電腦可執行指令之其他 型式的機器可讀取媒體。例如，本揭示之實施例可被下載作為電腦程式(例如，BIOS)，其可經由通訊鏈路(例如，數據機或網路連接)藉由資料信號而自遠端電腦(例如，伺服器)被轉移至要求的電腦(例如，客戶)。
連接1670包含硬體設備(例如，無線及/或有線連接器與通訊硬體)以及軟體構件(例如，驅動器、協定堆疊)以引動電腦設備1600與外部設備通訊。該電腦設備1600可以是分別之設備，例如，其他電腦設備、無線存取點或基地台、以及週邊設備，例如，耳機、印表機或其他設備。
連接1670可包含複數個不同型式的連接。概括而言，電腦設備1600被展示具有行動電話連接1672以及無線連接1674。行動電話連接1672一般係關於利用無線載波被提供之行動電話網路連接，例如，經由GSM(用於移動式通訊之廣域系統)或其變化或衍生性商品、CDMA(分碼複數存取)或其變化或衍生性商品、TDM(分時多工)或其變化或衍生性商品、或其他行動電話服務標準而被提供。無線連接1674係指示不是手機之無線連接，並且可包含個人區域網路(例如，藍芽、近場(Near Field)等等)、局域性網路(例如，Wi-Fi)及/或廣域網路(例如、WiMax)或其他無線通訊。
週邊連接1680包含硬體介面以及連接器，以及軟體構件(例如，驅動器、協定堆疊)以組成週邊連接。應了解，電腦設備1600可以是週邊設備(“至”1682)至其他電腦設備，以及具有週邊設備(“自”1684)連接到它。用於，例如，管理(例如，下載及/或上傳、改變、同步化)設備1600上的 內容之目的，電腦設備1600通常具有一“對連”連接器以連接至其他電腦設備。另外地，一對連連接器可允許電腦設備1600連接至某些週邊，其允許電腦設備1600控制內容輸出，例如，至視聽或其他系統。
除了一專屬對接連接器或其他專屬連接硬體之外，電腦設備1600可經由共通或標準基礎連接器而構成週邊連接1680。共通型式可包含一通用串列匯流排(USB)連接器(其可包含任何的一些不同硬體介面)、包含迷你顯示埠(MDP)之顯示埠(DisplayPort)、高清晰度多媒體介面(HDMI)、火線(Firewire)或其他型式者。
說明文中之“一實施例”、“一個實施例”、“一些實施例”或“其他實施例”意謂著關於上述實施例之一特定的特點、結構、或特性被包含在至少一些實施例中，但不必定地得是所有的實施例。許多“一實施例”、“一個實施例”或“一些實施例”的出現不必定地得是都涉及相同實施例。如果說明文描述一構件、特點、結構或特性“可以”、“可能”或“可”被包含，則特定的構件、特點、結構或特性不是必需被包含。如果說明文或申請專利範圍提及“一”或“一個”元件，並不表示僅有該等元件之一者。如果說明文或申請專利範圍提及“一另外的”元件，並不排除有多於一個的另外元件。
更進一步地，特定的特點、結構、功能或特性可以任何適當的方式被組合於一個或多個實施例中。例如，第一個實施例可能與第二個實施例被組合，關聯於二個實 施例之任何地方的特定特點、結構、功能或特性不是彼此排斥的。
雖然本揭示已藉由相關特定實施例被說明，那些熟習本技術者應明白，依照之前說明的此等實施例可有許多的選擇、修改以及變化。本揭示之實施例是欲包含關於落在附加申請專利範圍之廣泛範疇內的所有此等選擇、修改以及變化。
此外，為了使圖解說明以及討論簡明，以及因而不混淆本揭示，連接至積體電路(IC)晶片以及其他構件之習知的電力/接地可能或不被展示在所呈現的圖形之內。進一步地，配置可以方塊圖形式被展示以便避免混淆本揭示，並且同時考慮到有關此等方塊圖配置之實作例的細節是高度地依據本揭示將在其內被實作之平臺，亦即，此等細節應是適當地在一熟習本技術者視界之內。其中特定細節(例如，電路)被提及以便說明本揭示之實施範例，一熟習本技術者應明白，本揭示可被實施，而不需這些特定細節或其之變化。說明是因此將被視為展示性而非作為限定。
下面的範例是有關進一步的實施例。範例中之細節可被使用於一個或多個實施例之任何地方。此處說明的裝置之所有選項特點也可以有關之方法或處理程序被實作。
例如，於一實施例中，一裝置包括：一接收一類比信號之三角積分調變器，該三角積分調變器可操作以進行截波而消除共模雜訊；以及一個或多個計數器，其被耦 合至該三角積分調變器以產生該類比信號之一數位碼表示。
於一實施例中，該裝置進一步包括：另一個接收該類比信號之三角積分調變器，該另一個三角積分調變器可操作以進行截波而消除共模雜訊，該另一個三角積分調變器以及該三角積分調變器用以產生對應至該類比信號的一假性差動信號。於一實施例中，該三角積分調變器是可操作以藉由在用於該三角積分調變器之至少二開關的至少二時脈信號相位之間切換而進行截波。
於一實施例中，該三角積分調變器包括包含一串叠式反相器放大器之一積分器。於一實施例中，該三角積分調變器是可操作以進行自動歸零操作以消除該串叠式反相器放大器之直流偏移。於一實施例中，該三角積分調變器包括一開關，該開關包含：至少二p型電晶體，其串聯地被耦合在一起並且可藉由一共同信號而控制，該等至少二p型電晶體具有其等之主體端點被耦合至該等至少二p型電晶體之一共同端點；以及至少二n型電晶體，其串聯地被耦合在一起並且可藉由該共同信號之一反相信號而控制，該等至少二n型電晶體具有其等之主體端點被耦合至該等至少二n型電晶體之一非接地共同端點，其中該等至少二p型電晶體並聯地被耦合至該等至少二n型電晶體。
於一實施例中，該三角積分調變器包括一開關，該開關包含：至少二p型電晶體，其串聯地被耦合在一起並且可利用一共同信號而控制，該等至少二p型電晶體具有其 等之主體端點被耦合至該等至少二p型電晶體之一共同端點；以及至少二n型電晶體，其串聯地被耦合在一起並且可藉由該共同信號之一反相信號而控制，該等至少二n型電晶體具有其等之主體端點被耦合至該等至少二n型電晶體之一接地端點，其中該等至少二p型電晶體並聯地被耦合至該等至少二n型電晶體。
於一實施例中，該三角積分調變器包括一開關，該開關包含：至少二p型電晶體，其串聯地被耦合在一起並且可藉由一共同信號而控制，該等至少二p型電晶體具有其等之主體端點被耦合至該等至少二p型電晶體之一共同端點。於一實施例中，該三角積分調變器包括金屬電容器。
於另一範例中，該裝置包括：一產生一類比信號之電路；以及一類比至數位轉換器(ADC)，其直接地或間接地，接收該類比信號，並且將該類比信號轉換至一數位碼，該類比至數位轉換器(ADC)包含：一接收該類比信號之三角積分調變器，該三角積分調變器可操作以進行來自該三角積分調變器之一積分器的一輸入之截波；以及一個或多個計數器，其被耦合至該三角積分調變器以產生該類比信號之數位碼表示。
於一實施例中，該三角積分調變器是可操作以藉由在用於該三角積分調變器之至少二開關的至少二時脈信號相位之間切換而進行截波。於一實施例中，該積分器包含一串叠式反相器放大器。於一實施例中，該三角積分調變器是可操作以進行自動歸零操作以消除該串叠式反相器 放大器之直流偏移。於一實施例中，該三角積分調變器包括一開關，該開關包含：至少二p型電晶體，其串聯地被耦合在一起並且可利用一共同信號而控制，該等至少二p型電晶體具有其等之主體端點被耦合至該等至少二p型電晶體之一共同端點。
於另一範例中，一系統包括：一記憶體；一處理器，其被耦合至該記憶體，該處理器包括：一接收一類比信號之三角積分調變器，該三角積分調變器可操作以進行截波；以及一個或多個計數器，其被耦合至該三角積分調變器以產生該類比信號之一數位碼表示；以及一無線介面，其用以允許該處理器通訊於另一設備。於一實施例中，該系統進一步包括一顯示單元。
於一實施例中，該三角積分調變器是可操作以藉由在用於該三角積分調變器之至少二開關的至少二時脈信號相位之間切換而進行截波。於一實施例中，該三角積分調變器包括包含一串叠式反相器放大器之一積分器。於一實施例中，該三角積分調變器是可操作以進行自動歸零操作以消除該串叠式反相器放大器之直流偏移。於一實施例中，該三角積分調變器包括一開關，該開關包含：至少二p型電晶體，其串聯地被耦合在一起並且可利用一共同信號而控制，該等至少二p型電晶體具有其等之主體端點被耦合至該等至少二p型電晶體之一共同端點。
一摘要被提供，其將允許讀者查明本技術性揭示之性質以及主旨。該摘要被提出，應了解其將不是被使用 以限制申請專利範圍之範疇或含義。下面的申請專利範圍特此被包含進詳細說明文中，各項申請專利範圍自身作為一分別之實施例。
100‧‧‧積體電路
101‧‧‧ADC電路
102‧‧‧類比至數位轉換器(ADC)
103‧‧‧類比電路
104‧‧‧參考產生器
105‧‧‧三角積分調變器
106‧‧‧有限狀態機器(FSM)
107‧‧‧截波器電路
108‧‧‧減法器
109‧‧‧截波器
110‧‧‧積分器
111‧‧‧放大器
112‧‧‧自動歸零電路
113‧‧‧取樣器
114‧‧‧多工器

Claims (20)

  1. 一種用於轉換類比信號至數位信號之設備，其包含：接收一類比信號之一三角積分(sigma-delta)調變器，該三角積分調變器可操作以進行截波而消除共模雜訊；以及一個或多個計數器，其被耦接至該三角積分調變器以產生該類比信號之一數位碼表示。
  2. 如請求項1之設備，其進一步包含：接收該類比信號之另一個三角積分調變器，該另一個三角積分調變器可操作以進行截波而消除共模雜訊，該另一個三角積分調變器以及該三角積分調變器用以產生對應至該類比信號的一假性差動信號。
  3. 如請求項1之設備，其中該三角積分調變器是可操作以藉由在用於該三角積分調變器之至少二開關的至少二時脈信號相位之間切換而進行截波。
  4. 如請求項1之設備，其中該三角積分調變器包含包括一串叠式(cascode)反相器放大器之一積分器。
  5. 如請求項4之設備，其中該三角積分調變器是可操作以進行自動歸零操作來消除該串叠式反相器放大器之直流偏移。
  6. 如請求項1之設備，其中該三角積分調變器包含一開關，該開關包括：至少二p型電晶體，其等被串聯地耦接在一起並且 可藉由一共同信號而控制，該等至少二p型電晶體具有其等之主體端點，該等主體端點被耦接至該等至少二p型電晶體之一共同端點；以及至少二n型電晶體，其等被串聯地耦接在一起並且可藉由該共同信號之一反相信號而控制，該等至少二n型電晶體具有其等之主體端點，該等主體端點被耦接至該等至少二n型電晶體之一非接地共同端點，其中該等至少二p型電晶體被並聯地耦接至該等至少二n型電晶體。
  7. 如請求項1之設備，其中該三角積分調變器包含一開關，該開關包括：至少二p型電晶體，其等被串聯地耦接在一起並且可利用一共同信號而控制，該等至少二p型電晶體具有其等之主體端點，該等主體端點被耦接至該等至少二p型電晶體之一共同端點；以及至少二n型電晶體，其等被串聯地耦接在一起並且可藉由該共同信號之一反相信號而控制，該等至少二n型電晶體具有其等之主體端點，該等主體端點被耦接至該等至少二n型電晶體之一接地端點，其中該等至少二p型電晶體被並聯地耦接至該等至少二n型電晶體。
  8. 如請求項1之設備，其中該三角積分調變器包含一開關，該開關包括：至少二p型電晶體，其等被串聯地耦接在一起並且可藉由一共同信號而控制，該等至少二p型電晶體具有 其等之主體端點，該等主體端點被耦接至該等至少二p型電晶體之一共同端點。
  9. 如請求項1之設備，其中該三角積分調變器包含金屬電容器。
  10. 一種用於轉換類比信號至數位信號之設備，其包含：產生一類比信號之一電路；以及一類比至數位轉換器(ADC)，其直接地或間接地接收該類比信號並且將該類比信號轉換至一數位碼，該類比至數位轉換器包含：接收該類比信號之一三角積分調變器，該三角積分調變器可操作以進行來自該三角積分調變器之一積分器的一輸入之截波；以及一個或多個計數器，其被耦接至該三角積分調變器以產生該類比信號之數位碼表示。
  11. 如請求項10之設備，其中該三角積分調變器是可操作以藉由在用於該三角積分調變器之至少二開關的至少二時脈信號相位之間切換而進行截波。
  12. 如請求項10之設備，其中該積分器包括一串叠式反相器放大器。
  13. 如請求項12之設備，其中該三角積分調變器是可操作以進行自動歸零操作來消除該串叠式反相器放大器之直流偏移。
  14. 如請求項10之設備，其中該三角積分調變器包含一開關，該開關包括： 至少二p型電晶體，其等被串聯地耦接在一起並且可藉由一共同信號而控制，該等至少二p型電晶體具有其等之主體端點，該等主觀端點被耦接至該等至少二p型電晶體之一共同端點。
  15. 一種用於轉換類比信號至數位信號之系統，其包含：一記憶體；一處理器，其被耦接至該記憶體，該處理器包含：接收一類比信號之一三角積分調變器，該三角積分調變器可操作以進行截波；以及一個或多個計數器，其被耦接至該三角積分調變器以產生該類比信號之一數位碼表示；以及一無線介面，其用以允許該處理器與另一裝置通訊。
  16. 如請求項15之系統，其進一步包含一顯示單元。
  17. 如請求項15之系統，其中該三角積分調變器是可操作以藉由在用於該三角積分調變器之至少二開關的至少二時脈信號相位之間切換而進行截波。
  18. 如請求項15之系統，其中該三角積分調變器包含包括一串叠式反相器放大器之一積分器。
  19. 如請求項15之系統，其中該三角積分調變器是可操作以進行自動歸零操作來消除該串叠式反相器放大器之直流偏移。
  20. 如請求項15之系統，其中該三角積分調變器包含一開關，該開關包括： 至少二p型電晶體，其等被串聯地耦接在一起並且可利用一共同信號而控制，該等至少二p型電晶體具有其等之主體端點，該等主體端點被耦接至該等至少二p型電晶體之一共同端點。
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