JP6401765B2 - アナログデジタル変換器 - Google Patents

Description

本発明は、連続時間型、漸増型、シグマ・デルタ型のアナログデジタル変換器（ＡＤＣ）に関するものである。

シグマ・デルタＡＤＣは、アナログ信号をデジタル化するために広く使用されている。シグマ・デルタＡＤＣは、帰還ループ内に積分器と比較器を備え、可変アナログ入力をデジタル出力に変換するように構成されている。一次変換器は一つの帰還ループを有するが、二次及び高次のＡＤＣは複数の帰還ループを有する。

シグマ・デルタＡＤＣの出力は、パルス密度変調（ＰＤＭ）のビット流であって、即時性の高い入力信号は圧倒的に二進数の１が多い（二進数０はごくわずか）流れで表現され、一方で即時性の低い入力信号は主に０（１はごくわずか）で表現される。ＰＤＭ出力流はフィルタに送ってもよく、ある抽出時間帯における１の数を数えてその抽出時間帯として単一の数値を出力するような計数器はそうしたフィルタの例である。

シグマ・デルタＡＤＣは、通信分野の応用機器のオーディオ信号のような連続したアナログ信号をデジタル化するために広く使用される。それらはまた、環境センサや電圧計などの測定機器からのアナログ出力をデジタル化するためにも使用される。これらの後者の応用機器では、通常、オーディオ・サンプリングよりも高い数値分解能を必要とするが、アナログ入力が急激に変化しないため、はるかに低い更新頻度しか必要としない。漸増型ＡＤＣは、一般に、そのような状況で使用される。これらは、測定値がより正確になるように（より時間が掛かるが）、各サンプリング動作間で回路（例えば積分器）がリセットされるように構成される。

シグマ・デルタＡＤＣは離散時間（ＤＴ）で動作するように設計しても連続時間（ＣＴ）でもよい。離散時間ＡＤＣの場合は、例えばスイッチトキャパシタを使用して、まずクロックレートでアナログ入力のサンプリングを行ない、次に積分器にサンプル値を渡してデジタル化する。連続時間ＡＤＣの場合は、アナログ入力が積分器に直接渡され、比較器を使う段階までサンプリングは発生しない。 離散時間動作のＡＤＣは、連続時間動作のＡＤＣに比べて、消費電力が少なくて済み、本質的にアンチエイリアシング特性も優れている。

漸増型、連続時間型、一次シグマ・デルタ型のＡＤＣについては、"A Continuous-Time incremental Analog to Digital Converter", Doldan et al., sbcci, pp.62, 15th Symposium on Integrated Circuits and Systems Design, 2002に記載されている。一対の電極から差動アナログ入力を受けて、デジタル出力を生成する。完全差動型、演算相互コンダクタンス増幅器・キャパシタ（ＯＴＡ−Ｃ）積分器に近いものが基となっている。

上記記載の変換器回路はコンデンサを一つだけ使用している。このことは、当該回路が、集積回路構成のうち比較的小さな設置面積で済むという点では望ましい。しかし、記載されたＡＤＣは限られた入力範囲でのみ直線性がある（出力が入力に正比例する）が、全域に亘ってそうはならない。広範囲のアナログ入力から正確なデジタル出力を得るためには、高価な直線性補正処理を必要とせずに、広入力範囲に亘って直線性があることが望ましい。

本発明は、この欠点を軽減することを目的とする。

ある態様として、本発明は、シングルエンド式アナログ入力と、変換器基準入力と、アース接続とを有する、集積回路型、連続時間型、シグマ・デルタ型のアナログデジタル変換器であって、
増幅器基準入力を有する差動増幅器を備え、前記シングルエンド式アナログ入力を受信するように構成された、抵抗器・コンデンサ（ＲＣ）積分器と、
前記積分器からの出力を受信するように配置され、比較器基準入力を有する、クロック制御比較器と、
前記増幅器基準入力と前記比較器基準入力とを、前記変換器基準入力に由来する共通電圧に保つように構成された回路と
（ａ）第一抵抗器および第二抵抗器と、
（ｂ）（ｉ）第三抵抗器、または、（ｉｉ）第三抵抗器および第四抵抗器と、を備える抵抗列と、を備え、
前記第一抵抗器の第一端子は前記シングルエンド式アナログ入力に接続し、前記第二抵抗器の第一端子はアースに接続し、前記第一抵抗器と前記第二抵抗器の第二端子は前記増幅器の第二入力に接続し、
（ｉ）の場合、前記第三抵抗器の第一端子は前記変換器基準入力かアースに切り替えて接続することができ、前記第三抵抗器の第二端子は前記増幅器の前記第二入力に接続され、
（ｉｉ）の場合、前記第三抵抗器の第一端子はアースに接続されるとともに前記第四抵抗器の第一端子は前記変換器基準入力に接続され、前記第三抵抗器および前記第四抵抗器の第二端子は、ある時点ではこれら第二端子のどちらか一方と接続するように切り替えて前記増幅器の前記第二入力に接続することができる。

本発明に係るＡＤＣは、ＲＣ積分器へシングルエンド式入力を行ない、比較器とＲＣ積分器内増幅器とを共通の基準電圧に保つことで、小さいチップ面積ながらほぼ全域に亘って直線性を有することができると、当業者であればよく理解されるであろう。

好ましい実施形態において、ＲＣ積分器は、特に小さいチップ面積となる単一コンデンサから成る。

前記共通電圧は、前記変換器基準入力の電圧の半分であることが好ましい。前記回路は、前記変換器基準入力とアースとの間に分圧器を備え、その出力が前記増幅器基準入力と前記比較器基準入力に接続されるようになっていることが好ましい。前記分圧器は、二つの同じ抵抗から成るのが好ましい。前記増幅器基準入力は、差動増幅器に入力する際に非反転であることが好ましい。

当然のことながら、アース接続といっても、必ずしもアースに接続したりアース電位に保ったりする必要はないが、それでも基準電圧または公称「ゼロ」電圧を変換器に供給できる。

差動増幅器は、演算増幅器そのものであるかそれを含むものでよいが、演算相互コンダクタンス増幅器（ＯＴＡ）であることが好ましい。

変換器は、使用時に、増幅器の第二入力に流れる電流が、１）シングルエンド式アナログ入力の電圧、２）変換器基準電圧、３）クロック制御比較器の出力状態、により決まるように配置された回路から成ることが好ましい。第二入力は、増幅器の反転入力側であることが好ましい。変換器は、比較器がそれを使用して積分ステップを定義するクロック入力を備えてもよい。クロック入力として、例えば、外部発振器由来のクロック信号を受信してもよい。

回路は、比較器の二進出力に依存して、回路内のある点に於ける電圧を二つの値のいずれかに切り替えることができるように構成された手段を備えてもよい。これは、一ビットのデジタルアナログ変換器またはデジタルアナログ多重化装置を備えてもよい。一方の値は、アースであることが好ましい。他方の値は、変換器基準電圧であることが好ましい。

いくつかの実施形態では、回路には三つの抵抗器を含み、第一（入力）抵抗器の第一端子はシングルエンド式アナログ入力に接続し、第二（オフセット）抵抗器の第一端子はアースに接続し、第三（基準）抵抗器の第一端子は変換器基準入力かアースに切り替えて接続することできる。 これら三つの抵抗器の第二端子は、増幅器の第二入力にそれぞれ接続する。基準抵抗器の第一端子に於ける電圧の切り替えは比較器の二進出力に依存して制御するように、回路を配置するのが好ましい。

別の構成では、回路には四つの抵抗器を配置してもよく、この場合、第一（入力）抵抗器の第一端子をシングルエンド式アナログ入力に接続し、第二（オフセット）抵抗器の第一端子をアースに接続し、第三（アース基準）抵抗器の第一端子はアースに接続し、第四（基準入力）抵抗器の第一端子は変換器基準入力またはアースに接続する。アース基準抵抗器と基準入力抵抗器の第二端子は、ある時点ではこれら第二端子のどちらか一方（しかし両方ではない方が好ましい）と接続するように切り替えて増幅器の第二入力に接続することができる。同様に、入力抵抗器とオフセット抵抗器の第二端子も、増幅器の第二入力に接続する。アース基準抵抗器と基準入力抵抗器との切り替えは、比較器の二進出力に依存して制御するように、回路を配置することが好ましい。アース基準抵抗器と基準入力抵抗器は、同じ公称値であることが好ましい。

「コンデンサ」および「抵抗器」という用語は、それぞれ、任意の適切な電荷蓄積および電流妨害のための構成または手段を包含するものとして理解すべきである。それらは必ずしも個別の部品である必要はない。

入力抵抗器、オフセット抵抗器、基準抵抗器はいずれかまたはすべてが、固定抵抗器でも可変抵抗器でもよい。ある実施形態では、入力抵抗器とオフセット抵抗器は可変抵抗器であり、変換器が、所望の利得または中間値（あるいは両方）を表す入力を受け取る手段と、変換器が所望の利得または中間値を提供するように入力抵抗器およびオフセット抵抗器を調整する手段とを備える。例えば、実施形態によっては、マイクロコントローラ（外部にあっても、単一チップ上で変換器と一体化してもよい）が、入力抵抗器・オフセット抵抗器の値を制御して、異なる利得機能を実現することもできる。

例えば、利得に影響を与える可能性のある処理エラーやその他のエラーを無視できるよう理想的に実施した場合、変換器の利得は、比較器の出力が常に高である、最小変換器入力電圧Ｖ＿ｍａｘとして表すことができる。同様に、変換器の中間値は、比較器の出力が高と低に均等に交互に替わる、シングルエンド式変換器入力電圧Ｖ＿ｍｉｄｓｃａｌｅとして表す。

いくつかの実施形態では、変換器の利得または中間値（あるいは両方）は、基準抵抗器の値に対する入力抵抗器の値の比ａと、基準抵抗器の値に対するオフセット抵抗器の値の比ｂとの関数である。例えば、いくつかの実施形態では、

Ｖ＿ｍａｘ＝Ｖ＿ｒｅｆ＊［ａ＋ｂ＋（Ｂ＊ａ）］／［２＊ｂ］、および

Ｖ＿ｍｉｄｓｃａｌｅ＝Ｖ＿ｒｅｆ＊［ａ＋ｂ］／［２＊ｂ］、

ここで、Ｖ＿ｒｅｆは変換器基準電圧である。

利得または中間値（あるいは両方）が抵抗比によって決まり、このような比率の方が絶対抵抗値よりも集積回路製造中のプロセス変動に対する耐性が高いという点でこの方法は有利である。そうした比率を使う方法だと約０．５％かそれよりも良い精度が可能となる。

変換器は、比較器の二進出力を受信するように構成した計数器を備えてもよい。計数器は、クロック信号を受信し、所定時間内に比較器の出力が高である（あるいは低である）クロックサイクルの数を計数するように構成する。クロック制御比較器と計数器は同じクロックを使用するのが好ましい。所定時間とは、例えば１０２４サイクルのような、所定のクロックサイクル数である。

変換器は、漸増型変換器であることが好ましい。従って、積分器をリセットするためのリセット機構を備えることが好ましい。この機構は、例えば、コンデンサと並列に配置されたスイッチのような、ＲＣ積分器のコンデンサを放電する手段を備えるものでよい。変換器は、計数器をリセットするためのリセット機構も同様に備えてもよい。こうしたリセット機構は、プロセッサまたはデジタル制御ロジックによって制御されるものでよいが、制御部は変換器の一部であっても分離していてもよい。

変換器は、測定器の出力をデジタル化するのに適している。電池の各セルまたは全体から電圧信号を受信し、電圧レベルのデジタル表示を決めるのに適している。

本発明の特定の好ましい実施形態について、添付図面を参照しながら、ほんの一例として説明する。
は、本発明に係るＡＤＣの回路図である。

図１は、演算相互コンダクタンス増幅器（ＯＴＡ）への反転入力とＯＴＡの単一出力の間に単一のコンデンサＣを接続した、連続時間型、漸増型、シグマ・デルタ型のＡＤＣを示している。ＯＴＡの出力は、比較器（ＣＭＰ）の負入力に供給する。

比較器の正入力はＯＴＡの非反転入力に接続し、基準入力電圧の半分の電圧に保たれるように、基準入力電圧（Ｖ＿ｒｅｆ）とアースとの間に位置する分圧器Ｒ−Ｒの中間点に接続している。

シングルエンド式アナログ入力（Ｖ＿ｉｎ）は、入力抵抗器Ｒ＿ｉｎを介してＯＴＡの反転入力に接続する。

アース接続は、オフセット抵抗器Ｒ＿ｏｆｆｓｅｔを介してＯＴＡの反転入力に接続する。

１ビットＤＡＣの出力は、基準抵抗器Ｒ＿ｒefを介してＯＴＡの反転入力に接続する。 当該ＤＡＣは、比較器の出力が低の場合は基準電圧Ｖ＿ｒｅｆを出力し、比較器出力が高の場合はゼロ（アース）となるように配置する。

リセットスイッチは、コンデンサＣの両端子間に設置し、制御器（図示せず）からリセット命令を受信したときに閉じるように配置する。

比較器の出力は計数器に供給し、計数器もクロック信号を受信する。クロック信号は、例えば、外部水晶発振器から入力を受ける。

計数器は、比較器が計数期間中（例えば、１０２４サイクル）高となるクロックサイクルのビット数ＤＯＵＴを出力する。計数器出力は、制御ロジック（図示せず）が受信して、無線送信機や表示画面の動作に影響を及ぼすといった後続処理を行なうこともある。
計数器は、リセットを入力すると計数値をゼロにリセットする。

使用中は、電圧Ｖ＿ｉｎ（ゼロと最大Ｖ＿ｍａｘの間）を信号入力に印加すると、コンデンサの充放電に伴い、ＯＴＡを通って電流が流れる。ＯＴＡ出力の電圧がＶ＿ｒｅｆ／２を横切って変化すると、クロック制御比較器ＣＭＰの出力は、次の積分ステップで反転する。比較器出力にこの変化が起きると、１ビットＤＡＣの出力が反転し、ＯＴＡを通って流れる電流の方向が逆向きになる。

漸増型アナログデジタル変換は、最初に積分器と計数器をリセットして実行する。次に、固定数Ｎ個の積分ステップを実行するが、ここで出力解像度がｎビットであればＮ＝２＾ｎビットである。例えば、１０ビット変換であれば、１０２４個の積分ステップを実行する。

Ｎ個の積分ステップ後に、ＯＴＡの反転入力に於ける電圧Ｖ＿ｘが、非反転入力に於ける電圧０．５＊Ｖ＿ｒｅｆに等しいと仮定すると、積分器出力に於ける電圧Ｖ＿ｏは次式で与えられる。

Ｖ＿ｏ（Ｎ）＝［Ｎ＿ｃ＊Ｖ＿ｒｅｆ］−［Ｎ＊Ａ＿ｖ＊Ｖ＿ｉｎ］（１）
ここで
Ｎ＿ｃ＝比較器出力が高である積分ステップの数、
Ｖ＿ｒｅｆ＝基準電圧、
Ｎ＝積分ステップの数、
Ａ＿ｖ＝電圧利得（Ｒ＿ｒｅｆ／Ｒ＿ｉｎ）、
Ｖ＿ｉｎ＝入力電圧。

式（１）を並び替えれば次式となる。

Ｎ＿ｃ＝［Ｎ＊Ａ＿ｖ＊Ｖ＿ｉｎ／Ｖ＿ｒｅｆ］
＋［Ｖ＿ｏ（Ｎ）／Ｖ＿ｒｅｆ］

変換器の利得と中間値は、上述した下の式に従って、任意の所望の値に設定することができる。

ＯＴＡを通りその反転入力（電圧Ｖ＿ｘである）からその出力（電圧Ｖ＿ｏである）に流れる電流Ｉは次式で与えられる。

Ｉ＝［（Ｖ＿ｉｎ−Ｖ＿ｘ）／Ｒ＿ｉｎ］
−［Ｖ＿ｘ／Ｒ＿ｏｆｆｓｅｔ］
＋［（１−Ｄ）＊（Ｖ＿ｒｅｆ−Ｖ＿ｘ）／Ｒ＿ｒｅｆ］
−［Ｄ＊Ｖ＿ｘ／Ｒ＿ｒｅｆ］ （２）

ここで、比較器出力が高のときはＤ＝１，低のときはＤ＝０である。

理想的な増幅器であれば、次のように仮定できる。

Ｖ＿ｘ＝０．５＊Ｖ＿ｒｅｆ （３）

Ｒ＿ｉｎとＲ＿ｏｆｆｓｅｔとは、Ｒ＿ｒｅｆと所定比率であるとして次のように表現できる。

Ｒ＿ｉｎ＝ａ＊Ｒ＿ｒｅｆ （４）
Ｒ＿ｏｆｆｓｅｔ＝ｂ＊Ｒ＿ｒｅｆ （５）

式（３）、（４）、（５）を式（２）に代入すると次式が得られる。

Ｉ＝［（Ｖ＿ｉｎ−０．５＊Ｖ＿ｒｅｆ）／（ａ＊Ｒ＿ｒｅｆ）］
−［Ｖ＿ｒｅｆ／（２＊ｂ＊Ｒ＿ｒｅｆ）］
＋（（１−Ｄ）−Ｄ）＊Ｖ＿ｒｅｆ／（２＊Ｒ＿ｒｅｆ） （６）

入力電圧Ｖ＿ｍｉｄｓｃａｌｅが、どちらの方向に流れる電流も等しい値となる大きさであるとき、すなわち次式が成立するときがアナログデジタル変換の中間点である。

Ｉ＝（（１−Ｄ）−Ｄ）＊Ｖ＿ｒｅｆ／（２＊Ｒ＿ｒｅｆ）

式（６）から、このようになるのは以下のときである。

（Ｖ＿ｍｉｄｓｃａｌｅ−０．５＊Ｖ＿ｒｅｆ）／（ａ＊Ｒ＿ｒｅｆ）＝Ｖ＿ｒｅｆ／（２＊ｂ＊Ｒ＿ｒｅｆ）

整理すると以下のようになる。

Ｖ＿ｍｉｄｓｃａｌｅ／Ｖ＿ｒｅｆ＝（ａ＋ｂ）／（２＊ｂ） （７）

最大変換器出力は、Ｉ＝０，Ｄ＝１のときに発生する。つまり、式（６）から、最大入力電圧Ｖ＿ｍａｘが以下を満たすことになる。

［（Ｖ＿ｍａｘ−０．５＊Ｖ＿ｒｅｆ）／（ａ＊Ｒ＿ｒｅｆ）］
−［Ｖ＿ｒｅｆ／（２＊ｂ＊Ｒ＿ｒｅｆ）］
＝Ｖ＿ｒｅｆ／（２＊Ｒ＿ｒｅｆ）

整理すると以下のようになる。

Ｖ＿ｍａｘ／Ｖ＿ｒｅｆ＝（ａ＋ｂ＋ｂａ）／（２＊ｂ） （８）

従って、変換器の利得および中間値は、式（７）および（８）を満たす抵抗比ａとｂを選択することによって任意に設定できる。

Claims (18)

1. シングルエンド式アナログ入力と、変換器基準入力と、アース接続とを有する、集積回路型、連続時間型、漸増型、シグマ・デルタ型のアナログデジタル変換器であって、
   増幅器基準入力を有する差動増幅器を備え、前記シングルエンド式アナログ入力を受信するように構成された、抵抗器・コンデンサ積分器と、
   前記抵抗器・コンデンサ積分器からの出力を受信するように配置され、比較器基準入力を有する、クロック制御比較器と、
   前記増幅器基準入力と前記比較器基準入力とを、前記変換器基準入力に由来する共通電圧に保つように構成された回路と
   （ａ）第一抵抗器および第二抵抗器と、
   （ｂ）（ｉ）第三抵抗器、または、（ｉｉ）第三抵抗器および第四抵抗器、とを備える抵抗列と、を備え、
   前記第一抵抗器の第一端子は前記シングルエンド式アナログ入力に接続し、前記第二抵抗器の第一端子はアースに接続し、前記第一抵抗器と前記第二抵抗器の第二端子は前記差動増幅器の第二入力に接続し、
   （ｉ）の場合、前記第三抵抗器の第一端子は前記変換器基準入力かアースに切り替えて接続することができ、前記第三抵抗器の第二端子は前記差動増幅器の前記第二入力に接続され、
   （ｉｉ）の場合、前記第三抵抗器の第一端子はアースに接続されるとともに前記第四抵抗器の第一端子は前記変換器基準入力に接続され、前記第三抵抗器および前記第四抵抗器の第二端子は、ある時点ではこれら第二端子のどちらか一方と接続するように切り替えて前記差動増幅器の前記第二入力に接続することができる
   ことを特徴とするアナログデジタル変換器。
2. 前記抵抗器・コンデンサ積分器は単一のコンデンサを備える
   ことを特徴とする、請求項１に記載のアナログデジタル変換器。
3. 前記共通電圧は、前記変換器基準入力電圧の半分である
   ことを特徴とする、請求項１または請求項２に記載のアナログデジタル変換器。
4. 前記回路は、前記変換器基準入力とアースとの間に分圧器を備え、その出力が前記増幅器基準入力と前記比較器基準入力に接続される
   ことを特徴とする、請求項１から請求項３のいずれかに記載のアナログデジタル変換器。
5. 前記分圧器は、二つの等しい抵抗器を備える
   ことを特徴とする、請求項４に記載のアナログデジタル変換器。
6. 前記増幅器基準入力は、前記差動増幅器の非反転入力である
   ことを特徴とする、請求項１から請求項５のいずれかに記載のアナログデジタル変換器。
7. 前記差動増幅器は、演算相互コンダクタンス増幅器である
   ことを特徴とする、請求項１から請求項６のいずれかに記載のアナログデジタル変換器。
8. 前記アナログデジタル変換器は、使用時に、前記差動増幅器の第二入力に流れる電流が、１）前記シングルエンド式アナログ入力の電圧、２）前記変換器基準電圧、３）前記クロック制御比較器の出力状態、により決まるように配置された回路を備える
   ことを特徴とする、請求項１から請求項７のいずれかに記載のアナログデジタル変換器。
9. 前記差動増幅器の前記第二入力は、反転入力である
   ことを特徴とする、請求項８に記載のアナログデジタル変換器。
10. さらにクロック入力を備え、前記クロック制御比較器は前記クロック入力を使用して積分ステップを定義するように構成される
    ことを特徴とする、請求項１から請求項９のいずれかに記載のアナログデジタル変換器。
11. 前記回路は、前記クロック制御比較器の二進出力に依存して、前記回路内のある点に於ける電圧を二つの値のいずれかに切り替えることができるように構成された手段を備える
    ことを特徴とする、請求項１から請求項１０のいずれかに記載のアナログデジタル変換器。
12. 前記二つの値の第一はアースであり、前記二つの値の第二は前記変換器基準電圧である
    ことを特徴とする、請求項１１に記載のアナログデジタル変換器。
13. 前記第三抵抗器および前記第四抵抗器を備え、
    前記第三抵抗器と前記第四抵抗器は、同じ公称抵抗値である
    ことを特徴とする、請求項１から請求項１２のいずれかに記載のアナログデジタル変換器。
14. 前記第一抵抗器と前記第二抵抗器は可変抵抗器であり、前記アナログデジタル変換器が、所望の利得または中間値を表す入力を受け取る手段と、前記アナログデジタル変換器が前記所望の利得または中間値を提供するように前記第一抵抗器および前記第二抵抗器を調整する手段とを備える
    ことを特徴とする、請求項１から請求項１３のいずれかに記載のアナログデジタル変換器。
15. 前記アナログデジタル変換器の前記利得または中間値は、１）前記第三抵抗器の値に対する前記第一抵抗器の値の比と、２）前記第三抵抗器の値に対する前記第二抵抗器の値の比との関数である
    ことを特徴とする、請求項１から請求項１４のいずれかに記載のアナログデジタル変換器。
16. 前記クロック制御比較器の二進出力を受信するように構成した計数器を備える
    ことを特徴とする、請求項１から請求項１５のいずれかに記載のアナログデジタル変換器。
17. 前記計数器は、クロック信号を受信して、所定の時間内に前記クロック制御比較器の出力が高であるクロックサイクル数を計数するか、または前記クロック制御比較器の出力が低であるクロックサイクル数を計数するように構成され、そして前記アナログデジタル変換器は、前記計数器と前記クロック制御比較器が同じクロック信号を受信するように構成される
    ことを特徴とする、請求項１６に記載のアナログデジタル変換器。
18. 前記アナログデジタル変換器は、前記抵抗器・コンデンサ積分器をリセットするためのリセット機構を備える
    ことを特徴とする、請求項１から請求項１７のいずれかに記載のアナログデジタル変換器。

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