JPH01212923A

JPH01212923A - 帰還型雑音抑圧回路を備えた１ビットａ／ｄ変換器

Info

Publication number: JPH01212923A
Application number: JP3770488A
Authority: JP
Inventors: Hideaki Okubo; 秀顕大久保; Yuichi Koseki; 古関　雄一
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1988-02-19
Filing date: 1988-02-19
Publication date: 1989-08-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はアナログ信号を１ｂｉｔ＜ビット）のデジタル
信号に変換する１ビットのＡ／Ｄコンバータに係り、特
に、帰還型雑音抑圧回路を備えた高性能な１ビットのＡ
／Ｄコンバータに関する。

（従来の技術と発明が解決しようとする課題）アナログ
信号を１ｂｉｔのデジタル信号に変換する方法として従
来よりＤＭ（デルタ変調）方式、ＡＤＭ　（適応デルタ
変調）方式などがある。ところがＤＭ方式は高い周波数
でサンプリングしないと充分な性能を確保することがで
きず、Ａ　Ｄ　Ｍ方式では信号入力時における歪率に問
題が残る。

そこで、最近では、ノイズ・シェービング手法を利用し
てＡ／Ｄ変換時の量子化ノイズを抑圧し高性能な１ビッ
トＡ／Ｄコンバータを構成するようになっている。

これは、第３図にその構成を示すように、２値量子化器
２１による量子化で生じた量子化ノイズを引算器２２で
検出し、この量子化ノイズを遅延器２３ａ、２３ｂで構
成されるフィルタ２４を介して加算器２５により入力信
号にフィードバックさせるものである。上記構成におい
て、フィルタ２４により帰還信号（量子化ノイズ）の位
相に遅れが生じ、ある周波数帯域ではＮＦＢ　（負帰還
）、他の周波数帯域ではＰＦＢ　（正帰還）となる、そ
こで、フィルタの特性、サンプリング周波数を適宜設定
して所要帯域内での量子化ノイズをＮＦＢにより減少さ
せ、帯域外での量子化ノイズなＰＦＢにより増大させる
と、量子化ノイズのスペクトラム分布が変形されて所要
周波数帯域での量子化ノイズが抑圧された帰還型雑音抑
圧回路を備えた１ｂｉｔＡ／Ｄ変換器が実現される。

一般に、２個の遅延器（積分器）からフィルタを構成し
た１ｂｉｔＡ／Ｄ変換器は２次のデルタ／シグマ変換器
とされ、雑音抑圧効果の優れた高性能な１ｂｌｔＡ／Ｄ
変換器であることが知られている。２次のデルタ／シグ
マ変換器は、アナログ入力信号、デジタル出力信号、量
子化ノイズのＺ変換をＶｉｎ（Ｚ）　、　Ｖｏｕｔ（Ｚ
）、　ＮＱ（ｚ）として、１サンプル遅延の遅延器の２
伝達関数をｚ’、１次のフィルタの２伝達関数を（１−
２″！）とすれば、ＶＯｕｔ（Ｚ）＝Ｖｉｎ（Ｚ）　十（１−ｚ−’　）　
２　ＮＱ（Ｚ）の回路方程式を満たし、第３図に示した
ブロック図はその基本的な一例である。

ところが、上記ブロック図に示されるＡ／Ｄ変換器を具
体的な回路として実現することは、部品点数の増大、設
計した回路係数と作成時の係数とのバラツキなどの問題
によりかならずしも容易ではない、特に、２個の遅延器
（積分器）からなる２次のフィルタをスイッチドキャパ
シタなどで構成する従来の技術では、上記回路方程式を
満たすＡ／Ｄ変換器をＩＣ化、ＬＳＩ化にすることは困
難であり、サンプリング周波数の低いものしか望めなか
った。

そこで１本発明は上記回路方程式を満たす２次のデルタ
／シグマ変換器の新たな構成を考え、２個のオペアンプ
などにより具体的な変換器として容易に実現しうる帰還
型雑音抑圧回路を備えた１ビットのＡ／Ｄ変換器を提供
するものである。

（課題を解決するための手段）本発明は上記課組を解決するために、第１図（Ｂ）に示
すように、アナログ入力信号と１サンプル遅延して帰還
された出力信号とが差分入力され、キャパシタＣ１によ
る負帰還がなされた第１のオペアンプ１と、この第１の
オペアンプ１の出力と前記１サンプル遅延して帰還され
た出力信号とが和入力され、キャパシタＣ２による負帰
還がなされた第２のオペアンプ２と、この第２のオペア
ンプ２の出力が入力されてデジタル出力信号を出力する
２値量子化回路３と、前記デジタル出力信号を１サンプ
ル遅延させて、前記第１及び第２のオペアンプ１．２へ
出力する遅延回路４とからなる帰還型雑音抑圧回路を備
えた１ビットＡ／Ｄ変換器を提供するものである。

（ｆ？！　　用）キャパシタｃ、、ｃ２による負帰還がなされた第１及び
第２のオペアンプ１．２などにより帰還型雑音抑圧がな
され、２次のデルタ／シグマ変換器が実現される。

（実施例）本発明になる帰還型雑音抑圧回路を備えた１ビットＡ／
Ｄ変換器（以下、単にＡ／Ｄ変換器と称することもある
）の一実施例を以下図面とともに詳細に説明する。

第１図（Ａ）は本Ａ／Ｄ変換器のブロック図である。同
図に示すように、アナログ入力信号は、加算器１０に入
力され、１サンプル遅延した出力信号との差分がとられ
る。この差分信号は反転器１１で反転されたのち、遅延
器１２により１サンプル遅延した信号と加算器１３によ
り加算されて積分される。積分された信号は加算器１４
により　　゛前記１サンプル遅延した出力信号と加算さ
れる。

この加算信号は反転器１５により反転されたのち、遅延
器１６により１サンプル遅延した信号と加算器１７によ
り加算されて積分される。積分された信号は２値量子化
器（１ビットＡ／Ｄ変換器）１８に入力されて１ビット
のデジタル出力信号が出力される。デジタル出力信号は
遅延器１９により１サンプル遅延され、この１サンプル
遅延した出力信号が前記加算器１０．１４に入力されて
いる。

二二で、第１図（Ａ）に示して説明したブロック図の回
路方程式を考える。アナログ入力信号の２変換をＶｉｎ
（ｚ）、加算器１３．１４に入力される信号の２変換を
、Ｖｘ　（Ｚ）　、　Ｖ２　（Ｚ）　、２値量子化器１
８に入力される信号の２変換をＶｓ　（Ｚ）、２値量子
化器１８の量子化ノイズの２変換をＮＱ（Ｚ）、デジタ
ル出力信号の２変換をＶｏｕｔ（ｚ）とすると、Ｖｌ　（Ｚ）　＝　−（Ｖｉｎ（Ｚ）　−ｚ−’　Ｖｏ
ｕｔ（ｚ））　・−・■Ｖ２　（Ｚ） ■、■よりＶ２　（Ｚ）一　ｚ−Ｉ　　Ｖｏｕｔ（ｚ）　　　　　　　　　　　
　　　　　　　　　　　　　　　＝　■また ■、■よりＶ３　（Ｚ）＝　　　　　　　　（Ｖ　１ｎ（Ｚ）　−ｚ　−’　Ｖ
ｏｕｔ（Ｚ））（１−ｚ’）２また、２値量子化器１８は入力された信号Ｖ３　（Ｚ）
に量子化ノイズＮ　Ｑ　（Ｚ）を加算する加算器と考え
られるので、Ｖｏｕｔ（ｚ）＝Ｖｉ　（ｚ）　＋ＮＱ（ｚ）　　　　
　　−・・■■、■よりＶｏｕｔ（Ｚ）、、Ｖｏｕｔ（ｚ）＝Ｖｉｎ（ｚ）　＋　（１−ｚ−”
　）　”　ＮＱ（Ｚ）となる。

したがって、第１図（Ａ）にブロック図を示した本Ａ／
Ｄ変換器は、２次のデルタ／シグマ変■器として動作す
ることになり、帰還雑音抑圧回路を備えた高性能な１ビ
ットのＡ／Ｄ変換器が実現されたことになる。

また、上記ブロック図により構成されるＡ／Ｄ変換器は
次に詳述するように、キャパシタによる負帰還がなされ
た２つのオペアンプ、コンパレータ、フリップ・フロッ
プにより容易に製作される特長を有する。

最初に、第２図（Ａ）に示す入力抵抗Ｒ１帰還容量（キ
ャパシタ）Ｃを有する理想的オペアンプの伝達特性を考
える。入力をｖ　１ｎ（ｔ、）　ｌ出力をｖｏｕｔ（ｔ
）とするとこれを２変換するとＲｃ　（Ｖｏｕｔ（ｚ）　−ｚ→Ｖｏｕｔ（ｚ））　＝
　−Ｖ　１ｎ（ｚ）まただしＦｔｃ＝　−＜１８：サンプリング周波数）ｓとなり、第２図（Ａ）に示すオペアンプの動作は同図（
Ｂ）に示した２伝達関数が（１−２″！）である１次の
フィルタから構成されるブロック図と等価であることが
わかる。

すなわち、オペアンプにより第１ｒ：Ａ（Ａ）に示した
前記ブロック図を構成する加算器１０（，１４）、反転
器１１　（，１５）、遅延器１２（，１６）と加算器１
３（，１７）からなる積分器が容易に具体化される。

次に、第１図（Ａ）にブロック図を示した本Ａ／Ｄ変換
器をオペアンプなどにより具体的に構成した回路を説明
する。第１図（Ｂ）は本Ａ／Ｄ変換器の回路図である。

同図に示すように、本Ａ／Ｄ変換器は、アナログ入力信
号と１サンプル遅延して帰還された出力信号とが差分入
力され、コンデンサＣ１による負帰還がなされた第１の
オペアンプ１と、この第１のオペアンプ１の出力と前記
１サンプル遅延して帰還された出力信号とが和入力され
、コンデンサＣ２による負帰還がなされた第２のオペア
ンプ２と、この第２のオペアンプの出力が入力されてデ
ジタル出力信号を出力する２値量子化回路３と。

前記デジタル出力信号を１サンプル遅延させて、前記第
１及び第２のオペアンプ１．２へ出力する遅延回路４と
から大略構成されている。

入力端子１ｎから入力されたアナログ入力信号は、コン
デンサ５に入力されて直流成分がカットされる。そして
両ｆｌ！！＃Ａが正負の電源にそれぞれ接続されたく可
変）抵抗６．７のｆａ続交点に入力され、直流バイアス
電圧が印加される。なお、これはオフセット調整用であ
る。

直流バイアス電圧が印加された入力信号は入力抵抗Ｒ１
を介して第１のオペアンプ１の反転入力端子に入力され
る。この反転入力端子には第１のオペアンプ１の出力が
コンデンサＣ１を介して負帰還されている。一方、第１
のオペアンプ１の非反転入力端子には遅延回路４により
１サンプル遅延された出力信号が抵抗８を介して帰還入
力されている。

第１のオペアンプ１の出力は入力抵抗Ｒ２を介して次段
に設けられた第２のオペアンプ２の反転入力端子に入力
されている。そしてこの反転入力端子には第２のオペア
ンプ２の出力がコンデンサＣ２を介して負帰還されてい
る。さらに、遅延回路４により１サンプル遅延された出
力信号が抵抗９を介して帰還入力されている。一方、第
２のオペアンプ２の非反転入力端子は接地されている。

第２のオペアンプ２の出力は例えば、オペアンプよりな
る２値量子化回路３に入力される。このオペアンプはい
わゆるコンパレータとして機能し、入力されたアナログ
入力信号が１ｂｉｔのデジタル出力信号として出力端子
ｏｕｔから出力される。

前記デジタル出力信号はフリップ・クロックからなる遅
延回路４にも入力され、１サンプリング周期（１サンプ
ル）遅延した出力信号が上述したように、前記抵抗８，
９を介して第１及び第２のオペアンプ１．２に帰還入力
されている。

なお、第１のオペアンプ１の非反転入力端子に設けられ
た前記抵抗８、コンデンサ８′によるフィルタは、オペ
アンプのスルーレート不足などによる誤動作を防止する
ために高周波成分を除去するものである。第２のオペア
ンプ２の反転入力端子に設けられた前記抵抗９、コンデ
ンサ９′によるフィルタも同様である。

また、本実施例では、２値量子化回路３の出力をデジタ
ル出力信号としているが、遷延器４の出力をデジタル出
力信号としてもよい、この方がサン１リングクロツクで
サンプリングされるため、サンプリングクロックに対し
て出力信号のエツジ位置がずれることがない。

次に、第１図＜８）に示して説明した本Ａ／Ｄ変換器の
回路図の回路方程式を考える。アナログ入力信号の２変
換をｖｉｎ（ｚ）、第１のオペアンプ１の出力の２変換
をＶｓ　（Ｚ）　、第２のオペアンプ２の出力の２変換
をＶ２　（Ｚ）　、デジタル出力信号の２変換をＶｏｕ
ｔ（ｚ）とすると、（ただし、Ｒ，＝サンプリング周波
数］とする）Ｖｌ　　（Ｚ）Ｖ２　　（Ｚ） ■、■よりＶ２　（Ｚ）ここで、２値量子化回路３による量子化ノイズの２変撓
をＮ　Ｑ　（Ｚ）とするとＶｏｕｔ（ｚ）−Ｖｚ　（ｚ）　十ＮＱ（ｚ）　　　　
　　・＠といえるので、したがって■、■よりＶＯＬＩｔ（Ｚ）＝＝　Ｖ　１ｎ（Ｚ）　＋　（１−ｚ
−ム）”ＮＱ（ｚ）となり、第１１２（Ｂ）に示した回
路図の回路方程式はいわゆる２次のデルタ／シグマ変換
器であることになり、第１図（Ａ）に示したブロック図
が具体化される。

したがって、コンデンサ（Ｃｓ　、　Ｃ２）による負帰
還がなされた第１及び第２のオペアンプ１゜２．２値量
子化回路３、遅延器４により、帰還雑音抑圧回路を備え
た高性能な１ビットのＡ／Ｄ変換器が具体的に構成され
たことになる。

そして、上記構成によれば帰還型雑音抑圧回路が２個の
カスケード接続されたオペアンプにより構成されるので
、部品点数も少く、バラツキのないＡ／Ｄ変換器が実現
され、ＩＣ化、ＬＳＩ化も容易である。

また、上記構成によれば、従来のようにスイッチドキャ
パシタなどで構成されたＡ／Ｄ変換器と比較してサンプ
リング周波数の高い高性能なＡ／Ｄ変換器となる。

（発明の効果）以上詳述したように、本発明よれば、キャパシタによる
負帰還がなされた第１及び第２のオペアンプなどにより
帰還型雑音抑圧回路が形成され２次のシグマ／デルタ変
換器が容易に実現される。

し、たがって、少ない部品で、バラツキがなく量産゛１
ぺが容：易で、サンプリング周波数の高い高性能な１し′ ビットのＡ／Ｄ変換器が実現される。

【図面の簡単な説明】

第１図（Ａ）及び（Ｂ）は本発明になる帰還型雑音抑圧
回路を備えた１ビヴトＡ／Ｄ変換器の一実施例を示す図
で、同図（Ａ）はブロック図、同図（Ｂ）はオペアンプ
などにより具体的に実現させた回路図、第２図（Ａ）及
び（Ｂ）は回路図と２変換されたブロック図との等個性
を説明するための図、第３図は一般的な２次のデルタ／
シグマ変換器のブロック図である。１・・・第１のオペアンプ、２・・・第２のオペアンプ
、３・・・２値量子化回路、４・・・遅延回路。（Ａ）（Ｅ）ｊＩ−２口Ｉゝ〜２４ＪＩｃｓ＄手続補正書帰還型雑音抑圧回路を備えた１ビットＡ／Ｄ変換器３、
補正をする者事件との関係　　特許出願人住所　神奈川県横浜市神奈用区守屋町３丁目１２番地自
発補正５、補正の対象明ｉｕｔの発明の詳細な説明の欄、図面。６、補正の内容（１）明細書の第９頁第１５行目の式％式％（）＝　−Ｖ　１ｎ（ｚ）　Ｊと補正する。（２）同第９頁第１６行目の式％式％と補正する。（４）同第１１頁第１６行目の「一方」を「また」と補
正する。（５）同第１１頁第１６〜１７行目の「非反転」を「反
転」と補正する。（６）同第１１頁第１８行目の「出力」と「信号」との
間に「の反転」を挿入する。（７）図面中、第１図（Ｂ）を別紙の通り補正する。

Claims

【特許請求の範囲】

アナログ入力信号と１サンプル遅延して帰還された出力
信号とが差分入力され、キャパシタによる負帰還がなさ
れた第１のオペアンプと、この第１のオペアンプの出力
と前記１サンプル遅延して帰還された出力信号とが和入
力され、キャパシタによる負帰還がなされた第２のオペ
アンプと、この第２のオペアンプの出力が入力されてデ
ジタル出力信号を出力する２値量子化回路と、前記デジ
タル出力信号を１サンプル遅延させて、前記第１及び第
２のオペアンプへ出力する遅延回路とからなることを特
徴とする帰還型雑音抑圧回路を備えた１ビットＡ／Ｄ変
換器。