JPH08274665A - ノイズ相殺回路および構成 - Google Patents
ノイズ相殺回路および構成Info
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- JPH08274665A JPH08274665A JP8046563A JP4656396A JPH08274665A JP H08274665 A JPH08274665 A JP H08274665A JP 8046563 A JP8046563 A JP 8046563A JP 4656396 A JP4656396 A JP 4656396A JP H08274665 A JPH08274665 A JP H08274665A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/22—Analogue/digital converters pattern-reading type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
- H03M7/3002—Conversion to or from differential modulation
- H03M7/3004—Digital delta-sigma modulation
- H03M7/3015—Structural details of digital delta-sigma modulators
- H03M7/302—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M7/3022—Structural details of digital delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/50—Digital/analogue converters using delta-sigma modulation as an intermediate step
- H03M3/502—Details of the final digital/analogue conversion following the digital delta-sigma modulation
- H03M3/504—Details of the final digital/analogue conversion following the digital delta-sigma modulation the final digital/analogue converter being constituted by a finite impulse response [FIR] filter, i.e. FIRDAC
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Analogue/Digital Conversion (AREA)
- Noise Elimination (AREA)
Abstract
(57)【要約】
【課題】 量子化ノイズを大幅に低減するノイズ相殺回
路を提供する。 【解決手段】 ノイズ相殺回路１は、第１変調器１１と
データ出力とを含むＤ／Ａ変換器と共に用いられ、変調
器１１の量子化誤差信号を測定する誤差測定構成１２，
１３，１４を含む。フィルタ１９は誤差信号を受け、フ
ィルタ誤差信号を発生する。フィルタ補償器１がデータ
出力に結合され、補償出力を発生する。スケーラ１５は
フィルタ誤差信号を受け、スケーリングされたフィルタ
誤差信号を発生する。第２変調器１６はスケーリングさ
れたフィルタ誤差信号を受け、誤差信号の単一ビット・
ストリームを発生する。加算構成１８は、誤差データの
単一ビット・ストリームと、第１変調器からの補償出力
とを加算し補正出力を発生することによって、誤差信号
のフィルタ処理、スケーリングおよび変調を行い、デー
タ出力を補償するため、量子化誤差を大幅に低減した補
正出力が得られる。
路を提供する。 【解決手段】 ノイズ相殺回路１は、第１変調器１１と
データ出力とを含むＤ／Ａ変換器と共に用いられ、変調
器１１の量子化誤差信号を測定する誤差測定構成１２，
１３，１４を含む。フィルタ１９は誤差信号を受け、フ
ィルタ誤差信号を発生する。フィルタ補償器１がデータ
出力に結合され、補償出力を発生する。スケーラ１５は
フィルタ誤差信号を受け、スケーリングされたフィルタ
誤差信号を発生する。第２変調器１６はスケーリングさ
れたフィルタ誤差信号を受け、誤差信号の単一ビット・
ストリームを発生する。加算構成１８は、誤差データの
単一ビット・ストリームと、第１変調器からの補償出力
とを加算し補正出力を発生することによって、誤差信号
のフィルタ処理、スケーリングおよび変調を行い、デー
タ出力を補償するため、量子化誤差を大幅に低減した補
正出力が得られる。
Description
【０００１】
【発明の属する技術分野】本発明は、ノイズ相殺回路に
関し、特にＤ／Ａ変換器と共に用いるためのノイズ相殺
回路に関するが、これのみに限定される訳ではない。
関し、特にＤ／Ａ変換器と共に用いるためのノイズ相殺
回路に関するが、これのみに限定される訳ではない。
【０００２】
【従来の技術】シグマ−デルタ変調器のようなオーバー
サンプル・デジタル／アナログ変換器(oversampled dig
ital-to-analogue (D/A) converter)では、デジタル入
力信号がアナログ出力信号に変換される。入力信号はま
ず最初に補間されてオーバーサンプル信号が生成され、
これがデジタル変調器によって変調され、Ｎ−ビット信
号が発生される。デジタル変調器は、量子化器と多数の
積分器とを含む。Ｎ−ビット信号は、入力信号に似た低
周波数成分と、「量子化ノイズ(quanization noise)」
とを含む。量子化ノイズは主に高周波数帯域にあり、典
型的にロー・パス・フィルタによって除去される。
サンプル・デジタル／アナログ変換器(oversampled dig
ital-to-analogue (D/A) converter)では、デジタル入
力信号がアナログ出力信号に変換される。入力信号はま
ず最初に補間されてオーバーサンプル信号が生成され、
これがデジタル変調器によって変調され、Ｎ−ビット信
号が発生される。デジタル変調器は、量子化器と多数の
積分器とを含む。Ｎ−ビット信号は、入力信号に似た低
周波数成分と、「量子化ノイズ(quanization noise)」
とを含む。量子化ノイズは主に高周波数帯域にあり、典
型的にロー・パス・フィルタによって除去される。
【０００３】
【発明が解決しようとする課題】かかる構成に伴う問題
は、通過帯域に量子化ノイズがいくらか残り、このノイ
ズがサンプリング周波数によって逓倍化されることであ
る。
は、通過帯域に量子化ノイズがいくらか残り、このノイ
ズがサンプリング周波数によって逓倍化されることであ
る。
【０００４】このノイズを低減する既知の方法は、量子
化器の入力からフィードバック誤差信号を除去すること
を含む。しかしながら、これによって、出力信号のスケ
ールが増大し、シリコン・ノイズ(silicon noise)や熱
雑音(thermal noise)のようなその他の付随する素子ノ
イズが増大することになる。
化器の入力からフィードバック誤差信号を除去すること
を含む。しかしながら、これによって、出力信号のスケ
ールが増大し、シリコン・ノイズ(silicon noise)や熱
雑音(thermal noise)のようなその他の付随する素子ノ
イズが増大することになる。
【０００５】本発明は、上記欠点の低減を図るノイズ相
殺回路を提供しようとするものである。
殺回路を提供しようとするものである。
【０００６】
【課題を解決するための手段】本発明によれば、シグマ
−デルタ変調器とデータ出力とを有するＤ／Ａ変換器と
共に用いるためのノイズ相殺回路が提供される。この回
路は、シグマ−デルタ変調器の誤差信号であって、変調
器の量子化誤差を表わす誤差信号を測定する誤差測定手
段と、誤差信号を受けるように結合され、フィルタ誤差
信号を発生するフィルタ手段と、Ｄ／Ａ変換器のデータ
出力に結合され補償出力を発生するフィルタ補償手段
と、フィルタ誤差信号を受けるように結合され、このフ
ィルタ誤差信号に応じてスケーリングされたフィルタ誤
差信号を発生するスケーリング手段と、スケーリングさ
れたフィルタ誤差信号を受けるように結合され、誤差デ
ータの単一ビット・ストリームを発生する変調手段と、
誤差データの単一ビット・ストリームとＤ／Ａ変換器か
らの補償出力とを加算し、補正出力を発生する加算手段
とから成り、誤差信号のフィルタ処理、スケーリングお
よび変調を行い、データ出力を補償することによって、
量子化ノイズを大幅に低減した補正出力を得るものであ
る。
−デルタ変調器とデータ出力とを有するＤ／Ａ変換器と
共に用いるためのノイズ相殺回路が提供される。この回
路は、シグマ−デルタ変調器の誤差信号であって、変調
器の量子化誤差を表わす誤差信号を測定する誤差測定手
段と、誤差信号を受けるように結合され、フィルタ誤差
信号を発生するフィルタ手段と、Ｄ／Ａ変換器のデータ
出力に結合され補償出力を発生するフィルタ補償手段
と、フィルタ誤差信号を受けるように結合され、このフ
ィルタ誤差信号に応じてスケーリングされたフィルタ誤
差信号を発生するスケーリング手段と、スケーリングさ
れたフィルタ誤差信号を受けるように結合され、誤差デ
ータの単一ビット・ストリームを発生する変調手段と、
誤差データの単一ビット・ストリームとＤ／Ａ変換器か
らの補償出力とを加算し、補正出力を発生する加算手段
とから成り、誤差信号のフィルタ処理、スケーリングお
よび変調を行い、データ出力を補償することによって、
量子化ノイズを大幅に低減した補正出力を得るものであ
る。
【０００７】好ましくは、誤差測定手段は、フィルタ、
第１遅延構成、および減算構成から成る。補償手段は、
好ましくは、フィルタ手段に関連する遅延の補償を行
う。
第１遅延構成、および減算構成から成る。補償手段は、
好ましくは、フィルタ手段に関連する遅延の補償を行
う。
【０００８】また、好ましくは、補償手段は第２遅延構
成である。フィルタ手段は櫛型フィルタであることが好
ましい。
成である。フィルタ手段は櫛型フィルタであることが好
ましい。
【０００９】更に好ましくは、加算手段は、シフト・レ
ジスタとスイッチ・コンデンサとから成る。
ジスタとスイッチ・コンデンサとから成る。
【００１０】本発明の第２態様によれば、カスケード状
に配した複数個の上述のようなノイズ相殺回路から成る
ノイズ相殺構成が提供される。
に配した複数個の上述のようなノイズ相殺回路から成る
ノイズ相殺構成が提供される。
【００１１】好ましくは、各回路の補償手段は、カスケ
ード構成内の当該回路の相対位置の補償も行う。
ード構成内の当該回路の相対位置の補償も行う。
【００１２】このようにして、出力信号のスケールの増
大またはその他の付随する素子ノイズの増大を招くこと
なく、通過帯域におけるノイズを低減する。
大またはその他の付随する素子ノイズの増大を招くこと
なく、通過帯域におけるノイズを低減する。
【００１３】
【発明の実施の形態】本発明によるデジタル／アナログ
（Ｄ／Ａ）変換器について、添付図面を参照しながら、
その一例を説明する。
（Ｄ／Ａ）変換器について、添付図面を参照しながら、
その一例を説明する。
【００１４】図１を参照すると、第１および第２デジタ
ル変調器１１，１６を含むＤ／Ａ回路１０が示されてい
る。第１デジタル変調器１１は入力端子５に結合されそ
こから補間入力信号Ｉ１を受ける入力と、単一ビット・
ストリーム出力信号Ｏ１を発生する出力とを有する。
ル変調器１１，１６を含むＤ／Ａ回路１０が示されてい
る。第１デジタル変調器１１は入力端子５に結合されそ
こから補間入力信号Ｉ１を受ける入力と、単一ビット・
ストリーム出力信号Ｏ１を発生する出力とを有する。
【００１５】誤差測定構成６は、同様に入力端子５から
補間入力信号Ｉ１を受けるように結合され第１遅延出力
信号を発生する第１デジタル遅延ブロック１２、（既知
の）デジタルＬＰＦ（ロー・パス・フィルタ）１３、お
よび減算ブロック１４とから成る。デジタルＬＰＦ１３
は有限インパルス応答フィルタ(finite impulse respon
se filter)であり、これも第１デジタル変調器１１から
の単一ビット・ストリーム出力信号Ｏ１を受けるように
結合され、フィルタ出力信号(filtered outputsignal)
を発生する。
補間入力信号Ｉ１を受けるように結合され第１遅延出力
信号を発生する第１デジタル遅延ブロック１２、（既知
の）デジタルＬＰＦ（ロー・パス・フィルタ）１３、お
よび減算ブロック１４とから成る。デジタルＬＰＦ１３
は有限インパルス応答フィルタ(finite impulse respon
se filter)であり、これも第１デジタル変調器１１から
の単一ビット・ストリーム出力信号Ｏ１を受けるように
結合され、フィルタ出力信号(filtered outputsignal)
を発生する。
【００１６】減算ブロック１４は、第１デジタル遅延ブ
ロック１２からの第１遅延出力信号を受けると共に、デ
ジタルＬＰＦ１３からのフィルタ出力信号を受けるよう
に結合され、遅延出力信号からフィルタ出力信号を減算
し、減算出力信号を発生する。
ロック１２からの第１遅延出力信号を受けると共に、デ
ジタルＬＰＦ１３からのフィルタ出力信号を受けるよう
に結合され、遅延出力信号からフィルタ出力信号を減算
し、減算出力信号を発生する。
【００１７】第２デジタル遅延ブロック１７は、第１デ
ジタル変調器１１からの単一ビット・ストリーム出力信
号Ｏ１を受けるように結合され、第２遅延出力信号を発
生する。
ジタル変調器１１からの単一ビット・ストリーム出力信
号Ｏ１を受けるように結合され、第２遅延出力信号を発
生する。
【００１８】Ｌ−タップ一次櫛形フィルタ１９は、減算
ブロック１４からの減算出力信号を受けるように結合さ
れ、櫛形フィルタ出力信号を発生する。乗算ブロック１
５は、櫛形フィルタ１９からの櫛形フィルタ出力信号を
受けるように結合され、乗算出力信号を発生する。乗算
出力信号は、減算出力信号に整数Ｋを乗算したものであ
る。
ブロック１４からの減算出力信号を受けるように結合さ
れ、櫛形フィルタ出力信号を発生する。乗算ブロック１
５は、櫛形フィルタ１９からの櫛形フィルタ出力信号を
受けるように結合され、乗算出力信号を発生する。乗算
出力信号は、減算出力信号に整数Ｋを乗算したものであ
る。
【００１９】第２デジタル変調器１６は、乗算ブロック
１５からの乗算出力信号を入力信号Ｉ２として受けるよ
うに結合され、入力信号Ｉ２に応じて第２変調出力信号
Ｏ２を発生する。
１５からの乗算出力信号を入力信号Ｉ２として受けるよ
うに結合され、入力信号Ｉ２に応じて第２変調出力信号
Ｏ２を発生する。
【００２０】アナログ加算ブロック１８は、第２デジタ
ル遅延ブロック１７からの第２遅延出力信号および第２
デジタル変調器１６からの第２変調出力信号とを受ける
ように結合され、アナログ加算出力信号Ｏ３を出力端子
７に供給する。
ル遅延ブロック１７からの第２遅延出力信号および第２
デジタル変調器１６からの第２変調出力信号とを受ける
ように結合され、アナログ加算出力信号Ｏ３を出力端子
７に供給する。
【００２１】クロック制御入力が、第１および第２デジ
タル変調器１１，１６、第１および第２遅延ブロック１
７，１２、デジタルＬＰＦ１３およびアナログ加算ブロ
ック１８に結合され、回路１のタイミングを制御するク
ロッキング信号(clocking signal)を供給する。
タル変調器１１，１６、第１および第２遅延ブロック１
７，１２、デジタルＬＰＦ１３およびアナログ加算ブロ
ック１８に結合され、回路１のタイミングを制御するク
ロッキング信号(clocking signal)を供給する。
【００２２】動作中、各クロッキング信号毎に、第１デ
ジタル変調器１１は単一ビット出力Ｏ１を発生する。こ
れは、以下の式による、ベース・バンド周波数における
補間入力信号Ｉ１の予測値である。
ジタル変調器１１は単一ビット出力Ｏ１を発生する。こ
れは、以下の式による、ベース・バンド周波数における
補間入力信号Ｉ１の予測値である。
【００２３】Ｏ１＝Ｉ１＋Ｅ１＋Ｅ２ ここで、Ｅ１は入力信号Ｉ１のベースバンド内の望まし
くないノイズ、Ｅ２は入力信号Ｉ１のベースバンド外の
望ましくないノイズである。
くないノイズ、Ｅ２は入力信号Ｉ１のベースバンド外の
望ましくないノイズである。
【００２４】各クロッキング信号毎に、第１デジタル遅
延ブロック１２は、遅延補間入力信号Ｉ１を発生する。
この場合の遅延はパラメータＤで定義され、当該遅延の
間に発生するクロッキング信号の数を決定する。
延ブロック１２は、遅延補間入力信号Ｉ１を発生する。
この場合の遅延はパラメータＤで定義され、当該遅延の
間に発生するクロッキング信号の数を決定する。
【００２５】また、各クロッキング信号毎に、第１デジ
タルＬＰＦ１３は出力を発生するが、これはその第１入
力Ｉ１のロー・パス・フィルタ予測値である。デジタル
ＬＰＦ１３のフィルタ機能を定義する特性は、クロッキ
ング信号毎に変化する。
タルＬＰＦ１３は出力を発生するが、これはその第１入
力Ｉ１のロー・パス・フィルタ予測値である。デジタル
ＬＰＦ１３のフィルタ機能を定義する特性は、クロッキ
ング信号毎に変化する。
【００２６】櫛形フィルタ１９は、櫛形フィルタ出力信
号(comb filtered output signal)を発生する。これは
入力信号の櫛形フィルタである。櫛形パラメータは固定
であるが、クロッキング信号毎に変動してもよい。
号(comb filtered output signal)を発生する。これは
入力信号の櫛形フィルタである。櫛形パラメータは固定
であるが、クロッキング信号毎に変動してもよい。
【００２７】デジタルＬＰＦ１３は、ＬＰＦ（Ｉｌ＋Ｅ
ｌ＋Ｅ２）＝遅延（Ｉｌ＋Ｅｌ）を満たすように設計さ
れる。したがって、フィルタ出力信号は遅延（Ｉ１＋Ｅ
１）となる。
ｌ＋Ｅ２）＝遅延（Ｉｌ＋Ｅｌ）を満たすように設計さ
れる。したがって、フィルタ出力信号は遅延（Ｉ１＋Ｅ
１）となる。
【００２８】したがって、減算出力信号は、遅延（Ｉ
１）−遅延（Ｉ１＋Ｅ１）となる。また、２つの遅延が
互いに一致するように設計されているので、減算出力
は、−遅延（Ｅ１）となる。
１）−遅延（Ｉ１＋Ｅ１）となる。また、２つの遅延が
互いに一致するように設計されているので、減算出力
は、−遅延（Ｅ１）となる。
【００２９】以上のことから、櫛形フィルタ出力は櫛型
フィルタ（遅延（Ｋ＊ＥＩ）となる。
フィルタ（遅延（Ｋ＊ＥＩ）となる。
【００３０】また、各クロッキング信号毎に、第２デジ
タル変調器１６は、次の式にしたがって、第１デジタル
変調器１１と同様に入力信号Ｉ２からＯ２を発生する。
タル変調器１６は、次の式にしたがって、第１デジタル
変調器１１と同様に入力信号Ｉ２からＯ２を発生する。
【００３１】Ｏ２＝Ｉ２＋Ｅ１’＋Ｅ２’ ここでＥ１’は入力信号Ｉ２のベースバンドにおけるノ
イズ信号、Ｅ２’は入力信号Ｉ２のベースバンド外のノ
イズ信号である。
イズ信号、Ｅ２’は入力信号Ｉ２のベースバンド外のノ
イズ信号である。
【００３２】したがって、Ｏ２＝−遅延（櫛型（Ｋ＊Ｅ
１）＋Ｅ１’＋Ｅ２’となる。
１）＋Ｅ１’＋Ｅ２’となる。
【００３３】アナログ加算ブロックはアナログ櫛形を含
み、以下の式にしたがって、アナログ加算出力信号Ｏ３
を発生する。
み、以下の式にしたがって、アナログ加算出力信号Ｏ３
を発生する。
【００３４】 Ｏ３＝櫛型（遅延（Ｏ１））＋（Ｏ２／Ｋ） ここで、Ｋは一定の整数である。櫛形フィルタのパラメ
ータおよびＫは、アナログ加算ブロックに関して一定で
ある。
ータおよびＫは、アナログ加算ブロックに関して一定で
ある。
【００３５】アナログ加算ブロック１８のアナログ櫛形
が櫛形フィルタ１９の櫛形関数と一致する場合、第２デ
ジタル遅延ブロック１７の遅延は、第１デジタル遅延ブ
ロック１３の遅延と一致し、以下の式のように表され
る。
が櫛形フィルタ１９の櫛形関数と一致する場合、第２デ
ジタル遅延ブロック１７の遅延は、第１デジタル遅延ブ
ロック１３の遅延と一致し、以下の式のように表され
る。
【００３６】Ｏ３＝遅延（櫛型（Ｉｌ＋Ｅ２）−（Ｅ
２’／Ｋ）−（Ｅｌ’／Ｋ） 櫛形は帯域内信号Ｘ，Ｅ１’には影響を与えないので、
以下のようになる。
２’／Ｋ）−（Ｅｌ’／Ｋ） 櫛形は帯域内信号Ｘ，Ｅ１’には影響を与えないので、
以下のようになる。
【００３７】Ｏ３＝遅延（Ｉ１）−Ｅ１’／Ｋ＋遅延
（櫛型（Ｅ２））−（Ｅ２’／Ｋ） 結果として、帯域内ノイズ（Ｅ１）は、Ｋ分の１に低減
され、帯域外ノイズ（Ｅ２）は櫛形フィルタの作用によ
って低減される。定数Ｋはかなり大きく、帯域内ノイズ
において大きな利点を生む。
（櫛型（Ｅ２））−（Ｅ２’／Ｋ） 結果として、帯域内ノイズ（Ｅ１）は、Ｋ分の１に低減
され、帯域外ノイズ（Ｅ２）は櫛形フィルタの作用によ
って低減される。定数Ｋはかなり大きく、帯域内ノイズ
において大きな利点を生む。
【００３８】これらは全て、デジタル変調器の成分一致
不感性(component matching insensitivity)を維持しつ
つ達成される。
不感性(component matching insensitivity)を維持しつ
つ達成される。
【００３９】次に図２を参照すると、図１の回路１０と
同様の素子および構成を有する２つのＤ／Ａ回路を用い
たＤ／Ａ回路５０が示されている。以下にあげる素子
は、図１における各対応物と実質的に同一である。第
１、第２および第３デジタル変調器２１，２６，３６、
第１および第２櫛形フィルタ２９，３７、第１および第
２減算ブロック２４，３４、第１および第２乗算ブロッ
ク２５，３５、第１、第２、第３および第４デジタル遅
延ブロック２２，２７，３２，３０、ならびに第１およ
び第２デジタルＬＰＦ２３，３３。
同様の素子および構成を有する２つのＤ／Ａ回路を用い
たＤ／Ａ回路５０が示されている。以下にあげる素子
は、図１における各対応物と実質的に同一である。第
１、第２および第３デジタル変調器２１，２６，３６、
第１および第２櫛形フィルタ２９，３７、第１および第
２減算ブロック２４，３４、第１および第２乗算ブロッ
ク２５，３５、第１、第２、第３および第４デジタル遅
延ブロック２２，２７，３２，３０、ならびに第１およ
び第２デジタルＬＰＦ２３，３３。
【００４０】Ｄ／Ａ回路５０の第１デジタル変調器２１
は、入力端子２０からの補間入力信号を受けるように結
合され、そこからの補間入力信号Ｉ１を受ける入力と、
単一ビット・ストリーム出力信号Ｏ１を発生する出力と
を有する。第１および第２デジタル遅延ブロック２２，
２７、第１デジタルＬＰＦ２３、第１減算ブロック２
４、第１櫛形フィルタ２９および第１乗算ブロック２５
は全て、図１におけるそれらの対応物と同様に結合され
構成されている。第２デジタル遅延ブロック２７は、ア
ナログ加算ブロック２８に第１遅延出力信号Ｓ１を供給
する。
は、入力端子２０からの補間入力信号を受けるように結
合され、そこからの補間入力信号Ｉ１を受ける入力と、
単一ビット・ストリーム出力信号Ｏ１を発生する出力と
を有する。第１および第２デジタル遅延ブロック２２，
２７、第１デジタルＬＰＦ２３、第１減算ブロック２
４、第１櫛形フィルタ２９および第１乗算ブロック２５
は全て、図１におけるそれらの対応物と同様に結合され
構成されている。第２デジタル遅延ブロック２７は、ア
ナログ加算ブロック２８に第１遅延出力信号Ｓ１を供給
する。
【００４１】第２デジタル変調器２６の出力は、第４デ
ジタル遅延ブロック３０の入力に結合されている。デジ
タル遅延ブロック３０は、アナログ加算ブロック２８に
第３遅延出力信号Ｓ２を供給する。
ジタル遅延ブロック３０の入力に結合されている。デジ
タル遅延ブロック３０は、アナログ加算ブロック２８に
第３遅延出力信号Ｓ２を供給する。
【００４２】第２デジタルＬＰＦ３３は、第２デジタル
変調器２６からの変調出力を受けるように結合され、第
２フィルタ出力信号を発生する。
変調器２６からの変調出力を受けるように結合され、第
２フィルタ出力信号を発生する。
【００４３】第３デジタル遅延ブロック３２は、第１櫛
形フィルタ２９からの櫛形フィルタ信号を受けるように
結合され、遅延出力信号を発生する。第２減算ブロック
３４は、第３デジタル遅延ブロック３２からの第３遅延
出力信号を受けると共に第２デジタルＬＰＦ３３からの
第２フィルタ出力信号を受けるように結合され、遅延出
力信号から第２フィルタ出力信号を減算して減算出力信
号を発生する。
形フィルタ２９からの櫛形フィルタ信号を受けるように
結合され、遅延出力信号を発生する。第２減算ブロック
３４は、第３デジタル遅延ブロック３２からの第３遅延
出力信号を受けると共に第２デジタルＬＰＦ３３からの
第２フィルタ出力信号を受けるように結合され、遅延出
力信号から第２フィルタ出力信号を減算して減算出力信
号を発生する。
【００４４】第２櫛形フィルタ３７は、減算ブロック３
４からの減算出力信号を受けるように結合され、櫛形フ
ィルタ出力信号を発生する。乗算ブロック１５は、櫛形
フィルタ１９からの櫛形フィルタ出力信号を受けるよう
に結合され、乗算出力信号を発生する。この乗算信号
は、減算出力信号に整数Ｋを乗算したものである。
４からの減算出力信号を受けるように結合され、櫛形フ
ィルタ出力信号を発生する。乗算ブロック１５は、櫛形
フィルタ１９からの櫛形フィルタ出力信号を受けるよう
に結合され、乗算出力信号を発生する。この乗算信号
は、減算出力信号に整数Ｋを乗算したものである。
【００４５】第３デジタル変調器３６は、第２乗算ブロ
ック３５からの乗算出力信号を受けるように結合され、
それに応じて第３変調信号Ｓ３を発生する。
ック３５からの乗算出力信号を受けるように結合され、
それに応じて第３変調信号Ｓ３を発生する。
【００４６】アナログ加算ブロック２８は、第２デジタ
ル遅延ブロック２７からの第１遅延出力信号Ｓ１、第２
デジタル変調器２６からの第２変調出力信号Ｓ２、およ
び第３デジタル変調器３６からの第３変調出力信号Ｓ３
を受けるように結合され、出力端子３９に加算出力信号
を供給する。
ル遅延ブロック２７からの第１遅延出力信号Ｓ１、第２
デジタル変調器２６からの第２変調出力信号Ｓ２、およ
び第３デジタル変調器３６からの第３変調出力信号Ｓ３
を受けるように結合され、出力端子３９に加算出力信号
を供給する。
【００４７】クロック制御入力は、第１、第２および第
３デジタル変調器２１，２６，３６、第１、第２、第３
および第４遅延ブロック２２，２７，３２，３０、第１
および第２デジタルＬＰＦ２３，３３、ならびにアナロ
グ加算ブロック２８のタイミングを制御するためのクロ
ッキング信号を発生する。
３デジタル変調器２１，２６，３６、第１、第２、第３
および第４遅延ブロック２２，２７，３２，３０、第１
および第２デジタルＬＰＦ２３，３３、ならびにアナロ
グ加算ブロック２８のタイミングを制御するためのクロ
ッキング信号を発生する。
【００４８】次に図３を参照すると、図２のアナログ加
算ブロック２８がより詳しく示されている。第１入力Ｓ
１は、２*Ｌ−１タップ・シフト・レジスタである、第
１シフト・レジスタ４０に結合されている。第１シフト
・レジスタ４０は、入力信号Ｓ１に応じて２*Ｌ−１ビ
ットの第１出力信号を発生する。
算ブロック２８がより詳しく示されている。第１入力Ｓ
１は、２*Ｌ−１タップ・シフト・レジスタである、第
１シフト・レジスタ４０に結合されている。第１シフト
・レジスタ４０は、入力信号Ｓ１に応じて２*Ｌ−１ビ
ットの第１出力信号を発生する。
【００４９】同様に、第２入力Ｓ２は、Ｌタップ・シフ
ト・レジスタである、第２シフト・レジスタ４６に結合
されている。第２シフト・レジスタ４６は、１ビットの
第２出力信号を発生する。
ト・レジスタである、第２シフト・レジスタ４６に結合
されている。第２シフト・レジスタ４６は、１ビットの
第２出力信号を発生する。
【００５０】第３入力Ｓ３は第３スイッチング回路４４
に結合されている。これについては、以下で更に説明す
ることにする。クロック制御入力は、位相発生器４８、
ならびに第１および第２シフト・レジスタ４０，４６に
も結合されている。位相発生器４８は、クロック制御入
力を通じて入力されたクロッキング制御信号に応じて、
重複していない第１および第２位相出力ＰＨ０，ＰＨ１
を発生する。
に結合されている。これについては、以下で更に説明す
ることにする。クロック制御入力は、位相発生器４８、
ならびに第１および第２シフト・レジスタ４０，４６に
も結合されている。位相発生器４８は、クロック制御入
力を通じて入力されたクロッキング制御信号に応じて、
重複していない第１および第２位相出力ＰＨ０，ＰＨ１
を発生する。
【００５１】第１スイッチング回路４１は、第１シフト
・レジスタ４０からの第１出力信号を受けるように結合
され、第１スイッチ出力信号を発生する。第２スイッチ
ング回路４５は、第２シフト・レジスタ４６からの第２
出力信号を受けるように結合され、第２スイッチ出力信
号を発生する。第３スイッチング回路４４は、第３入力
信号Ｓ３を受けるように結合され、第３スイッチ出力を
発生する。
・レジスタ４０からの第１出力信号を受けるように結合
され、第１スイッチ出力信号を発生する。第２スイッチ
ング回路４５は、第２シフト・レジスタ４６からの第２
出力信号を受けるように結合され、第２スイッチ出力信
号を発生する。第３スイッチング回路４４は、第３入力
信号Ｓ３を受けるように結合され、第３スイッチ出力を
発生する。
【００５２】第４スイッチング回路４２は、第１、第２
および第３スイッチ出力信号から成る共通入力を受ける
ように結合され、第４スイッチ出力信号を発生する。
および第３スイッチ出力信号から成る共通入力を受ける
ように結合され、第４スイッチ出力信号を発生する。
【００５３】演算増幅器４３は、接地端子に接続された
非反転入力と、これもまた共通入力を受けるように結合
された反転入力とを有する。演算増幅器の出力は出力端
子に結合されている。クロック発生回路４８の第１入力
クロックがクロック入力に結合されている。
非反転入力と、これもまた共通入力を受けるように結合
された反転入力とを有する。演算増幅器の出力は出力端
子に結合されている。クロック発生回路４８の第１入力
クロックがクロック入力に結合されている。
【００５４】第１、第２、第３および第４スイッチング
回路４１，４５，４４，４２は各々、内部スイッチ・コ
ンデンサを含み、加えて、各々位相発生器４８からの第
１および第２位相信号ＰＨ０，ＰＨ１を受けるように結
合されている。したがって、第１、第２、第３および第
４スイッチング回路４１，４５，４４，４２は、内部コ
ンデンサ上でサンプリングされ、コンデンサ上に蓄積さ
れた電荷の合計から出力信号が得られる。
回路４１，４５，４４，４２は各々、内部スイッチ・コ
ンデンサを含み、加えて、各々位相発生器４８からの第
１および第２位相信号ＰＨ０，ＰＨ１を受けるように結
合されている。したがって、第１、第２、第３および第
４スイッチング回路４１，４５，４４，４２は、内部コ
ンデンサ上でサンプリングされ、コンデンサ上に蓄積さ
れた電荷の合計から出力信号が得られる。
【００５５】図１のアナログ加算ブロック１８は、以下
の出力を発生する。
の出力を発生する。
【００５６】 出力＝櫛型（櫛型（Ｓ1)）＋櫛型（Ｓ２／Ｋ） ここで、Ｋは一定の整数である。
【００５７】図１のアナログ加算ブロック２８と比較す
ると、アナログ加算ブロック４９は、第１入力Ｓ１上で
二重櫛形フィルタ動作櫛型：（櫛型（Ｓｌ））を実行
し、第２入力Ｓ２上で櫛形フィルタ動作：櫛型（Ｓ２）
を実行し、２つの櫛形フィルタ結果を第３入力Ｓ３と加
算して、アナログ出力を発生する。アナログ出力は以下
の式で表される。
ると、アナログ加算ブロック４９は、第１入力Ｓ１上で
二重櫛形フィルタ動作櫛型：（櫛型（Ｓｌ））を実行
し、第２入力Ｓ２上で櫛形フィルタ動作：櫛型（Ｓ２）
を実行し、２つの櫛形フィルタ結果を第３入力Ｓ３と加
算して、アナログ出力を発生する。アナログ出力は以下
の式で表される。
【００５８】出力＝櫛型（櫛型（Ｓｌ））＋櫛型（Ｓ２
／Ｋ）＋Ｓ３／Ｋ**２ 図１のアナログ加算ブロック２８について行ったのと同
様の分析において、アナログ加算ブロック４９の出力は
以下の式で与えられる。
／Ｋ）＋Ｓ３／Ｋ**２ 図１のアナログ加算ブロック２８について行ったのと同
様の分析において、アナログ加算ブロック４９の出力は
以下の式で与えられる。
【００５９】出力＝遅延（Ｘ）＋Ｅｌ”／Ｋ**２＋遅延
（櫛型（櫛型（Ｅ２）））−遅延（櫛型（Ｅ２’／
Ｋ））＋Ｅ２”／Ｋ**２ ここで、Ｅ１”，Ｅ２”は第３デジタル変調器３６のノ
イズ・パラメータであり、他のパラメータは全て図１と
等しいパラメータである。その結果、ここでは、図１で
説明したような他の特徴は維持しつつ、帯域内ノイズを
１／Ｋ**２に低減させ、帯域外ノイズを二重櫛形によっ
て低減させることになる。
（櫛型（櫛型（Ｅ２）））−遅延（櫛型（Ｅ２’／
Ｋ））＋Ｅ２”／Ｋ**２ ここで、Ｅ１”，Ｅ２”は第３デジタル変調器３６のノ
イズ・パラメータであり、他のパラメータは全て図１と
等しいパラメータである。その結果、ここでは、図１で
説明したような他の特徴は維持しつつ、帯域内ノイズを
１／Ｋ**２に低減させ、帯域外ノイズを二重櫛形によっ
て低減させることになる。
【００６０】尚、上述の実施例に対する代替実施例も可
能であることは、当業者には認められよう。例えば、先
に示した補正ビット数よりも多いビット数の回路も同様
に構成することができる。また、全てのＬＰＦブロック
が等しくない回路も同様に可能である。更に、ブロック
３５の乗算定数(multiply constant)がブロック２５の
乗算定数の二乗ではない回路も可能である。
能であることは、当業者には認められよう。例えば、先
に示した補正ビット数よりも多いビット数の回路も同様
に構成することができる。また、全てのＬＰＦブロック
が等しくない回路も同様に可能である。更に、ブロック
３５の乗算定数(multiply constant)がブロック２５の
乗算定数の二乗ではない回路も可能である。
【図１】本発明によるノイズ相殺回路の好適実施例を示
す図。
す図。
【図２】図１のノイズ相殺回路３個によるカスケード構
成を、シフト・レジスタおよび櫛形フィルタ構成と共に
示す図。
成を、シフト・レジスタおよび櫛形フィルタ構成と共に
示す図。
【図３】図２のシフト・レジスタおよび櫛形フィルタ構
成を詳細に示す図。
成を詳細に示す図。
７ 出力端子 １０ Ｄ／Ａ回路 １１，１６ デジタル変調器 １２，１７ デジタル遅延ブロック １３ デジタルＬＰＦ １４ 減算ブロック １９ Ｌ−タップ一次櫛形フィルタ １５ 乗算ブロック １８ アナログ加算ブロック ５０ Ｄ／Ａ回路 ２１，２６，３６ デジタル変調器 ２９，３７ 櫛形フィルタ ２４，３４ 減算ブロック ２５，３５ 乗算ブロック ２２，２７，３０，３２ デジタル遅延ブロック ２３，３３ デジタルＬＰＦ ２８ アナログ加算ブロック ４０，４６ シフト・レジスタ ４１，４２，４４，４５ スイッチング回路 ４８ 位相発生器 ４３ 演算増幅器 ４９ アナログ加算ブロック
───────────────────────────────────────────────────── フロントページの続き (72)発明者 セージオ・リバーマン イスラエル国ナターニャ、アパートメント 25、ザルマン・スコアー・ストリート34
Claims (7)
- 【請求項１】シグマ−デルタ変調器とデータ出力とを有
するＤ／Ａ変換器と共に用いるためのノイズ相殺回路で
あって：前記回路は、 前記シグマ−デルタ変調器の誤差信号であって、前記変
調器の量子化誤差を表わす前記誤差信号を測定する誤差
測定手段；前記誤差信号を受けるように結合され、フィ
ルタ誤差信号を発生するフィルタ手段；前記Ｄ／Ａ変換
器のデータ出力に結合され、補償出力を発生するフィル
タ補償手段；前記フィルタ誤差信号を受けるように結合
され、該フィルタ誤差信号に応じて、スケーリングされ
たフィルタ誤差信号を発生するスケーリング手段；前記
スケーリングされたフィルタ誤差信号を受けるように結
合され、誤差データの単一ビット・ストリームを発生す
る変調手段；前記誤差データの単一ビット・ストリーム
と前記Ｄ／Ａ変換器からの補償出力とを加算し、補正出
力を発生する加算手段；をから成り、 前記誤差信号に対してフィルタ処理、スケーリングおよ
び変調を行い、前記データ出力を補償することにより、
量子化誤差を大幅に低減した補正出力を得ることを特徴
とするノイズ相殺回路。 - 【請求項２】前記誤差測定手段は、フィルタと、第１遅
延構成と、減算構成とから成ることを特徴とする請求項
１記載のノイズ相殺回路。 - 【請求項３】前記補償手段は、前記フィルタ手段に関連
する遅延を補償することを特徴とする請求項１または請
求項２記載のノイズ相殺回路。 - 【請求項４】前記補償手段は第２遅延構成であることを
特徴とする前出の請求項のいずれか１項記載のノイズ相
殺回路。 - 【請求項５】前記フィルタ手段は櫛形フィルタであるこ
とを特徴とする前出の請求項のいずれか１項記載のノイ
ズ相殺回路。 - 【請求項６】前出のいずれかの請求項のいずれか１項記
載のノイズ相殺回路を複数個含むカスケード状構成から
成ることを特徴とするノイズ相殺構成。 - 【請求項７】前記各回路の補償手段は、前記カスケード
内の回路の相対位置も補償することを特徴とする、請求
項６記載のノイズ相殺構成。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB9502586.2 | 1995-02-10 | ||
| GB9502586A GB2298096B (en) | 1995-02-10 | 1995-02-10 | Noise cancelling circuit and arrangement |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08274665A true JPH08274665A (ja) | 1996-10-18 |
Family
ID=10769367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8046563A Pending JPH08274665A (ja) | 1995-02-10 | 1996-02-07 | ノイズ相殺回路および構成 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5724038A (ja) |
| EP (1) | EP0726656B1 (ja) |
| JP (1) | JPH08274665A (ja) |
| KR (1) | KR100377037B1 (ja) |
| DE (1) | DE69609999T2 (ja) |
| GB (1) | GB2298096B (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100219155B1 (ko) * | 1996-09-11 | 1999-09-01 | 윤종용 | 디지탈/아날로그 변환장치 |
| CA2286978A1 (en) * | 1997-04-18 | 1998-10-29 | Jesper Steensgaard-Madsen | Oversampled digital-to-analog converter based on nonlinear separation and linear recombination |
| DE19851637A1 (de) * | 1998-11-10 | 2000-05-11 | Bosch Gmbh Robert | Sigma-Delta-Modulator und Verfahren zur Unterdrückung eines Quantisierungsfehlers in einem Sigma-Delta-Modulator |
| DE19854124C1 (de) * | 1998-11-24 | 2000-08-24 | Bosch Gmbh Robert | Sigma-Delta D/A-Wandler |
| WO2000039932A2 (en) * | 1998-12-14 | 2000-07-06 | Steensgaard Madsen Jesper | Serial d/a converter |
| US6473011B1 (en) | 1999-08-19 | 2002-10-29 | Jesper Steensgaard-Madsen | Serial D/A converter compensating for capacitor mismatch errors |
| DE69910591T2 (de) * | 1999-11-19 | 2004-06-24 | Ami Semiconductor Belgium Bvba | Wandlerschnittstellenanordnung mit einem Sigma-Delta-Modulator mit Nullpunktabgleich und Verstärkungseinstellung |
| US6535154B1 (en) * | 2001-11-05 | 2003-03-18 | Texas Instruments Incorporated | Enhanced noise-shaped quasi-dynamic-element-matching technique |
| DE10162566A1 (de) * | 2001-12-19 | 2003-08-21 | Siemens Ag | Sigma-Delta-Wandler mit Rauschunterdrückung |
| US7230996B2 (en) | 2002-06-13 | 2007-06-12 | Matsushita Electric Industrial Co., Ltd. | Transmitting circuit device and wireless communications device |
| US6741197B1 (en) * | 2003-01-13 | 2004-05-25 | Cirrus Logic, Inc. | Digital-to-analog converter (DAC) output stage |
| WO2005074139A2 (en) * | 2004-01-28 | 2005-08-11 | Koninklijke Philips Electronics N.V. | A da-converter system and a method for converting a multi-bit digital signal to an analog signal |
| EP1583245A3 (en) * | 2004-03-10 | 2006-09-13 | Matsushita Electric Industrial Co., Ltd. | Data converter device and data conversion method, and transmitter circuit, communications device and electronic device using the same |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2543095B2 (ja) * | 1987-09-14 | 1996-10-16 | 松下電器産業株式会社 | オ―バ―サンプリング型ｄ／ａ変換器 |
| US5235334A (en) * | 1992-03-30 | 1993-08-10 | Motorola, Inc. | Digital-to-analog converter with a linear interpolator |
| US5369403A (en) * | 1992-09-01 | 1994-11-29 | The State Of Oregon Acting By And Through The State Board Of Higher Education On Behalf Of Oregon State University | Dual quantization oversampling digital-to-analog converter |
| US5323157A (en) * | 1993-01-15 | 1994-06-21 | Motorola, Inc. | Sigma-delta digital-to-analog converter with reduced noise |
| US5414424A (en) * | 1993-08-26 | 1995-05-09 | Advanced Micro Devices, Inc. | Fourth-order cascaded sigma-delta modulator |
| US5585802A (en) * | 1994-11-02 | 1996-12-17 | Advanced Micro Devices, Inc. | Multi-stage digital to analog conversion circuit and method |
-
1995
- 1995-02-10 GB GB9502586A patent/GB2298096B/en not_active Expired - Fee Related
-
1996
- 1996-02-05 DE DE69609999T patent/DE69609999T2/de not_active Expired - Fee Related
- 1996-02-05 EP EP96101616A patent/EP0726656B1/en not_active Expired - Lifetime
- 1996-02-07 JP JP8046563A patent/JPH08274665A/ja active Pending
- 1996-02-10 KR KR1019960003231A patent/KR100377037B1/ko not_active IP Right Cessation
- 1996-02-12 US US08/599,742 patent/US5724038A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| DE69609999D1 (de) | 2000-10-05 |
| EP0726656B1 (en) | 2000-08-30 |
| GB2298096A (en) | 1996-08-21 |
| KR100377037B1 (ko) | 2003-06-09 |
| GB2298096B (en) | 1998-09-02 |
| US5724038A (en) | 1998-03-03 |
| DE69609999T2 (de) | 2001-03-01 |
| EP0726656A1 (en) | 1996-08-14 |
| KR960032908A (ko) | 1996-09-17 |
| GB9502586D0 (en) | 1995-03-29 |
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