KR100377037B1 - 잡음제거회로 - Google Patents

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Abstract

잡음 제거 회로(1)는 D/A 변환기와 함께 사용되며, 상기 D/A 변환기는 제 1 변조기(11)와 데이터 출력을 포함한다. 회로(1)는 변조기(11)의 양자화 에러 신호를 측정하는 에러 측정 수단(12, 13, 14)을 구비한다. 필터(19)는 에러 신호를 수신하고 필터 에러 신호를 제공한다. 필터 보상기(17)는 데이터 출력에 결합되어 보상된 출력을 제공한다. 스케일러(15)는 필터 에러 신호를 수신하도록 결합되어 스케일된 필터 에러 신호를 제공한다. 제 2 변조기(16)는 스케일된 필터 에러 신호를 수신하도록 결합되어 에러 데이터의 단일 비트 스트림을 제공한다. 가산 장치(18)는 에러 데이터의 단일 비트 스트림과 제 1 변조기에서 보상된 출력을 가산하여 정정된 출력을 제공하며, 상기 에러 신호가 여과되고 스케일 및 변조되며, 상기 데이터 출력은 보상되어 실질적으로 감소된 양자화 에러를 갖는 보상된 출력이 얻어진다.

Description

잡음 제거 회로
본 발명은 잡음 제거 회로에 관한 것이며 특히 D/A 변환기와 함께 사용하기위한 잡음 제거 회로에 관한 것이지만, 이에 한정된 것은 아니다.
오버 샘플된 시그마-델타 변조기와 같은, D/A 변환기에서, 디지탈 입력 신호는 아날로그 출력 신호로 변환된다. 먼저, 입력 신호가 보간되어 오버샘플 신호를 생성하고, 이는 N-비트의 신호를 발생하기 위해 디지탈 변조기에 의해 변조된다. 디지탈 변조기는 양자화기와 다수의 적분기들을 포함한다. N 비트 신호는 입력 신호와 유사한 저주파수 성분과 "양자화 잡음"을 가지며 "양자화 잡음"은 주로 고주파수 대역에 있으며 통상적으로 저역 필터로 제거된다.
이러한 장치에 있어서의 문제점은 일부 양자화 잡음이 통과 대역에 잔류하고 이 잡음은 샘플링 주파수만큼 증배된다는 점이다.
이 잡음을 줄이기 위한 공지된 방법은 양자화기의 입력으로부터 피드백 에러 신호를 제거하는 것을 포함한다. 그러나 이것은 출력 신호의 규모가 증대되고 실리콘 잡음 및 열 잡음과 같은 다른 관련된 디바이스의 잡음 증가를 초래한다.
본 발명은 상기의 단점이 저감되는 잡음 제거 회로를 제공하고자 한다.
본 발명에 따라 시그마 변조기와 데이터 출력을 갖는 D/A 변환기와 함께 사용하기 위한 잡음 제거 회로가 제공되는데, 상기 회로는, 시그마 델타 변조기의 에러 신호를 측정하기 위한 에러 측정 수단과, 변조기의 양자화 에러를 나타내는 에러 신호와, 에러 신호를 수신하도록 결합되고 필터 에러 신호를 제공하기 위한 필터링 수단과, D/A 변환기의 데이터 출력에 결합되고 보상된 출력을 제공하기 위한 필터 보상 수단과, 필터 에러 신호를 수신하도록 결합되고 필터 에러 신호에 의존하며 스케일된(scaled) 필터 에러 신호를 제공하기 위한 스케일링(scaling) 수단과, 스케일된 필터 에러 신호를 수신하도록 결합되고 에러 데이터의 단일 비트 스트림을 제공하기 위한 변조 수단과, 에러 데이터의 단일 비트 스트림과 D/A 변환기로부터의 보상된 출력을 가산하고 정정된 출력을 제공하기 위한 가산 수단을 포함하고, 상기 에러 신호는 여과되고 스케일 및 변조되며, 상기 데이터 출력은 보상되어 상기 정정된 출력이 실질적으로 감소된 양자화 에러를 갖도록 얻어지는 것을 특징으로 한다.
바람직하게도, 에러 측정 수단은 필터, 제 1 지연 장치 및 감산 장치를 포함한다. 상기 보상 수단은 바람직하게도 필터링 수단과 관련된 지연에 대해 보상한다.
바람직하게도 보상 수단은 제 2 지연 장치이다. 필터링 수단은 콤 필터(comb filter)이다.
바람직하게도 가산 수단은 시프트 레지스터들과 전환 커패시터(switched capacitor)들을 포함한다.
본 발명의 제 2 양태에 따라 캐스케이드 구성내에, 상술한 바와 같은, 다수의 잡음 제거 회로를 포함하는 잡음 제거 장치가 제공된다.
바람직하게도 각 회로의 보상 수단은 캐스케이드 구성내의 해당 회로의 상대적 위치의 보상도 행한다.
이 방법에서, 출력 신호의 스케일이 증대되거나 또는 다른 관련된 디바이스잡음의 증대를 초래하지 않고 통과 대역내의 잡음이 감소된다.
본 발명에 따른 D/A 변환기는 예로써, 첨부 도면을 참조로 이제 기술될 것이다.
제 1 도를 참조하면, 제 1 및 제 2 디지탈 변조기(11 및 16)를 각각 포함하는 D/A 회로(10)가 도시된다. 제 1 디지탈 변조기(11)는 입력 단자(5)에 결합되고 그로부터 보간된 입력 신호(I1)를 수신하는 입력과 단일 비트 스트림 출력 신호(01)를 발생하는 출력을 갖는다.
에러 측정 장치(6)는 입력 단자(5)로부터 보간된 입력 신호(I1)를 수신하도록 결합되고 제1 지연 출력 신호를 발생하는 제 1 디지탈 지연 블록(12), (공지된) 디지탈 LPF(저역 통과 필터; low pass filter; 13) 및 감산 블록(14)을 포함한다. 디지탈 LPF(13)는 유한 임펄스 반응 필터(finite output response filter)이고, 또한 제 1 디지탈 변조기(11)로부티의 단일 비트 스트림 출력 신호(01)를 수신하도록 접속되고, 필터 출력 신호를 제공한다.
감산 블록(14)은 제 1 지연 출력 블록(12)에서의 제 1 지연 출력 신호를 수신하고 디지탈 LPF(13)에서의 필터 출력 신호를 수신하도록 결합되고, 지연 출력신호에서 필터 출력 신호를 감산하고 감산 출력 신호를 제공한다.
제 2 디지탈 지연 블록(17)은 제 1 디지탈 변조기(11)에서 단일 비트 스트림출력 신호(01)를 수신하도록 결합되고 제 2 지연 출력 신호를 제공한다.
L-탭 1차 콤 필터(19)는 감산 블록(14)에서 감산 출력 신호를 수신하도록 결합되고 콤 필터 출력 신호를 제공한다. 증배 블록(15)은 콤 필터(19)로부터 콤 필터 출력 신호를 수신하도록 결합되고 증배 출력 신호를 제공하며, 증배 출력 신호는, 감산 출력 신호에 정수 K를 곱한다.
제 2 디지탈 변조기(16)는 증배 블록(15)에서 증배 출력 신호를 입력 신호(12)로 수신하도록 결합되고 입력 신호(12)에 따라 제 2 변조 출력 신호(02)를 제공한다.
아날로그 가산 블록(18)은 제 2 디지탈 지연 블록(17)에서 제 2 지연 출력 신호와 또한 제 2 디지탈 변조기(16)에서 제 2 변조 출력 신호를 수신하도록 결합되고 아날로그 가산 출력 신호(03)를 출력 단자(7)에 제공한다.
클럭 제어 입력은, 제 1 및 제 2 디지탈 변조기들(11 및 16), 제 1 및 제 2 지연 블록들(17 및 12), 디지탈 LPF(13) 그리고 아날로그 가산 블록(18)에 결합되고 회로(1)의 타이밍을 제어하기 위한 클럭 신호를 제공한다.
동작중, 각 클럭 신호에서, 제 1 디지탈 변조기(11)는 단일 비트 출력(01)을 발생하며, 이는 이하의 식에 의해, 베이스 밴드 주파수내에서 보간된 입력 신호(I1)의 주정값이다.
01 = I1 + E1 + E2
여기서, E1은 입력 신호(I1)의 베이스 밴드내에서 불필요한 잡음.
여기서, E2는 입력 신호(I1)의 베이스 밴드밖에서 불필요한 잡음.
각 클럭 신호에서, 제 1 디지탈 지연 블록(12)은 지연 보간 입력 신호(I1)를 발생하고, 지연은 파라미터(D)로 정의되고, 상기 지연에 대해 발생한 클럭 신호의 수를 결정한다.
또한 각 클럭 신호에서 제 1 디지탈 LPF(13)는 제 1 입력(I1)의 저역 통과 필터 추정값인 출력을 발생한다. 디지탈 LPF(13)의 필터링 기능을 정의하는 특성은디지탈 LPF 블록의 예시마다 바뀐다.
콤 필터(comb filter; 19)는 입력 신호의 콤 필터인 콤 필터 출력 신호를 발생시킨다. 콤 파라미터는 고정되며 각각의 예시에서 변할 수 있다.
디지탈 LPF(13)는 LPF(I1+E1+E2) = 지연(I1+E1)이 되도록 설계되며 따라서 필터 출력 신호 = 지연(I1 + E1)이다.
따라서 감산 출력 신호 = 지연(I1) - 지연(I1+E1)이며 두 지연은 서로 매치되도록 설계되며 따라서 감산된 출력 = -지연(E1)이다.
다음으로 콤 필터 출력 신호 = 콕(지연(K*E1)를 따른다.
또한 각각의 클락 신호에서, 제 2 디지탈 변조기(16)는 다음 식에 따라, 제 1 디지탈 변조기(11)와 유사한 방법으로 입력 신호(12)로부터 02를 발생시킨다.
02 + I2 + E1' + E2'
여기서, E1' 은 입력 신호 I2 의 베이스 밴드내의 잡음 신호이며
여기서, E2' 는 입력 신호 I2 의 베이스 밴드밖의 잡음 신호이다.
따라서, 02 = -지연(콤(K*E1)) + E1' + E2'
아날로그 가산 블록은 아날로그 콤을 포함하며 다음 등식에 따라 아날로그 가산 출력 신호 03 를 발생시킨다.
03 = 콤(지연(01)) + (02/K))
여기서 K 는 고정된 정수이다. 콤 필터 및 K 의 파라미터는 아날로그 가산 블록에 대해 고정된다.
아날로그 가산 블록(18)의 아날로그 콤이 콤 필터(19)의 콤 기능과 매치하고제 2 디지탈 지연 블록(17)의 지연이 제 1 디지탈 지연 블록(13)의 지연과 매치하면, 그것은 다음과 같다.
03 = 지연(콤(I1 + E2) - (E2'/K) - (E1'/K))
콤은 대역내의 신호 X 및 E1'에 영향을 미치지 않으며, 따라서 다음과 같다.
03 = 지연(I1) - E1'/K + 지연(콤(E2)) - (E2'/K)
결과로서 대역내의 잡음(E1)은 계수 K 에 의해 감소되고 대역밖의 잡음(E2)은 콤 필터 동작에 의해 감소된다. 상수 K 는 다소 큰 값이며 대역내 잡음에서 큰이익을 준다.
이 모든 것은 디지탈 변조기들의 성분 일치 불감성(component matching insensitivity)을 유지하는 동안 이루어진다.
제 2 도를 다시 참조하면, 제 1 도의 회로(10)와 유사한 구성요소 및 장치를 갖는 2개의 D/A 회로들을 사용하는 D/A 회로(50)가 도시된다. 다음 소자는 실질적으로 제 1 도의 대응부와 동일하다. 제 1, 제 2, 제 3 디지탈 변조기(21, 26 및 36), 제 1, 제 2 콤 필터(29 및 37), 제 1, 제 2 감산 블록(24 및 34), 제 1, 제 2 증배 블록(25 및 35), 제 1, 제 2, 제 3, 제 4 디지탈 지연 블록(22, 27, 32 및 37), 제 1, 제 2 디지탈 LPF(23 및 33).
D/A 회로(50)의 제 1 디지탈 변조기(21)는 입력 단자(20)애서 보간 입력 신호를 수신하도록 결합되고 그 보간 입력 신호(I1)를 수신하는 입력과 단일 비트 스트림 출력 신호(01)를 제공하는 출력을 갖는다. 제 1 및 제 2 디지탈 지연 브록(22, 27), 제 1 디지탈 LPF(23), 제 1 감산 블록(24), 제 1 콤 필터(29), 제 1증배 블록(25)은 모두 제 1 도의 그 대응부처럼 결합되고 배치된다. 제 1 디지탈 지연 블록(27)은 제 1 지연 출력 신호 S1 을 아날로그 가산 블록(28)에 제공한다.
제 2 디지탈 변조기(26)의 출력은 제 3 디지탈 지연 블록(30)의 입력에 결합된다. 디지탈 지연 블록(30)은 제 3 지연 출력 신호(S2)를 아날로그 가산 블록(28)에 제공한다.
제 2 디지탈 LPF(33)는 제 2 디지탈 변조기(26)에서 변조 출력을 수신하도록 결합되고 제 2 필터 출력 신호를 제공한다.
제 4 디지탈 지연 블록(32)은 제 1 콤 필터(29)에서 콤 필터 신호를 수신하도록 결합되고 지연 출력 신호를 제공한다. 제 2 감산 블록(34)은 제 3 디지탈 지연 블록(32)에서 제 3 지연 출력 신호를 수신하고 제 2 디지탈 LPF(33)에서 제 2 필터 출력 신호를 수신하도록 결합되고 지연 출력 신호에서 제 2 필터 출력 신호를감산하고 감산 출력 신호를 제공한다.
제 2 콤 필터(37)는 감산 블록(34)에서 감산 출력 신호를 수신하도록 결합되고 콤 필터 출력 신호를 제공한다. 증배 블록(15)은 콤 필터(19)에서 콤 필터 출력 신호를 수신하도록 결합되고 증배 축력 신호를 제공하며, 증배 출력 신호는 정수 K 에 의해 증배된 감산 출력 신호이다.
제 3 디지탈 변조기(36)는 제 2 증배 블록(35)에서 증배 출력 신호를 수신하도록 결합되고 이에 따라 제 3 변조 출력 신호(S3)를 제공한다.
아날로그 가산 블록(28)은 제 1 디지탈 지연 블록(27)에서 제 1 지연 출력신호(S1)와 제 2 디지탈 변조기(26)에서 제 2 변조 출력 신호(S2)와 제 3 디지탈변조기(36)에서 제 3 변조 출력 신호(S3)를 수신하도록 결합되고 출력 단자(39)에 가산 출력 신호를 제공한다.
클락 제어 입력은 제 1, 제 2, 제 3 디지탈 변조기(21, 26 및 36), 제 1. 제 2, 제 3, 제 4 지연 블록(27, 22, 32 및 30), 제 1, 제 2 디지탈 LPF(23 및 33), 아날로그 가산 블록(28)의 타이밍을 제어하기 위해 클록킹 신호를 제공한다.
제 3 도를 참조하면, 제 2 도의 아날로그 가산 블록(28)이 매우 상세하게 도시된다. 제 1 입력(S1)은 제 1 시프트 레지스터(40)에 결합되고 제 1 시프트 레지스터(40)는 2*L-1 탭 시프트 레지스터이다. 제 1 시프트 레지스터(40)는 입력 신호(S1)에 따라 2*L-1 비트의 제 1 출력 신호를 제공한다.
유사하게 제 2 입력(S2)은 제 2 시프트 레지스터(46)에 결합되며 제 2 시프트 레지스터(46)는 L 탭 시프트 레지스터이다. 제 2 시프트 레지스터(46)는 1 비트의 제 2 출력 신호를 제공한다.
제 3 입력(S3)은 제 3 스위칭 회로(44)에 결합되며 하기에 더 설명된다. 클록 제어 신호는 위상 발생기(48), 제 1, 제 2 시프트 레지스터(40 및 46)에도 연결된다. 위상 발생기(48)는 제 1 및 제 2 위상 출력들(PH0 및 PH1)을 제공하며 위상 출력은 클록 제어 입력을 통해 수신된 클록 제어 신호에 따라 오버랩되지 않는다.
제 1 스위칭 회로(41)는 제 1 시프트 레지스터(40)에서 제 1 출력 신호를 수신하도록 결합되고 제 1 스위칭 출력 신호를 제공한다. 제 2 스위칭 회로(45)는 제 2 시프트 레지스터(46)에서 제 2 출력 신호를 수신하도록 결합되고 제 2 스위징 출력 신호를 제공한다. 제 3 스위칭 회로(44)는 제 3 입력 신호(S3)를 수신하도록 결합되고 제 3 스위칭 출력을 제공한다.
제 4 스위칭 회로(42)는 제 1, 제 2, 제 3 스위칭 출력 신호를 포함하는 공통 입력을 수신하도록 결합되고 제 4 스위칭 출력 신호를 제공한다.
연산 증폭기(43)는 접지 단자에 접속된 비반전 입력과 공통 입력을 수신하도록 결합된 반전 입력을 갖는다. 연산 증폭기의 출력은 출력 단자에 접속되며, 클록 발생 회로(48)의 제 1 입력 클록은 클락 입력에 결합된다.
제 1, 제 2, 제 3, 제 4 스위칭 회로(41, 45, 44 및 42) 각각은 내부 스위칭 커패시터를 포함하며 커패시터 각각은 또한 위상 발생기(48)에서 제 1 및 제 2 위상 신호들(PH0 와 PH1)을 수신하도록 결합된다. 이러한 방법으로 제 1, 제 2, 제 3, 제 4 스위칭 회로(41, 45, 44 및 42)의 입력은 내부 커패시터로 샘플되고 커패시터에 축적된 전하를 합하여 출력 신호를 유도한다.
제 1 도의 아날로그 가산 블록(18)은 다음 출력을 발생시킨다.
출력 = 콤(콤(S1)) + 콤(S2/K)
여기서, K 는 고정된 정수이다.
비교하여, 아날로그 가산 블록(49)은 제 1 입력(S1)상에 이중 콤 필터링 동작: 콤(콤(S1))을 실행하고; 제 2 입력(S2)에서 콤 필터링 동작: 콤(S2)을 실행하며; 이 2개의 콤 필터링 결과를 제 3 입력(S3)에 가산하여 다음과 같은 아날로그 출력을 발생한다.
출력 = 콤(콤(S1)) + 콤(S2/K) + S3/K**2
제 1 도의 아날로그 가산 블록(28)을 실행하는 것과 유사한 분석에서 아날로그 가산 블록(49)의 출력은 다음과 같이 주어진다.
출력=지연(X)+E1"/K**2+지연(콤(콤(E2)))-지연(콤(E2'/K))+E2"/K**2
여기서 E1" 과 E2" 는 제 3 디지탈 변조기(36)의 잡음 파라미터이고 다른 파라미터들은 제 1 도의 파라미터들과 동일하다. 제 1 도에서 설명한 다른 특징들이 유지되는 동안 대역내 잡음은 K**2 만큼 감소하고 대역밖 잡음은 이중 콤만큼 감소한다.
상술한 실시예에 대한 대안적인 실시예도 가능함을 당업자는 인식할 것이다. 예를 들어, 상기에 나타난 보정 비트 수보다 많은 비트 수의 회로와 동일한 구성을 가질 수 있다. 모든 LPF 블록이 동일하지 않은 회로도 가능하다. 또한, 블록(35)의 증배 상수가 블록(25)의 증배 상수의 제곱이 아닌 회로도 가능하다.
제 1 도는 본 발명에 따른 잡음 제거 회로의 바람직한 실시예를 도시한 도면.
제 2 도는 시프트 레지스터와 콤 필터(comb filter) 장치가 있는 제 1 도의 3개의 잡음 제거 회로의 캐스케이드 배치를 도시한 도면.
제 3 도는 제 2 도의 시프트 레지스터와 콤 필터 장치를 상세히 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명 *
11 : 디지탈 변조기 12, 17 : 디지탈 지연 블록
13 : 디지탈 LPF 14 : 감산 블록
15 : 증배 블록 16 : 디지탈 변조기
18 : 아날로그 가산 블록 19 : 콤 필터
40, 46 : 시프트 레지스터 41, 42, 44, 45 : 스위칭 회로

Claims (8)

  1. 시그마-델타 변조기와 데이터 출력을 갖는 D/A 변환기를 함께 사용하기 위한 잡음 제거 회로에 있어서,
    시그마-델타 변조기의 에러 신호를 측정하는 에러 측정 수단으로서, 상기 에러 신호는 변조기의 양자화 에러를 나타내는, 상기 에러 측정 수단과,
    에러 신호를 수신하도록 결합되고 필터 에러 신호를 제공하는 필터링 수단과,
    D/A 변환기의 데이터 출력에 결합되고 보상된 출력을 제공하는 필터 보상 수단과,
    필터 에러 신호를 수신하도록 결합되고 상기 필터 에리 신호에 따라 스케일된 필터 에러 신호를 제공하는 스케일링 수단과,
    스케일된 필터 에러 신호를 수신하도록 결합되고 에러 데이터의 단일 비트스트림을 제공하는 변조 수단, 및
    에러 데이터의 단일 비트 스트림과 D/A 변환기에서 보상된 출력을 가산하고 정정된 출력을 제공하는 가산 수단을 포함하며,
    상기 에러 신호는 여과되고 스케일 및 변조되고 상기 데이터 출력은 보상되어 실질적으로 감소된 양자화 에러를 갖는 정정된 출력을 얻는 것을 특징으로 하는, 잡음 제거 회로.
  2. 제 1 항에 있어서, 상기 에러 측정 수단은 필터, 제 1 지연 장치 및 감산 장치를 구비하는, 잡음 제거 회로.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 보상 수단은 상기 필터 수단과 관련된 지연을 보상하는, 잡음 제거 회로.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 보상 수단은 제 2 지연 장치인, 잡음 제거 회로.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 필터 수단은 콤 필터인, 잡음 제거 회로.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 가산 수단은 시프트 래지스터들과 스위치 캐패시터들을 포함하는, 잡음 제거 회로.
  7. 캐스케이드 구성에서, 제 1 항 또는 제 2 항의 다수의 잡음 제거 회로들을 구비하는, 잡음 제거 장치.
  8. 제 4 항에 있어서, 각 회로의 보상 수단은 또한 캐스케이드내의 회로의 상대적 위치를 보상하는, 잡음 제거 회로.
KR1019960003231A 1995-02-10 1996-02-10 잡음제거회로 KR100377037B1 (ko)

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