JP2020086440A - ピクセルセンシング装置及び同装置を含む有機発光表示装置 - Google Patents

Abstract

【課題】パネルノイズの影響を最小化し、センシングの精度と信頼性を向上させるようにしたピクセルセンシング装置と、同装置を含む有機発光表示装置を提供する。【解決手段】本発明に係るピクセルセンシング装置は、表示パネルのセンシングラインを介してピクセルに接続され、ピクセルから流出されるピクセル電流を積分して積分器の出力電圧を生成する電流積分器と積分器の出力電圧をサンプリング及びホールディングするサンプルアンドホールド部と、サンプルアンドホールド部から出力された積分器の出力電圧をデジタル信号に変換するアナログ−デジタル変換部と、ピクセル電流に混入されたパネルノイズにより積分器の出力電圧が歪曲されることを最小化する第１キャパシタを含む。【選択図】図７

Description

本発明は、有機発光表示装置に関する。

アクティブマトリックス型の有機発光表示装置は、有機発光ダイオード（Organic Light Emitting Diode：以下、「ＯＬＥＤ」と称する）と駆動ＴＦＴ（Thin Film Transistor）をそれぞれ含むピクセルをマトリクスの形に配列し、映像データの階調に応じて、ピクセルにおいて実現される映像の輝度を調節する。駆動ＴＦＴは、ゲート電極とソース電極との間にかかる電圧（以下、「ゲート−ソース間電圧」と称する）に基づいてＯＬＥＤに流れるピクセル電流を制御する。ピクセル電流に応じて、ＯＬＥＤの発光量及び画面の輝度が決定される。

駆動ＴＦＴのしきい値電圧と電子移動度、ＯＬＥＤの動作点電圧などは、ピクセルの駆動特性を決定するため、すべてのピクセルにおいて同じでなければならない。しかし、工程特性、時間変化特性など、様々な原因によってピクセルの駆動特性がばらつくことがある。このような駆動特性の違いは、輝度に偏差をもたらし、所望する画像の実現を困難にする。ピクセル間の輝度偏差を補償するために、ピクセルの駆動特性をセンシングし、そのセンシング結果に基づいて、入力映像のデータを補正する外部補償技術が知られている。

外部補償技術においてピクセルの駆動特性をセンシングするために、電流積分器を用いて、駆動ＴＦＴに流れるピクセル電流をセンシングする方式がある。この方式は、積分器の基準電圧と積分器の出力電圧との間の電圧差を介してピクセル電流の変化を探り出す。

電流積分器は、表示パネルのセンシングラインを介して、各ピクセルに接続される。したがって、電流積分器を介してセンシングされるピクセル電流にパネルノイズが反映されることがある。パネルノイズは、工程特性、駆動環境など、さまざまな原因によって起こり、種々のサイズのセンシングチャネルに影響を与える。このようなパネルノイズは、積分器アンプを介して増幅され、積分器の出力電圧を歪曲させるので、同じピクセル電流をセンシングしても、そのセンシング結果が電流積分器間で異なることがある。

従って、本発明の目的は、パネルノイズの影響を最小化し、センシングの正確性と信頼性を向上させることができるピクセルセンシング装置と、それを含む有機発光表示装置を提供することにある。

本発明の上記目的を達成するために、本発明の実施形態に係るピクセルセンシング装置は、表示パネルのセンシングラインを介してピクセルに接続され、ピクセルから流出されるピクセル電流を積分して積分器の出力電圧を生成する電流積分器と、積分器の出力電圧をサンプリング及びホールディングするサンプルアンドホールド部と、サンプルアンドホールド部から出力された積分器の出力電圧をデジタル信号に変換するアナログ−デジタル変換部と、ピクセル電流に混入されたパネルノイズにより、積分器の出力電圧が歪曲されることを最小化する第１キャパシタを含む。

前述のように、本発明は、センシング部内に電流積分器と一緒にパネルノイズ抑制用キャパシタを備えることにより、積分器の出力電圧に混入されるパネルノイズの量を最小化してセンシングの正確性と信頼性を高めることができる。

さらに、本発明は、センシング部内にオフセット除去回路をさらに備えることにより、積分器アンプのオフセットにより、積分器の出力電圧が歪曲される程度を最小化してセンシングの正確性と信頼性をさらに高めることができる。

本発明の実施形態に係る有機発光表示装置を示す図である。 図１の表示パネルに備えられたピクセルアレイの一例を示す図である。 図２のピクセルアレイに接続されたデータ駆動部の構成を示す図である。 図３に示されたピクセルの等価回路図である。 図２のピクセルアレイに接続されたデータ駆動部の他の構成を示す図である。 図５に示されたピクセルの等価回路図である。 本発明の一実施形態に係るピクセルセンシング装置を示す図である。 図７のピクセルセンシング装置の駆動波形図である。 図７のピクセルセンシング装置の動作を示す図である。 図７のピクセルセンシング装置の動作を示す別の図である。 本発明の他の実施形態に係るピクセルセンシング装置を示す図である。 図１１のピクセルセンシング装置の駆動波形図である。 図１１のピクセルセンシング装置の動作を示す図である。 図１１のピクセルセンシング装置の動作を示す別の図である。 図１１のピクセルセンシング装置の動作を示す更に別の図である。 パネルノイズ改善に関するシミュレーション結果を示す図である。 パネルノイズ改善に関するシミュレーション結果を示す別の図である。

本発明の利点及び特徴、そしてそれらを達成する方法は添付される図面と共に詳細に後述される実施形態を参照すると明確になる。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる多様な形態で実現されるものであり、但し、本実施形態は、本発明の開示が完全するようにし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、請求項の範疇によって定義されるだけである。

本発明の実施形態を説明するための図で開示された形状、大きさ、比率、角度、個数などは例示的なものなので、本発明が、示された事項に限定されるものではない。明細書全体に亘って同一参照符号は同一の構成要素を指す。本明細書上で言及された「含む」、「有する」、「なる」などが用いられる場合、「〜だけ」が使用されない限り、他の部分が追加されることができる。構成要素を単数で表現した場合に特に明示的な記載事項がない限り、複数が含まれる場合を含む。

構成要素を解釈することにおいて、別の明示的な記載がなくても誤差の範囲を含むものと解釈する。

位置関係の説明である場合、例えば、「〜の上に」、「〜の上部に」、「〜の下部に」、「〜の隣に」などで、二つの部分の位置関係が説明される場合、「すぐに」または「直接」が使用されない限り、二つの部分の間に１つ以上の他の部分が位置することもできる。

第１、第２などがさまざまな構成要素を叙述するために使用することがあるが、この構成要素はこれらの用語によって制限されない。これらの用語は、ただ一つの構成要素を他の構成要素と区別するために使用されるものである。したがって、以下で言及される第１構成要素は、本発明の技術的思想内で第２構成要素で有り得る。

本発明において表示パネルの基板上に形成されるピクセル回路は、ｎ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）構造のＴＦＴで実現されるかまたはｐ型ＭＯＳＦＥＴ構造のＴＦＴに実現されることもできる。ＴＦＴは、ゲート（gate）、ソース（source）及びドレイン（drain）を含む３電極素子である。ソースは、キャリア（carrier）をトランジスタに供給する電極である。ＴＦＴ内でのキャリアは、ソースから流れ始める。ドレインはＴＦＴ内のキャリアが外部に出るための電極である。つまり、ＭＯＳＦＥＴでのキャリアの流れは、ソースからドレインに流れる。ｎ型ＴＦＴ（ＮＭＯＳ）の場合、キャリアが電子（electron）であるため、ソースからドレインに電子が流れることができるよう、ソース電圧をドレイン電圧より低くする。ｎ型ＴＦＴで電子がソースからドレインの方向に流れるため、電流は、ドレインからソースの方向に流れる。ｐ型ＴＦＴ（ＰＭＯＳ）の場合、キャリアが正孔（hole）であるため、ソースからドレインに正孔が流れることができるように、ソース電圧をドレイン電圧より高くする。ｐ型ＴＦＴにおいては、正孔がソースからドレインの方向に流れるため、電流がソースからドレインの方向に流れる。ＭＯＳＦＥＴのソースとドレインは、固定されたものではないことに注意しなければならない。例えば、ＭＯＳＦＥＴのソースとドレインは、印加電圧に応じて変更されることができる。

一方、本明細書においてＴＦＴの半導体層は、酸化物素子、アモルファスシリコン素子、ポリシリコン素子の内、少なくともいずれか一つで実現することができる。

以下、添付された図面を参照して、本明細書の実施形態を詳細に説明する。以下の説明において、本明細書に関連する公知の機能あるいは構成についての具体的な説明が本明細書の要旨を不必要に曖昧にすることができると判断される場合には、その詳細な説明を省略する。

図１は、本発明の実施形態に係る有機発光表示装置を示す図である。そして、図２は、図１の表示パネルに備えられたピクセルアレイの一例を示す図である。

図１及び図２を参照すると、本発明の一実施形態に係る有機発光表示装置は、表示パネル１０、ドライバＩＣ（Ｄ−ＩＣ）２０、補償ＩＣ３０、ホストシステム４０、及び貯蔵メモリ５０を含むことができる。本発明のパネル駆動部は、表示パネル１０に備えられたゲート駆動部１５と、ドライバＩＣ（Ｄ−ＩＣ）２０に内蔵されたデータ駆動部２５を含む。

表示パネル１０には、複数のピクセルライン（ＰＮＬ１〜ＰＮＬ４）が備えられ、各ピクセルラインには複数のピクセル（ＰＸＬ）と、複数の信号ラインが備えられる。本発明で説明される「ピクセルライン」は、物理的な信号ラインではなく、ゲートラインの延長方向に沿って互いに隣接したピクセル（ＰＸＬ）と信号ラインの集合体を意味する。信号ラインは、ピクセル（ＰＸＬ）にディスプレイ用のデータ電圧（ＶＤＩＳ）とセンシング用データ電圧（ＶＳＥＮ）を供給するためのデータライン１４０、ピクセル（ＰＸＬ）に基準電圧（ＶＲＥＦ）を供給するための基準電圧ライン１５０、ピクセル（ＰＸＬ）にゲート信号を供給するゲートライン１６０、及びピクセル（ＰＸＬ）に高電位ピクセル電圧を供給するための高電位電源ライン（ＰＷＬ）を含むことができる。

表示パネル１０のピクセル（ＰＸＬ）はマトリックス形態に配置され、ピクセルアレイ（Pixel array）を構成する。図２のピクセルアレイに含まれた各ピクセル（ＰＸＬ）は、データライン１４０の内のいずれか１つに接続され、かつ基準電圧ライン１５０の内のいずれか１つに接続され、かつ高電位電源ライン（ＰＷＬ）の内のいずれか１つに接続され、かつゲートライン１６０の内のいずれか１つに接続すされる。図２のピクセルアレイに含まれた各ピクセル（ＰＸＬ）を、複数のゲートライン１６０に接続することもできる。そして、図２のピクセルアレイに含まれた各ピクセル（ＰＸＬ）は、電源生成部から低電位ピクセル電圧の供給を受けることができる。電源生成部は、低電位電源ラインまたはパッド部を通して低電位ピクセル電圧をピクセル（ＰＸＬ）に供給することができる。

表示パネル１０には、ゲート駆動部１５を内蔵させることができる。

ゲート駆動部１５は、図２のピクセルアレイのゲートライン１６０に接続された複数のステージを含むことができる。ステージは、ピクセル（ＰＸＬ）のスイッチ素子を制御するためのゲート信号を生成してゲートライン１６０に供給することができる。

ドライバＩＣ（Ｄ−ＩＣ）２０は、タイミング制御部２１と、データ駆動部２５を含む。データ駆動部２５は、センシング部２２と駆動電圧生成部２３を含むことができるが、これに限定されない。

タイミング制御部２１は、ホストシステム４０から入力されるタイミング信号、例えば垂直同期信号（Ｖｓｙｎｃ）、水平同期信号（Ｈｓｙｎｃ）、ドットクロック信号（ＤＣＬＫ）及びデータイネーブル信号（ＤＥ）などを参照して、ゲート駆動部１５の動作タイミングを制御するためのゲートタイミング制御信号（ＧＤＣ）と、データ駆動部２５の動作タイミングを制御するためのデータタイミング制御信号（ＤＤＣ）を生成することができる。

データタイミング制御信号（ＤＤＣ）は、ソーススタートパルス（Source Start Pulse）、ソースサンプリングクロック（Source Sampling Clock）、及びソース出力イネーブル信号（Source Output Enable）などを含むことができるが、これらに限定されない。ソーススタートパルスは、駆動電圧生成部２３のデータサンプリング開始タイミングを制御する。ソースサンプリングクロックは、ライジングまたはフォーリングエッジに基づいて、データのサンプリングタイミングを制御するクロック信号である。ソース出力イネーブル信号は、駆動電圧生成部２３の出力タイミングを制御する。

ゲートタイミング制御信号（ＧＤＣ）は、ゲートスタートパルス（Gate Start Pulse）、ゲートシフトクロック（Gate Shift Clock）などを含むことができるが、これに限定されない。ゲートスタートパルスは、最初のゲートの出力を生成するステージに印加され、そのステージの動作を活性化する。ゲートシフトクロックはステージに共通に入力されるものとして、ゲートスタートパルスをシフトさせるためのクロック信号である。

タイミング制御部２１はパネル駆動部の動作タイミングを制御することにより、パワーオン期間、各フレームの垂直アクティブ期間、各フレームの垂直ブランク期間、及びパワーオフ期間の内の少なくとも一つの期間でピクセル（ＰＸＬ）の駆動特性をセンシングすることができる。ここで、パワーオン期間は、システムの電源が印加された後から画面がオンになるまでの期間であり、パワーオフの期間は、画面がオフになってから、システムの電源がオフになるまでの期間である。垂直アクティブ期間は、画面の再生のためのビデオデータが表示パネル１０に書き込まれる期間であり、垂直ブランク期間は隣接した垂直アクティブ期間の間に位置し、映像データの書き込みが停止される期間である。ピクセル（ＰＸＬ）の駆動特性は、ピクセル（ＰＸＬ）に含まれた駆動素子のしきい値電圧と電子移動度を含む。

タイミング制御部２１は、表示パネル１０のピクセルライン（ＰＮＬ１〜ＰＮＬ４）のセンシング駆動タイミングとディスプレイ駆動タイミングを決められたシーケンスに基づいて制御することにより、ディスプレイ駆動とセンシング駆動を実現することができる。

タイミング制御部２１は、ディスプレイ駆動のためのタイミング制御信号（ＧＤＣ、ＤＤＣ）とセンシング駆動のためのタイミング制御信号（ＧＤＣ、ＤＤＣ）を互いに異なるように生成することができる。センシング駆動は、センシング対象ピクセルのラインに含まれたピクセル（ＰＸＬ）にセンシング用データ電圧（ＶＳＥＮ）を書き込んで、当該ピクセル（ＰＸＬ）の駆動特性をセンシングし、センシング結果のデータ（ＳＤＡＴＡ）に基づいて、当該ピクセル（ＰＸＬ）の駆動特性の変化を補償するための補償値を更新することを意味する。そして、ディスプレイ駆動は、更新された補償値に基づいて、当該ピクセル（ＰＸＬ）に入力されるデジタル映像データを補正し、補正された映像データ（ＣＤＡＴＡ）に対応するディスプレイ用のデータ電圧（ＶＤＩＳ）を当該ピクセル（ＰＸＬ）に印加して、入力映像を表示することを意味する。

駆動電圧生成部２３は、デジタル信号をアナログ信号に変換するデジタル−アナログ変換器（Digital to Analog converter、以下ＤＡＣと称する）で実現される。駆動電圧生成部２３は、センシング駆動に必要なセンシング用データ電圧（ＶＳＥＮ）とディスプレイ駆動に必要なディスプレイ用データ電圧（ＶＤＩＳ）を生成して、データライン１４０に供給する。駆動電圧生成部２３は、センシング駆動とディスプレイの駆動にさらに必要な基準電圧（ＶＲＥＦ）を生成して基準電圧ライン１５０に供給する。

ディスプレイ用データ電圧（ＶＤＩＳ）は、補償ＩＣ３０で補正されたデジタル映像データ（ＣＤＡＴＡ）のデジタル−アナログ変換結果として、階調値と補正値に基づいてピクセル単位で、その大きさが変化し得る。センシング用データ電圧（ＶＳＥＮ）は、カラーごとに駆動素子の駆動特性が相違することを考慮して、Ｒ（赤色）、Ｇ（緑色）、Ｂ（青色）、Ｗ（白色）の各ピクセルの単位で異なるように設定することができる。

センシング部２２は、センシング駆動のために、ピクセル（ＰＸＬ）の駆動特性、例えば、駆動素子のしきい値電圧と電子移動度、発光素子の動作点電圧をセンシングラインを介してセンシングすることができる。センシングラインは、データライン１４０で実現されることもでき、基準電圧ライン１５０で実現されることもできる。ただし、データライン１４０をセンシングラインに活用すれば、データ出力チャンネルとセンシングチャネルを一元化することができ、ドライバＩＣ（Ｄ−ＩＣ）２０のパッド数を削減できる点で有利である。センシング部２２は、各ピクセル（ＰＸＬ）に流れるピクセル電流を直接センシングする電流センシング型で実現されることができる。このため、センシング部２２は、電流積分器とパネルノイズ抑制用キャパシタを含むことができるが、これについては図７を参照しながら詳細に説明する。また、センシング部２２は、電流積分器とパネルノイズ抑制用キャパシタとオフセット除去回路を含むことができるが、これについては図１１を参照しながら詳細に説明する。

センシング部２２は、複数のアナログセンシング値を、複数のＡＤＣ（Aanlog-Digital Conveter）を用いて同時に並列処理することもでき、複数のアナログセンシング値を、１つのＡＤＣを用いて順次直列処理することもできる。ＡＤＣのサンプリング速度とセンシングの精度はトレードオフ（Trade-off）の関係にある。並列処理方式のＡＤＣは、直列処理方式のＡＤＣに比べてサンプリング速度を遅くすることができ、センシングの精度を高めるために有利である。ＡＤＣは、フラッシュタイプのＡＤＣ、トラッキング（tracking）技法を用いたＡＤＣ、連続近似レジスタタイプ（Successive Approximation Register type）のＡＤＣなどで実現されることができる。ＡＤＣは、あらかじめ決められたセンシングレンジに応じて、アナログセンシング値をデジタルセンシング結果データ（ＳＤＡＴＡ）に変換した後、貯蔵メモリ５０とセンシング出力制御部２７に供給する。

貯蔵メモリ５０は、センシング駆動時センシング部２２から入力されるデジタルセンシング結果データ（ＳＤＡＴＡ）を貯蔵する。貯蔵メモリ５０は、フラッシュメモリで実現されることができるが、これに限定されない。

補償ＩＣ３０は、補償部３１と補償メモリ３２を含むことができる。補償メモリ３２は、貯蔵メモリ５０から読み込んだデジタルセンシング結果データ（ＳＤＡＴＡ）を補償部３１に伝達する。補償メモリ３２は、ＲＡＭ（Random Access Memory）、例えば、ＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic ＲＡＭ）で有り得るが、これに限定されない。補償部３１は、貯蔵メモリ５０から読み込んだデジタルセンシング結果データ（ＳＤＡＴＡ）に基づいて、各ピクセルごとに補償オフセット（Offset）と補償ゲイン（Gain）を演算し、演算された補償オフセットと補償ゲインに従って、ホストシステム４０から入力を受けた映像データを補正し、補正された映像データ（ＣＤＡＴＡ）をドライバＩＣ２０に供給する。

図３は図２のピクセルアレイに接続されたデータ駆動部２５の一構成を示す図である。図３のデータ駆動部２５は、ピクセル（ＰＸＬ）の駆動特性を、基準電圧ライン１５０を介してセンシングする。

図３を参照すると、データ駆動部２５は、データライン１４０を介してピクセル（ＰＸＬ）の第１ノード（駆動素子のゲート電極に接続される）に接続され、基準電圧ライン１５０を通じてピクセル（ＰＸＬ）の第２ノード（駆動素子のソース電極に接続される）に接続されることができる。ピクセル（ＰＸＬ）の第２ノードにはピクセル電流（ＩＰＩＸ）が流れるので、第２スイッチ素子を介して第２ノードに接続された基準電圧ライン１５０をセンシングラインとして活用することができる。

基準電圧ライン１５０は、接続スイッチ（ＳＸ１、ＳＸ２）を介して駆動電圧生成部２３とセンシング部２２に選択的に接続される。駆動電圧生成部２３は、センシング用データ電圧（ＶＳＥＮ）とディスプレイ用のデータ電圧（ＶＤＩＳ）を生成する第１駆動電圧生成部（ＤＡＣ１）、及び基準電圧（ＶＲＥＦ）を生成する第２駆動電圧生成部（ＤＡＣ２）を含むことができる。基準電圧ライン１５０と第２駆動電圧生成部（ＤＡＣ２）との間には、第１接続スイッチ（ＳＸ１）が接続され、基準電圧ライン１５０とセンシング部２２との間には、第２接続スイッチ（ＳＸ２）が接続される。第１接続スイッチ（ＳＸ１）と第２接続スイッチ（ＳＸ２）は選択的にターンオンされる。基準電圧（ＶＲＥＦ）がピクセル（ＰＸＬ）に書き込まれるタイミングに同期して、第１接続スイッチ（ＳＸ１）のみターンオンされ、ピクセル（ＰＸＬ）に流れるピクセル電流（ＩＰＩＸ）をセンシングするタイミングに同期して第２接続スイッチ（ＳＸ２）のみターンオンされる。したがって、基準電圧ライン１５０は、第１及び第２接続スイッチ（ＳＸ１、ＳＸ２）を介して第２駆動電圧生成部（ＤＡＣ２）とセンシング部２２に選択的に接続される。

図４は、図３に示されたピクセルの等価回路図である。

図４を参照すると、基準電圧ライン１５０をセンシングラインとして活用するピクセル（ＰＸＬ）はＯＬＥＤ、駆動ＴＦＴ（ＤＴ）、スイッチＴＦＴ（ＳＴ１、ＳＴ２）、及びストレージキャパシタ（Ｃｓｔ）を含む。駆動ＴＦＴ（ＤＴ）とスイッチＴＦＴ（ＳＴ１、ＳＴ２）はＮＭＯＳで実現されることができるが、これに限定されない。

ＯＬＥＤは、駆動ＴＦＴ（ＤＴ）から引き込まれるピクセル電流に対応した強さで発光する発光素子である。ＯＬＥＤのアノード電極は、第２ノード（Ｎ２）に接続され、カソード電極は、低電位ピクセル電圧（ＥＶＳＳ）の入力端に接続される。

駆動ＴＦＴ（ＤＴ）は、ゲート−ソース間電圧に対応してピクセル電流を生成する駆動素子である。駆動ＴＦＴ（ＤＴ）のゲート電極は、第１ノード（Ｎ１）に接続され、第１電極は、高電位電源ライン（ＰＷＬ）を介して高電位ピクセル電圧（ＥＶＤＤ）の入力端に接続され、第２電極は、第２ノード（Ｎ２）に接続される。

スイッチＴＦＴ（ＳＴ１、ＳＴ２）は、駆動ＴＦＴ（ＤＴ）のゲート−ソース間電圧を設定し、駆動ＴＦＴ（ＤＴ）の第２電極と基準電圧ライン１５０を接続するスイッチ素子である。

第１スイッチＴＦＴ（ＳＴ１）は、データライン１４０と第１ノード（Ｎ１）との間に接続され、ゲートライン１６０からのゲート信号（ＳＣＡＮ）によってターンオンされる。第１スイッチＴＦＴ（ＳＴ１）は、ディスプレイ駆動またはセンシング駆動のためのプログラミング時にターンオンされる。第１スイッチＴＦＴ（ＳＴ１）がターンオンされるとき、センシング用データ電圧（ＶＳＥＮ）またはディスプレイ用のデータ電圧（ＶＤＩＳ）が第１ノード（Ｎ１）に印加される。第１スイッチＴＦＴ（ＳＴ１）のゲート電極は、ゲートライン１６０に接続され、第１電極は、データライン１４０に接続され、第２電極は、第１ノード（Ｎ１）に接続される。

第２スイッチＴＦＴ（ＳＴ２）は、基準電圧ライン１５０と第２ノード（Ｎ２）との間に接続され、ゲートライン１６０からのゲート信号（ＳＣＡＮ）によってターンオンされる。第２スイッチＴＦＴ（ＳＴ２）は、ディスプレイ駆動またはセンシング駆動のためのプログラミング時にターンオンされ、基準電圧（ＶＲＥＦ）を第２ノード（Ｎ２）に印加する。また、第２スイッチＴＦＴ（ＳＴ２）は、センシング駆動中のセンシング期間でもターンオンされ、駆動ＴＦＴ（ＤＴ）で生成されたピクセル電流を基準電圧ライン１５０に印加する。第２スイッチＴＦＴ（ＳＴ２）のゲート電極は、ゲートライン１６０に接続され、第１電極は、基準電圧ライン１５０に接続され、第２電極は、第２ノード（Ｎ２）に接続される。

ストレージキャパシタ（Ｃｓｔ）は、第１ノード（Ｎ１）と第２ノード（Ｎ２）との間に接続され、駆動ＴＦＴ（ＤＴ）のゲート−ソース間電圧を一定期間維持する。

図５は、図２のピクセルアレイに接続されたデータ駆動部２５の他の構成を示す図である。図５のデータ駆動部２５は、ピクセル（ＰＸＬ）の駆動特性を、データライン１４０を介してセンシングする。

図５を参照すると、データ駆動部２５は、基準電圧ライン１５０を介してピクセル（ＰＸＬ）の第１ノード（駆動素子のゲート電極）に接続され、データライン１４０を通じてピクセル（ＰＸＬ）の第２ノード（駆動素子のソース電極）に接続されることができる。ピクセル（ＰＸＬ）の第２ノードには、ピクセル電流（ＩＰＩＸ）が流れるので、第２スイッチ素子を介して第２ノードに接続されたデータライン１４０をセンシングラインとして活用することができる。

データライン１４０は、接続スイッチ（ＳＸ１、ＳＸ２）を介して、駆動電圧生成部２３とセンシング部２２に選択的に接続される。駆動電圧生成部２３は、センシング用データ電圧（ＶＳＥＮ）とディスプレイ用のデータ電圧（ＶＤＩＳ）を生成する第１駆動電圧生成部（ＤＡＣ１）、及び基準電圧（ＶＲＥＦ）を生成する第２駆動電圧生成部（ＤＡＣ２）を含むことができる。データライン１４０と第１駆動電圧生成部（ＤＡＣ１）との間には、第１接続スイッチ（ＳＸ１）が接続され、データライン１４０とセンシング部２２との間には、第２接続スイッチ（ＳＸ２）が接続される。第１接続スイッチ（ＳＸ１）と第２接続スイッチ（ＳＸ２）は選択的にターンオンされる。センシング用データ電圧（ＶＳＥＮ）とディスプレイ用データ電圧（ＶＤＩＳ）がピクセル（ＰＸＬ）に書き込まれるタイミングに同期して、第１接続スイッチ（ＳＸ１）のみターンオンされ、ピクセル（ＰＸＬ）に流れるピクセル電流（ＩＰＩＸ）をセンシングするタイミングに同期して第２接続スイッチ（ＳＸ２）のみターンオンされる。したがって、データライン１４０は、第１及び第２接続スイッチ（ＳＸ１、ＳＸ２）を介して第１駆動電圧生成部（ＤＡＣ１）とセンシング部２２に選択的に接続される。

図６は、図５に示されたピクセルの等価回路図である。

図６を参照すると、データライン１４０をセンシングラインとして活用するピクセル（ＰＸＬ）は、ＯＬＥＤ、駆動ＴＦＴ（ＤＴ）、スイッチＴＦＴ（ＳＴ１、ＳＴ２）、及びストレージキャパシタ（Ｃｓｔ）を含む。駆動ＴＦＴ（ＤＴ）とスイッチＴＦＴ（ＳＴ１、ＳＴ２）はＮＭＯＳで実現されることができるが、これに限定されない。

ＯＬＥＤは、駆動ＴＦＴ（ＤＴ）から引き込まれるピクセル電流に対応する強さで発光する発光素子である。ＯＬＥＤのアノード電極は、第２ノード（Ｎ２）に接続され、カソード電極は、低電位ピクセル電圧（ＥＶＳＳ）の入力端に接続される。

駆動ＴＦＴ（ＤＴ）は、ゲート−ソース間電圧に対応してピクセル電流を生成する駆動素子である。駆動ＴＦＴ（ＤＴ）のゲート電極は、第１ノード（Ｎ１）に接続され、第１電極は、高電位電源ライン（ＰＷＬ）を介して高電位ピクセル電圧（ＥＶＤＤ）の入力端に接続され、第２電極は、第２ノード（Ｎ２）に接続される。

スイッチＴＦＴ（ＳＴ１、ＳＴ２）は、駆動ＴＦＴ（ＤＴ）のゲートーソース間電圧を設定し、駆動ＴＦＴ（ＤＴ）の第２電極とデータライン１４０を接続するスイッチ素子である。

第１スイッチＴＦＴ（ＳＴ１）は、基準電圧ライン１５０と第１ノード（Ｎ１）との間に接続され、ゲートライン１６０からのゲート信号（ＳＣＡＮ）によってターンオンされる。第１スイッチＴＦＴ（ＳＴ１）は、ディスプレイ駆動またはセンシング駆動のためのプログラミング時にターンオンされる。第１スイッチＴＦＴ（ＳＴ１）がターンオンされるとき、基準電圧（ＶＲＥＦ）が第１ノード（Ｎ１）に印加される。第１スイッチＴＦＴ（ＳＴ１）のゲート電極は、ゲートライン１６０に接続され、第１電極は、基準電圧ライン１５０に接続され、第２電極は、第１ノード（Ｎ１）に接続される。

第２スイッチＴＦＴ（ＳＴ２）は、データライン１４０と第２ノード（Ｎ２）との間に接続され、ゲートライン１６０からのゲート信号（ＳＣＡＮ）によってターンオンされる。第２スイッチＴＦＴ（ＳＴ２）は、ディスプレイ駆動またはセンシング駆動のためのプログラミング時にターンオンされ、センシング用データ電圧（ＶＳＥＮ）またはディスプレイ用のデータ電圧（ＶＤＩＳ）を第２ノード（Ｎ２）に印加する。また、第２スイッチＴＦＴ（ＳＴ２）は、センシング駆動中のセンシング期間でもターンオンされ、駆動ＴＦＴ（ＤＴ）で生成されたピクセル電流をデータライン１４０に印加する。第２スイッチＴＦＴ（ＳＴ２）のゲート電極は、ゲートライン１６０に接続され、第１電極は、データライン１４０に接続され、第２電極は、第２ノード（Ｎ２）に接続される。

ストレージキャパシタ（Ｃｓｔ）は、第１ノード（Ｎ１）と第２ノード（Ｎ２）との間に接続され、駆動ＴＦＴ（ＤＴ）のゲート−ソース間電圧を一定期間維持する。

図７は、本発明の一実施形態に係るピクセルセンシング装置を示す図である。図７のピクセルセンシング装置は、図１のセンシング部２２を含む。

図７を参照すると、センシング部２２は、電流積分器（ＣＩ）、サンプルアンドホールド部（ＳＨ）、ＡＤＣと第１キャパシタ（ＣＸ１）を含むことができる。

電流積分器（ＣＩ）は、表示パネル１０のセンシングラインを介してピクセル（ＰＸＬ）に接続される。電流積分器（ＣＩ）は、ピクセル（ＰＸＬ）に流れるピクセル電流（ＩＰＩＸ）を積分して、積分器基準電圧（Ｖｒｅｆ−ＣＩ）から変化する積分器出力電圧（ＣＩ−ＯＵＴ）を生成する。

電流積分器（ＣＩ）は、積分器アンプ（ＡＭＰ）と積分キャパシタ（ＣＦＢ）とリセットスイッチ（ＲＳＴ）を含む。積分器アンプ（ＡＭＰ）は、センシングラインに接続された第１ノード１を介してピクセル電流（ＩＰＩＸ）の入力を受ける第１入力端子、第２ノード２を介して積分器の基準電圧（Ｖｒｅｆ−ＣＩ）の入力を受ける第２入力端子、及びピクセル電流（ＩＰＩＸ）の積分結果である積分器出力電圧（ＣＩ−ＯＵＴ）を第３ノード３に出力する出力端子を含む。積分キャパシタ（ＣＦＢ）は、第１ノード１と第３ノード３との間に接続される。つまり、積分キャパシタ（ＣＦＢ）は、積分器アンプ（ＡＭＰ）の第１入力端子と出力端子との間に接続される。積分器アンプ（ＡＭＰ）の第１入力端子と出力端子との間には、積分キャパシタ（ＣＦＢ）と並列にリセットスイッチ（ＲＳＴ）がさらに接続される。

積分器アンプ（ＡＭＰ）は、ネガティブ型で実現されることもありポジティブ型で実現されることもある。ネガティブ型アンプ（ＡＭＰ）は、図７に示すように、第１入力端子が積分器アンプ（ＡＭＰ）の反転入力端子（−）になり、第２入力端子が積分器アンプ（ＡＭＰ）の非反転入力端子（＋）となる。このようなネガティブ型アンプ（ＡＭＰ）は、ピクセル電流（ＩＰＩＸ）が積分キャパシタ（ＣＦＢ）に累積されることによって、積分器出力電圧（ＣＩ−ＯＵＴ）が積分器の基準電圧（Ｖｒｅｆ−ＣＩ）から徐々に低くなる。積分器出力電圧（ＣＩ−ＯＵＴ）の下降傾斜は、ピクセル電流（ＩＰＩＸ）の大きさに比例する。

一方、ポジティブ型アンプ(ＡＭＰ)は、第１入力端子が積分器アンプの非反転入力端子（＋）となり、第２入力端子が積分器アンプの反転入力端子（−）となる。このようなポジティブ型アンプ(ＡＭＰ)は、ピクセル電流（ＩＰＩＸ）が積分キャパシタ（ＣＦＢ）に累積されることによって、積分器出力電圧（ＣＩ−ＯＵＴ）が積分器基準電圧（Ｖｒｅｆ−ＣＩ）から徐々に高くなる。積分器の基準電圧（Ｖｒｅｆ−ＣＩ）の上昇傾きは、ピクセル電流（ＩＰＩＸ）の大きさに比例する。

本発明の技術的思想は、ネガティブ型アンプ（ＡＭＰ）にも適用することができ、ポジティブ型アンプ(ＡＭＰ)にも適用することができる。本発明の実施形態においては、便宜上、ネガティブ型アンプ（ＡＭＰ）を中心に説明する。

サンプルアンドホールド部（ＳＨ）は、積分器出力電圧（ＣＩ−ＯＵＴ）をサンプリングとホールディングした後、ＡＤＣ出力する。サンプルアンドホールド部（ＳＨ）は、サンプリング信号（ＳＡＭ）に基づいて動作するサンプリング・スイッチとサンプリングキャパシタ及びホールディングスイッチで実現されることができるが、これに限定されない。

ＡＤＣは、あらかじめ決められたセンシングレンジに応じてアナログ信号（つまり、積分器出力電圧）をデジタル信号（つまり、デジタルセンシング結果データ）に変換する。

第１キャパシタ（ＣＸ１）は積分器出力電圧（ＣＩ−ＯＵＴ）がパネルノイズによって歪曲される程度を最小化する役割をする。第１キャパシタ（ＣＸ１）は、第１ノード１と第２ノード２との間に接続され、積分器アンプ（ＡＭＰ）の第１入力端子（−）と第２入力端子（＋）をカップリングさせる。第１キャパシタ（ＣＸ１）は、ピクセル電流（ＩＰＩＸ）に混入されたパネルノイズが積分器アンプ（ＡＭＰ）の両入力端子（＋、−）に共通に印加されるようにする。ピクセル電流（ＩＰＩＸ）に混入されたパネルノイズは、積分器アンプ（ＡＭＰ）の第１入力端子（−）に印加されると共に、第１キャパシタ（ＣＸ１）を介して積分器アンプ（ＡＭＰ）の第２入力端子（＋）にも印加される。これにより、積分器アンプ（ＡＭＰ）の両入力端子（＋、−）に印加されたパネルノイズが積分器アンプ（ＡＭＰ）内で相殺される。このようにして、パネルノイズの影響を最小化することができる。

第１キャパシタ（ＣＸ１）の容量が大きいほど積分器出力電圧（ＣＩ−ＯＵＴ）に混入されるパネルノイズの量が減る。その理由は、第１キャパシタ（ＣＸ１）の容量が大きければ大きいほど積分器アンプ（ＡＭＰ）の第１入力端子（−）に印加されるパネルノイズの大きさと第１キャパシタ（ＣＸ１）を介して積分器アンプ（ＡＭＰ）の第２入力端子（＋）に印加されるパネルノイズの大きさが類似になるからである。理想的には、積分器アンプ（ＡＭＰ）の両入力端子（＋、−）に印加されたパネルノイズの大きさが同じである場合に、積分器出力電圧（ＣＩ−ＯＵＴ）に混入されるパネルノイズを完全に除去することができる。

図８は、図７のピクセルセンシング装置の駆動波形図である。図９及び図１０は、図７のピクセルセンシング装置の動作を示す図である。

図８を参照すると、本発明の一実施形態に係るセンシング駆動は、初期化期間（１）とセンシング期間（２）とから実現されることができる。

図８及び図９を参照すると、初期化期間（１）で、リセットスイッチ（ＲＳＴ）は、オンされる。リセットスイッチ（ＲＳＴ）がオンされると、第１〜第３ノード（１〜３）だけでなく、センシングラインも積分器基準電圧（Ｖｒｅｆ−ＣＩ）で初期化される。したがって、初期化期間（１）で、積分器出力電圧（ＣＩ−ＯＵＴ）は、積分器の基準電圧（Ｖｒｅｆ−ＣＩ）となる。

図８及び図１０を参照すると、センシング期間（２）で、リセットスイッチ（ＲＳＴ）はオフされ、センシングラインと第１ノード１を介してピクセル電流（ＩＰＩＸ）が積分キャパシタ（ＣＦＢ）に累積される。ピクセル電流（ＩＰＩＸ）が積分キャパシタ（ＣＦＢ）に累積されることによって、積分器出力電圧（ＣＩ−ＯＵＴ）は、積分器基準電圧（Ｖｒｅｆ−ＣＩ）から徐々に低くなる。

センシング期間（２）において、第１キャパシタ（ＣＸ１）によってピクセル電流（ＩＰＩＸ）に混入されたパネルノイズが積分器アンプ（ＡＭＰ）の両入力端子（＋、−）に共通に印加され、積分器アンプ（ＡＭＰ）の内部で相殺されるので、積分器出力電圧（ＣＩ−ＯＵＴ）に混入されるパネルノイズは最小化される。

センシング期間（２）において、サンプルアンドホールド部（ＳＨ）は、サンプリング信号（ＳＡＭ）のオン期間中に、積分器出力電圧（ＣＩ−ＯＵＴ）をサンプリングする。

図１１は、本発明の他の実施形態に係るピクセルセンシング装置を示す図である。図１１のピクセルセンシング装置は、図７に比べてアンプオフセットをさらに除去することができるので、センシングの精度をさらに向上させることができる。

図１１を参照すると、センシング部２２は、電流積分器（ＣＩ）、サンプルアンドホールド部（ＳＨ）、ＡＤＣ及び第１キャパシタ（ＣＸ１）を含む。また、センシング部２２は、オフセット除去部（ＣＡＺ）をさらに含む。

電流積分器（ＣＩ）は、表示パネル１０のセンシングラインを介してピクセル（ＰＸＬ）に接続される。電流積分器（ＣＩ）は、ピクセル（ＰＸＬ）に流れるピクセル電流（ＩＰＩＸ）を積分して、積分器基準電圧（Ｖｒｅｆ−ＣＩ）から変化される積分器出力電圧（ＣＩ−ＯＵＴ）を生成する。

電流積分器（ＣＩ）は、積分器アンプ（ＡＭＰ）と積分キャパシタ（ＣＦＢ）とリセットスイッチ（ＲＳＴ）を含む。積分器アンプ（ＡＭＰ）は、センシングラインに接続された第１ノード１を介してピクセル電流（ＩＰＩＸ）の入力を受ける第１入力端子（−）、第２ノード２を介して積分器の基準電圧（Ｖｒｅｆ−ＣＩ）の入力を受ける第２入力端子（＋）、及びピクセル電流（ＩＰＩＸ）の積分結果である積分器出力電圧（ＣＩ−ＯＵＴ）を第３ノード３に出力する出力端子を含む。積分キャパシタ（ＣＦＢ）は、第１ノード１と第３ノード３との間に接続される。つまり、積分キャパシタ（ＣＦＢ）は、積分器アンプ（ＡＭＰ）の第１入力端子（−）と出力端子との間に接続される。積分器アンプ（ＡＭＰ）の第１入力端子（−）と出力端子との間には、積分キャパシタ（ＣＦＢ）と並列にリセットスイッチ（ＲＳＴ）がさらに接続される。

サンプルアンドホールド部（ＳＨ）は、積分器出力電圧（ＣＩ−ＯＵＴ）をサンプリングとホールディングした後、ＡＤＣに出力する。サンプルアンドホールド部（ＳＨ）は、サンプリング信号（ＳＡＭ）によって動作するサンプリング・スイッチとサンプリングキャパシタ、及びホールディングスイッチで実現されることができるが、これに限定されない。

ＡＤＣは、あらかじめ決められたセンシングレンジに応じてアナログ信号（つまり、積分器の出力電圧）をデジタル信号（つまり、デジタルセンシング結果データ）に変換する。

第１キャパシタ（ＣＸ１）は、オフセット除去部（ＣＡＺ）に含まれた第２キャパシタ（ＣＸ２）と共に、積分器出力電圧（ＣＩ−ＯＵＴ）がパネルノイズによって歪曲される程度を最小化にする役割をする。第１キャパシタ（ＣＸ１）と第２キャパシタ（ＣＸ２）は、第１ノード１と第２ノード２との間に接続され、積分器アンプ（ＡＭＰ）の第１入力端子（−）と第２入力端子（＋）をカップリングさせる。

オフセット除去部（ＣＡＺ）は、積分器基準電圧（Ｖｒｅｆ−ＣＩ）の入力端と第１ノード１と第２ノード２に接続され、積分器アンプ（ＡＭＰ）のオフセットを除去することができる補正基準電圧を、第２ノード２を介して積分器アンプ（ＡＭＰ）に印加する。オフセット除去部（ＣＡＺ）は、第２キャパシタ（ＣＸ２）と第１〜第３スイッチ（ＡＺ１、ＡＺ２、ＡＺ３）を含む。

第２キャパシタ（ＣＸ２）は一側電極が第２ノード２に接続され他側電極が第４ノード４を介して第１キャパシタ（ＣＸ１）に接続される。第１ノード１と第２ノード２との間で、第２キャパシタ（ＣＸ２）は、第１キャパシタ（ＣＸ１）と直列に接続される。第２キャパシタ（ＣＸ２）は、第４ノード４を介して第１キャパシタ（ＣＸ１）に接続される。

第１キャパシタ（ＣＸ１）と第２キャパシタ（ＣＸ２）は、ピクセル電流（ＩＰＩＸ）に混入されたパネルノイズが積分器アンプ（ＡＭＰ）の両入力端子（＋、−）に共通に印加されるようにする。ピクセル電流（ＩＰＩＸ）に混入されたパネルノイズは、積分器アンプ（ＡＭＰ）の第１入力端子（−）に印加されると共に、第１キャパシタ（ＣＸ１）と第２キャパシタ（ＣＸ２）を介して積分器アンプ（ＡＭＰ）の第２入力端子（＋）にも印加される。これにより、積分器アンプ（ＡＭＰ）の両入力端子（＋、−）に印加されたパネルノイズが積分器アンプ（ＡＭＰ）内で相殺される。このようにして、パネルノイズの影響を最小化になることができる。

第１キャパシタ（ＣＸ１）の容量と第２キャパシタ（ＣＸ２）の容量が大きいほど積分器出力電圧（ＣＩ−ＯＵＴ）に混入されるパネルノイズの量が減る。その理由は、第１キャパシタ（ＣＸ１）の容量と第２キャパシタ（ＣＸ２）の容量が大きいほど積分器アンプ（ＡＭＰ）の第１入力端子（−）に印加されるパネルノイズの大きさと第１キャパシタ（ＣＸ１）と第２キャパシタ（ＣＸ２）を介して積分器アンプ（ＡＭＰ）の第２入力端子（＋）に印加されるパネルノイズの大きさが類似になるからである。理想的には、積分器アンプ（ＡＭＰ）の両入力端子（＋、−）に印加されたパネルノイズの大きさが同じであるとき、積分器出力電圧（ＣＩ−ＯＵＴ）に混入されるパネルノイズは完全に除去される。

一方、第１スイッチ（ＡＺ１）は、第２ノード２と積分器基準電圧（Ｖｒｅｆ−ＣＩ）の入力端との間に接続される。第２スイッチ（ＡＺ２）は、第４ノード４と積分器基準電圧（Ｖｒｅｆ−ＣＩ）の入力端との間に接続される。第３スイッチ（ＡＺ３）は、第１ノード１と第４ノード４との間に接続される。このような第１〜第３スイッチ（ＡＺ１、ＡＺ２、ＡＺ３）のスイッチング作用と第２キャパシタ（ＣＸ２）のカップリング作用により、積分器アンプ（ＡＭＰ）のオフセットを除去することができる補正基準電圧が、第２ノード２を介して積分器アンプ（ＡＭＰ）に印加されることができる。

図１２は、図１１のピクセルセンシング装置の駆動波形図である。図１３〜図１５は、図１１のピクセルセンシング装置の動作を示す図である。

図１２を参照すると、本発明の他の実施形態に係るセンシング駆動は、オフセット検出期間（１）と、初期化期間（２）と、センシング期間（３）とから実現されることができる。

図１２及び図１３を参照すると、オフセット検出期間（１）で、第１スイッチ（ＡＺ１）と第３スイッチ（ＡＺ３）とリセットスイッチ（ＲＳＴ）はオンされ、第２スイッチ（ＡＺ２）はオフされる。第１スイッチ（ＡＺ１）と第３スイッチ（ＡＺ３）とリセットスイッチ（ＲＳＴ）がオンされると、第２ノード２には、積分器基準電圧（Ｖｒｅｆ−ＣＩ）が印加される一方で、第１、第３、第４ノード（１,３,４）とセンシングラインには、積分器アンプ（ＡＭＰ）のオフセット（Ｖｏｆｓ）を加算した第１積分器基準電圧（（Ｖｒｅｆ−ＣＩ）＋Ｖｏｆｓ）が印加される。したがって、オフセット検出期間（１）で、積分器アンプ（ＡＭＰ）のオフセット（Ｖｏｆｓ）が検出され、第２キャパシタ（ＣＸ２）に格納される。

図１２及び図１４を参照すると、初期化期間（２）で、第１スイッチ（ＡＺ１）と第３スイッチ（ＡＺ３）はオフされ、リセットスイッチ（ＲＳＴ）と第２スイッチ（ＡＺ２）はオンされる。リセットスイッチ（ＲＳＴ）がオンされると、第４ノード４の電圧が第１積分器基準電圧（（Ｖｒｅｆ−ＣＩ）＋Ｖｏｆｓ）から積分器基準電圧（Ｖｒｅｆ−ＣＩ）に変わる。このとき、第１スイッチ（ＡＺ１）がオフされるので、第２ノード２はフローティングされ、第２キャパシタ（ＣＸ２）のカップリング作用により、第２ノード２の電圧が積分器の基準電圧（Ｖｒｅｆ−ＣＩ）から第２積分器基準電圧（（Ｖｒｅｆ−ＣＩ）−Ｖｏｆｓ）に変わる。第２ノード２を介して印加される第２積分器基準電圧（（Ｖｒｅｆ−ＣＩ）−Ｖｏｆｓ）によって、積分器アンプ（ＡＭＰ）のオフセット（Ｖｏｆｓ）は相殺される。このとき、リセットスイッチ（ＲＳＴ）がオンされるので、第１、第３ノード（１,３）とセンシングラインの電圧は、第１積分器基準電圧（（Ｖｒｅｆ−ＣＩ）＋Ｖｏｆｓ）から積分器基準電圧（Ｖｒｅｆ−ＣＩ）に変わる。つまり、初期化期間（２）で、第１、第３ノード（１,３）の電圧が、積分器アンプ（ＡＭＰ）のオフセット（Ｖｏｆｓ）の除去された積分器基準電圧（Ｖｒｅｆ−ＣＩ）で初期化される。

図１２及び図１５を参照すると、センシング期間（３）で、第１、第２、第３スイッチ（ＡＺ１、ＡＺ２、ＡＺ３）とリセットスイッチ（ＲＳＴ）はオフされ、センシングラインと第１ノード１を介して、ピクセル電流（ＩＰＩＸ）が積分キャパシタ（ＣＦＢ）に累積される。ピクセル電流（ＩＰＩＸ）が積分キャパシタ（ＣＦＢ）に累積されることによって、積分器出力電圧（ＣＩ−ＯＵＴ）は、積分器基準電圧（Ｖｒｅｆ−ＣＩ）から徐々に低くなる。

センシング期間（３）において、第１、第２キャパシタ（ＣＸ１、ＣＸ２）によってピクセル電流（ＩＰＩＸ）に混入したパネルノイズが積分器アンプ（ＡＭＰ）の両入力端子（＋、−）に共通に印加され、積分器アンプ（ＡＭＰ）の内部で相殺されるので、積分器出力電圧（ＣＩ−ＯＵＴ）に混入されるパネルノイズは最小化される。

センシング期間（３）において、積分器出力電圧（ＣＩ−ＯＵＴ）は、積分器アンプ（ＡＭＰ）のオフセット（Ｖｏｆｓ）が除去された積分器基準電圧（Ｖｒｅｆ−ＣＩ）から変化するので、積分器アンプ（ＡＭＰ）のオフセット（Ｖｏｆｓ）による積分器出力電圧（ＣＩ−ＯＵＴ）の歪みが顕著に減少する。

センシング期間（３）において、サンプルアンドホールド部（ＳＨ）は、サンプリング信号（ＳＡＭ）のオン期間中に積分器出力電圧（ＣＩ−ＯＵＴ）をサンプリングする。

図１６及び図１７は、パネルノイズ改善に関するシミュレーション結果を示す図である。

図１６及び図１７のシミュレーション結果からわかるように、ピクセル電流（ＩＰＩＸ）に乗せたパネルノイズを、前述した第１キャパシタ（ＣＸ１）を介して、または、前述した第１キャパシタ（ＣＸ１）と第２キャパシタ（ＣＸ２）を介して積分器アンプ（ＡＭＰ）の両入力端子（＋、−）に印加し、ピクセル電流（ＩＰＩＸ）を積分すると、積分器出力電圧（ＣＩ−ＯＵＴ）に混入されたパネルノイズが著しく減少する。

図１６を参照すると、第１キャパシタ（ＣＸ１）の容量（または、第１キャパシタ（ＣＸ１）と第２キャパシタ（ＣＸ２）の合成容量）を１０ｐＦに設定した場合、パネルノイズの振幅が約０．３Ｖになるが、これは改善前（キャパシタ無接続）の０．８５Ｖに比べて著しく改善された結果である。

図１７を参照すると、第１キャパシタ（ＣＸ１）の容量（または、第１キャパシタ（ＣＸ１）と第２キャパシタ（ＣＸ２）の合成容量）を５０ｐＦに増加させた場合、パネルノイズの振幅が約０．１Ｖになるが、これは改善前（キャパシタ無接続）の０．８５Ｖに比べて著しく改善された結果である。

図１６及び図１７を参照すると、第１キャパシタ（ＣＸ１）の容量（または、第１キャパシタ（ＣＸ１）と第２キャパシタ（ＣＸ２）の合成容量）が大きいほど、積分器出力電圧（ＣＩ−ＯＵＴ）に混入されるパネルノイズの量が減ることが分かる。

前述したように、本発明は、センシング部内に電流積分器と一緒にパネルノイズ抑制用キャパシタを備えることにより、積分器の出力電圧に混入されるパネルノイズの量を最小化してセンシングの正確性と信頼性を高めることができる。

さらに、本発明は、センシング部内にオフセット除去回路をさらに備えることにより、積分器アンプのオフセットにより、積分器出力電圧が歪曲される程度を最小化してセンシングの正確性と信頼性をさらに高めることができる。

以上説明した内容を通じて、当業者であれば本発明の技術思想を逸脱しない範囲で様々な変更及び修正が可能であることが分かる。したがって、本発明の技術的範囲は、明細書の詳細な説明に記載された内容に限定されるものではなく、特許請求の範囲によって定めるべきである。

Claims (17)

1. 表示パネルのセンシングラインを介してピクセルに接続され、前記ピクセルから流出されるピクセル電流を積分して積分器の出力電圧を生成する電流積分器と、
   前記積分器の出力電圧をサンプリング及びホールディングするサンプルアンドホールド部と、
   前記サンプルアンドホールド部から出力された前記積分器の出力電圧をデジタル信号に変換するアナログ−デジタル変換部と、
   前記ピクセル電流に混入されたパネルノイズにより前記積分器の出力電圧が歪曲されることを最小化する第１キャパシタと
   を含む、ピクセルセンシング装置。
2. 前記電流積分器は、
   前記ピクセル電流の入力を受ける前記センシングラインに接続された第１入力端子、積分器の基準電圧の入力を受ける第２入力端子、及び前記積分器の基準電圧から変わる前記積分器の出力電圧を出力する出力端子を有するアンプと、
   前記第１入力端子と前記出力端子との間に接続された積分器キャパシタと、
   前記第１入力端子と前記出力端子との間で、前記積分器キャパシタと並列に接続されたリセットスイッチと
   を含む、請求項１に記載のピクセルセンシング装置。
3. 前記ピクセル電流に混入された前記パネルノイズは、前記第１入力端子に印加されると共に、前記第１キャパシタを介して前記第２入力端子に印加され、
   前記ピクセル電流が前記積分器キャパシタに蓄積されるセンシング期間内で、前記パネルノイズは、前記アンプの内部で相殺される、
   請求項２に記載のピクセルセンシング装置。
4. 前記第１キャパシタは、前記センシングラインと前記第２入力端子との間に接続されている、請求項２に記載のピクセルセンシング装置。
5. 前記積分器の出力電圧から前記アンプのオフセットを除去するためのオフセット除去部をさらに含む、請求項２に記載のピクセルセンシング装置。
6. 前記オフセット除去部は、
   前記第１キャパシタと前記第２入力端子との間に接続され、前記第１キャパシタを前記第１入力端子及び前記第２入力端子とカップリングさせる第２キャパシタと、
   前記第２入力端子と前記積分器の基準電圧の入力端子との間に接続された第１スイッチと、
   前記第１キャパシタと前記第２キャパシタとの間のノードと前記積分器の基準電圧の入力端子との間に接続された第２スイッチと、
   前記第１キャパシタと前記第２キャパシタとの間の前記ノードと前記第１入力端子との間に接続された第３スイッチと
   を含む、請求項５に記載のピクセルセンシング装置。
7. オフセット検出期間において、前記アンプのオフセットを前記第２キャパシタに貯蔵するために、前記第１スイッチ、前記第３スイッチ及び前記リセットスイッチはターンオンされ、前記第２スイッチはターンオフされる、請求項６に記載のピクセルセンシング装置。
8. 初期化期間において、前記第２入力端子をフローティングさせ、前記第１入力端子及び前記出力端子の電圧を初期化するために、前記第１スイッチ及び前記第３スイッチはターンオフされ、前記リセットスイッチ及び前記第２スイッチはターンオンされる、請求項６に記載のピクセルセンシング装置。
9. センシング期間において、前記ピクセル電流の電荷を前記積分器キャパシタに格納し、前記アンプのオフセットが除去された前記積分器の出力電圧を生成するために、前記第１スイッチ、前記第２スイッチ、前記第３スイッチ及び前記リセットスイッチはターンオフされる、請求項６に記載のピクセルセンシング装置。
10. 前記センシング期間において、前記ピクセル電流に混入したパネルノイズが前記第１入力端子に印加されると共に、前記第１キャパシタと前記第２キャパシタを介して前記第２入力端子に印加され、前記アンプの内部で、前記パネルノイズが相殺される、請求項９に記載のピクセルセンシング装置。
11. 複数のピクセルを含む表示パネルと、
    前記ピクセルの駆動特性をセンシングするセンシング部と、
    を含み、
    前記センシング部は、
    表示パネルのセンシングラインを介してピクセルに接続され、前記ピクセルから流出されるピクセル電流を積分して積分器の出力電圧を生成する電流積分器と、
    前記積分器の出力電圧をサンプリング及びホールディングするサンプルアンドホールド部と、
    前記サンプルアンドホールド部から出力された前記積分器の出力電圧をデジタル信号に変換するアナログ−デジタル変換部と、
    前記ピクセル電流に混入されたパネルノイズにより、前記積分器の出力電圧が歪曲されることを最小化する第１キャパシタと
    を含む、有機発光表示装置。
12. センシング駆動に必要なセンシング用データ電圧とディスプレイ駆動に必要なディスプレイ用のデータ電圧を生成して前記表示パネルのデータラインに供給し、前記センシング駆動と、前記ディスプレイ駆動にさらに必要な基準電圧を生成して前記表示パネルの基準電圧ラインに供給する駆動電圧生成部をさらに含む、請求項１１に記載の有機発光表示装置。
13. 前記データラインは、前記センシングラインとして使用される、請求項１２に記載の有機発光表示装置。
14. 前記基準電圧ラインは、前記センシングラインとして使用される、請求項１２に記載の有機発光表示装置。
15. 前記表示パネルのセンシング駆動タイミングとディスプレイ駆動タイミングを制御するタイミングコントローラをさらに含み、
    前記センシング部は、前記タイミングコントローラの制御の下で、パワーオン区間、垂直アクティブ区間、垂直ブランク区間、パワーオフ区間の内の少なくとも一つにおいて、前記ピクセルの駆動特性をセンシングする、
    請求項１１に記載の有機発光表示装置。
16. 前記センシング部から入力を受けるデジタルセンシング結果データに基づいて、前記ピクセルの駆動特性の変化を補償することができる補償値を計算し、ホストシステムから入力を受けた映像データを前記補償値に基づいて補正し、補正された映像データを駆動電圧生成部に供給する補償部をさらに含み、
    前記駆動電圧生成部は、前記補正された映像データに基づいて、前記ディスプレイ用のデータ電圧を生成する、
    請求項１２に記載の有機発光表示装置。
17. 前記センシング部及び駆動電圧生成部は、データ駆動回路に含まれている、請求項１２に記載の有機発光表示装置。

Images