TW201713047A - 用於數位類比轉換器之低功率切換技術 - Google Patents

Abstract

本發明實施例提供改良之切換技術，係運用復歸保持方案控制三階層DAC單元。本發明之技術包括在至少一處於兩段零數位值轉換保持期之間之時期持續時間中，將一DAC單元關閉。由於DAC單元在兩次保持期之間關閉，當D型正反器在該等保持期因應待轉換數位值之改變而發生輸出改變時，電流源汲極電壓在臨界暫態時間中不會受到干擾。如此可降低功率消耗，同時保有三階層復歸保持DAC之高效能特性。

Description

用於數位類比轉換器之低功率切換技術

本發明係關於數位類比轉換器，且詳言之，係關於用以控制三階層數位類比轉換器單元以降低功率消耗之方法及系統。

諸如溫度、壓力、聲音或影像等類比訊號於實務上通常係轉換成可輕易為現代數位系統所處理之數位表示法。在許多系統中，此類數位資訊必須轉換回類比形式方能執行真實作業功能。負責執行此一步驟之電路即為數位類比轉換器(DAC)，且其輸出可用於驅動多種裝置，例如揚聲器、視訊顯示器、馬達、機械伺服機構、無線電頻率(RF)發射器以及溫度控制裝置等等。DAC通常設置於數位系統中，工作訊號於其中先經類比數位轉換器(ADC)數位化，並接受處理，而後再由DAC轉換回類比形式。在此類系統中，DAC所需效能會受到系統中其他組件之性能及要求所影響。

功率消耗為工程師持續努力尋求改良之處，所謂改良可為減少DAC之功率消耗。

本發明之實施例提供用以控制DAC中三階層DAC單元之機制。如在此所稱，「DAC單元」有時亦稱為「DAC單位」，意指包括兩個電 流源以及六個切換機制之電流導引DAC元件，所述電流源例如為一pMOS及一nMOS電流源，且所述切換機制在此稱為「開關」b、b_bar及z，如圖8所示。

在此所述之機制可應用於電流導引DAC，且特別適合於超取樣三角積分(sigma-delta)音訊DAC應用。

本發明之一種態樣提供一種用以控制一三階層電流導引DAC單元之方法，其係配置成，將關於各數位值轉換為次一數位值之類比輸出維持一關於各數位值改變成次一數位值之非零保持時期。如本技藝中已知，三階層DAC單元又稱為DAC元件，其對於+1、0及-1數位輸入產生回應(亦即，數位輸入之三階層)。本發明方法包括，就第一數位值改變成第二數位值而言，判定第二數位值為零，並在至少處於有關第一數位值改變成第二數位值之保持期之結束與次一保持期之開始(亦即有關第二數位值改變成第三數位值之保持期)兩者間之一時期(如圖中之A時期)中防止DAC單元導通電流(亦即，關閉DAC單元)。

於某些實施例中，該方法可進一步包括一辨識該第二數位值為k個連續零數位值中第一零值之步驟，其中k為一等於或大於二之整數。在此一實施例中，防止DAC單元導通電流之步驟可涉及在處於有關第一數位值改變成第二數位值之保持期之結束與有關k個連續零數位值中之倒數第二個數位值(亦即k個連續零數位值中之第(k-1)個數位值)改變成k個連續零數位值中之最後一個數位值(亦即k個連續零數位值中之第k個數位值)之保持期之開始兩者間之一連續時期(圖中之B時期)中防止DAC單元導通電流。

於上段所述方法之其他某些實施例中，該方法可進一步包括判定一緊接k個連續零數位值中最後一個數位值之數位值為一非零值，並在有關k個連續零數位值中之倒數第二個數位值改變成k個連續零數位值中之最後一個數位值之保持期之至少一部分允許DAC單元導通電流(亦即，開啟DAC單元)。於某些實施例中，該方法亦可包括在一處於有關k個連續零數位值中倒數第二個數位值改變成k個連續零數位值中最後一個數位值之保持期之結束與k個連續零數位值中最後一個數位值改變為緊接k個連續零數位值中最後一個數位值之數位值之保持期之開始兩者間之一時期(圖中之A4時期)中防止DAC單元導通電流。但在其他實施例中，係允許DAC單元在後方時期(圖中之A4時期)內導通電流。

於某些實施例中，防止DAC單元導通電流之步驟可涉及在處於有關第一數位值改變成第二數位值之保持期之結束與有關k個連續零數位值中之最後一個數位值(亦即k個連續零數位值中之第k個數位值)改變成次一數位值之保持期之開始兩者間之一連續時期中防止DAC單元導通電流。

於某些實施例中，該方法亦可包括將輸入資料樣本延遲多個時脈週期，所述延遲係足以允許一前視設置時間，用以辨識一連串k個連續數位值中之數位值。

如熟悉本技藝人士所知者，本發明之態樣可透過各種方式實施-例如為方法、系統、電腦程式產品或電腦可讀儲存媒體。據此，本發明之態樣可完全以硬體實施、完全以軟體實施(包括韌體、常駐軟體、微碼等等)，或以軟硬體組合而成之「電路」、「模組」或「系統」態樣實施，如 在此所述者。本案中所敘述之功能可採用演算法之形式經一或多台電腦之一或多個處理單元(例如一或多個微處理器)執行而實施。於各種實施例中，在此所述各方法之不同步驟及步驟之部分可由不同處理單元執行。此外，本發明之態樣可採用電腦程式產品之形式，實施於一或多個電腦其中例如儲存有電腦可讀取程式碼之可讀取媒體中，以非暫態者為佳。於各種實施例中，所述電腦程式可，例如，下載(上傳)至現有裝置及系統(例如至現有DAC或DAC控制器等等)，或於此等裝置及系統製造時儲存於其中。

本發明之其他特色及優點將藉由以下說明及申請專利範圍加以陳明。

100‧‧‧DAC

102、104、106、108‧‧‧電流導引單元

110‧‧‧放大器

112、114‧‧‧回授電阻器

116‧‧‧電容器C1

118‧‧‧電容器C2

302‧‧‧開關S1

304‧‧‧開關S2

306‧‧‧開關S3

308‧‧‧回授電阻器R1

310‧‧‧回授電阻器R2

402‧‧‧時脈

404‧‧‧HOLD_B

406‧‧‧HOLD

408‧‧‧時脈

410‧‧‧類比輸出

412‧‧‧輸出

502‧‧‧邏輯閘AN1

504‧‧‧逆變器I1

506‧‧‧DAC_CLK

508‧‧‧NO1

510‧‧‧HOLD_B

512‧‧‧HOLD

514‧‧‧DFF1

516‧‧‧B1

802‧‧‧開關S1

804‧‧‧開關S2

806‧‧‧開關S3

808‧‧‧回授電阻器R1

810‧‧‧回授電阻器R2

812‧‧‧電容器C1

814‧‧‧電容器C2

902‧‧‧時脈

904‧‧‧HOLD_B

906‧‧‧HOLD

910‧‧‧類比輸出

912‧‧‧控制訊號

914‧‧‧控制訊號

916‧‧‧控制訊號

918‧‧‧DAC碼

920‧‧‧設定時間

1000‧‧‧電路

1010‧‧‧正反器

1020‧‧‧正反器

1030‧‧‧正反器

1002‧‧‧POS

1004‧‧‧NEG

1006‧‧‧NOR閘

1102‧‧‧AC時脈訊號

1104‧‧‧HOLD_B訊號

1106‧‧‧HOLD訊號

1108‧‧‧D型正反器時脈

1110‧‧‧類比輸出

1112、1114、1116‧‧‧控制訊號

1118‧‧‧DAC碼

1200‧‧‧電路

1206‧‧‧OR閘

1208‧‧‧NOR閘

1230‧‧‧正反器

1302‧‧‧DAC時脈訊號

1304‧‧‧HOLD_B訊號

1306‧‧‧HOLD訊號

1308‧‧‧D型正反器時脈

1310‧‧‧類比輸出

1312、1314、1316‧‧‧控制訊號

1318‧‧‧DAC碼

1400‧‧‧電路

1410、1430、1440‧‧‧正反器

1450‧‧‧正反器

1460‧‧‧NOR閘

1512、1514、1516‧‧‧控制訊號

1600‧‧‧電路

1660‧‧‧逆變器

1700‧‧‧DAC

1704‧‧‧DAC單元

1706‧‧‧控制器

1708‧‧‧處理器

1710‧‧‧記憶體

1712‧‧‧類比值

1800‧‧‧資料處理系統

1802‧‧‧處理器

1804‧‧‧記憶體元件

1806‧‧‧系統匯流排

1808‧‧‧本機記憶體

1810‧‧‧大量儲存裝置

1812‧‧‧輸入裝置

1814‧‧‧輸出裝置

1816‧‧‧網路配接器

1818‧‧‧應用程式

圖1繪示一16位元兩階層邏輯溫度計碼電流導引DAC之典型實施；圖2繪示一歸零波形；圖3為一復歸保持方案之方塊圖；圖4為該復歸保持方案之時序圖；圖5概略繪示一用於復歸保持訊號之控制邏輯；圖6為一8位元三階層邏輯溫度計碼電流導引DAC之示意圖；圖7為圖6控制訊號z之真值表；圖8為一16位元三階層溫度計碼電流導引DAC之復歸保持方案方塊圖；圖9為一三階層DAC復歸保持方案之時序圖；圖10概略繪示一三階層DAC之控制訊號產生； 圖11係依據本發明某些實施例所繪製，採用修改後復歸保持方案之三階層DAC單元之第一切換技術時序圖；圖12係依據本發明某些實施例所繪製，採用第一切換技術之控制訊號產生示意圖；圖13係依據本發明某些實施例所繪製，採用修改後復歸保持方案之三階層DAC單元之第二切換技術時序圖；圖14係依據本發明某些實施例所繪製，採用第二切換技術之控制訊號產生示意圖；圖15係依據本發明某些實施例所繪製，採用修改後復歸保持方案之三階層DAC單元之第三切換技術時序圖；圖16係依據本發明某些實施例所繪製，採用第三切換技術之控制訊號產生示意圖；圖17係依據本發明某些實施例所繪製之例示裝置系統圖，該例示裝置可實施採用修改後復歸保持方案之三階層DAC單元之改良切換技術；以及圖18係依據本發明某些實施例所繪製之例示資料處理系統方塊圖。

DAC之基本原理：

DAC為一種能夠因應二元數位輸入碼而產生數位值化(分離步驟)類比輸出之裝置。其中數位輸入可為例如來自電晶體邏輯(TTL)、射極耦合邏輯(ECL)、互補式金屬氧化物半導體(CMOS)電路或低電壓差分訊號(LVDS)之輸入，而類比輸出可為電壓或電流。產生輸出之方式係將參考數量(電壓或電流)分為二進位及/或線性分式，而後數位輸入驅動對應個別 DAC單元(可包含電流源、電壓源、電阻器、電容器等等)之開關，結合適當數量之此等分式以產生輸出，此程序有時稱為「編碼」。分式之數量及大小對應於可能之數位輸入碼數量，其為轉換器解析度或數位輸入碼中位元數(N)之函數。例如，N位元可產生2N個可能編碼。

於DAC中，係將數位訊號提供至編碼元件(編碼器)，由編碼元件開啟或關閉個別DAC單元，以將數位訊號之數位輸入值轉換為類比值。同一時間開啟之DAC單元數量代表該時間所產生類比訊號之類比值。

例如，具有15個DAC單元之DAC能夠藉由開啟適當DAC單元而將一4位元數位值(亦即N=4)轉換為16種不同類比值(2N，因此就N=4而言，可能之編碼數量為24=16)中之一種。例如，若要將數位值0110轉換為類比值，可開啟六個DAC單元，若要將數位值0111轉換為類比值，可開啟七個DAC單元，若要將數位值1001轉換為類比值，可開啟九個DAC單元，若要將數位值1011轉換為類比值，可開啟十一個DAC單元，以此類推。

電流導引DAC之基本原理：

電流導引拓樸為業界常用之DAC實現方法。由於此種拓樸簡單且具有靈活性，可應用於大規模之高速或高解析度應用組合。圖1繪示一16位元溫度計碼電流導引DAC 100之典型實施。該DAC包含一組電流導引單元102、104、106及108；放大器110；一對回授電阻器112及114；且有時包含一對電容器C1 116及C2 118。電容器116及118有效減緩步進輸出波形以降低放大器迴轉率要求。最簡單形式之控制位元及其互補版本為D型正反器陣列之Q輸出及QB輸出。此等D型正反器之輸入為數位DAC碼。因為是由數位編碼控制將多少單元導向放大器之適當加總接點，所以 電路運作十分簡單。使用定義DAC轉換率之時脈，經由D型正反器，將控制位元之所有輸出過渡同步。

相較於傳統奈奎斯特(Nyquist)轉換器，三角積分DAC能夠以較低成本達成高解析度及低扭曲之功效。過去已有諸多在輸出級中使用電流導引拓樸之極高解析度DAC。

DAC復歸保持切換方案之基本原理：

電流導引DAC廣為人知之問題即在於符際干擾(ISI)。造成ISI之原因為各電流單元送達輸出之電流脈衝波形起落時間不等。因此，DAC之當前輸出值取決於其先前值。ISI之淨效應為使DAC之總諧波扭曲(THD)及雜訊表現顯著劣化。

於現有技藝中係使用例如歸零(RTZ)技術等前案技術降低ISI之影響。RTZ支原理如圖2所示。RTZ迫使各電流單元關閉一段時間，通常為半個時脈週期。因此，DAC之輸出於每一時脈週期之始必然從零開始，如此可以完全去除ISI。然而，此技術之主要缺點包括高迴轉率、頻寬要求以及放大器之高功耗，且復歸於零狀態時會產生額外之高頻內容。

因此，有人提出以「復歸保持」(RTH)替代RTZ。圖3之方塊圖為實施於電流導引DAC輸出級中之復歸保持方案，其中加設有開關S1 302、S2 304及S3 306。開關S1 302及S2 304受控於HOLD_B訊號，開關S3 306受控於HOLD訊號。時脈之時序圖、電流單元控制位元以及控制訊號係如圖4所示。

茲就圖3中RTH電路之運作說明如下。當時脈402之升緣抵達時，HOLD_B 404變為低(LOW)，並藉由關閉開關S1 302及S2 304而將 回授電阻器R1 308及R2 310與電流對電壓轉換器之加總接頭斷開。在此同時，HOLD 406變為高(HIGH)，並經由開關S3 306將電阻器R1 308與R2 310之左側連接。電流單元之輸出亦經由開關S3 306短路連接在一起。在此「保持」期間，電流對電壓轉換器處於「保持」模式，由電容器C1 312及C2 314將其輸出電壓保持在相同值。因此，此切換方案以「復歸保持」為名。由於電阻器R1 308及R2 310係跨電流對電壓轉換器之正、負輸出連接，此電阻器串(開關S3 306之端子)之中點設定於放大器A1之輸出共用模式(CM)電壓。由於輸出電流單元連接至此點，放大器A1提供CM緩衝器之功效，並將其汲極保持於CM位準，因此無需使用額外之CM緩衝器。

在「保持」期間，DAC正反器輸出412有所改變，但由於回授電阻器R1 308及R2 310仍與加總接頭SJP及SJN斷開，所以類比輸出410不會改變。當「保持」期間結束時，S3 306關閉，S1 302及S2 304開啟。電阻器R1 308及R2 310連接回SJP及SJN，允許DAC電流轉換成輸出電壓。由於DAC正反器輸出412在「保持」期間改變，輸出並不具有關於每一個別切換電流單元起落時間之資訊或記憶。因此輸出電壓不會受到符際干擾。

圖5繪示為D型正反器產生HOLD、HOLD_B及時脈408之電路。一RESET訊號用於將所示RS正反器設置為重設狀態，此時HOLD_B為高(HIGH)且HOLD為低(LOW)。同一RESET訊號亦清除D型正反器DFF1。

邏輯閘AN1 502及I1 504於DAC_CLK 506之升緣抵達時產生脈衝，其中DAC_CLK 506為轉換器之主時脈。所產生脈衝之持續時間取決於經由逆變器I1 504之延遲。通常，1ns至2ns之脈寬即足以設定目前矽晶圓技術中所用RS正反器。當此脈衝出現於NO1 508之輸入時，其將 HOLD_B 510設定為LOW，將HOLD 512設定為HIGH。此時，電流對電壓係處於「保持」階段，其電壓維持恆定。此脈衝之降緣脈衝調節正反器DFF1 514以在輸出Q產生HIGH。在一由B1 516決定之延遲後，B1 516之輸出變成HIGH，並將HOLD_B 510設回HIGH，且將HOLD 512設回LOW；電流對電壓亦開始轉換新DAC碼所產生之電流。

而後DAC_CLK之降緣產生一脈衝，此脈衝重設DFF1 514。圖5之電路於DAC_CLK之每一升緣重複相同運作。

由於TRIG之降緣係用於脈衝調節儲存有DAC碼之D型正反器陣列，D型正反器陣列對應待轉換數位碼之改變而產生之狀態改變將於電流對電壓轉換器處於「保持」模式時發生。當經由逆變器I1及緩衝器B1之延遲約略相等時，D型正反器陣列狀態必定會在「保持」期間之中改變。使電流對電壓轉換器處於保持模式，亦即當D型正反器因應數位碼改變為次一數位值而發生輸出改變時，在保持期維持一有關先前數位值轉換之類比輸出，即能夠防止在此臨界暫態時間中發生干擾電流源汲極電壓之情形。

圖5電路之優點在於邏輯閘可輕易設計為產生理想之HOLD 512與HOLD_B 510交叉點。此一理想交叉點對高速操作必備放大器之加總接頭產生最少量之干擾。再者，若放大器頻寬充足，切換方案可無感於HOLD_B支脈寬變化。這表示電路不會受到圖5之邏輯閘所造成之抖動所影響，此為復歸保持技術之又一優點。

三階層DAC之基本原理：

參照上述圖1，習知溫度計碼電流導引DAC之缺點為熱雜 訊問題。尤其，當資料為零時，切換電流源之一半可連接至一加總接頭，另一半可連接至電流對電壓轉換器之另一加總接頭。此外，頂部電流源可必然連接至加總接頭。電流源為DAC輸出中之主要熱雜訊源，決定轉換器之訊噪比(SNR)。

一種先前用於處理上述熱雜訊問題之技術係使用三階層溫度計碼電流導引DAC單元，各單元包含一對電流源(正與負)及每一電流源3個開關，該等開關在此稱為開關b、b_bar及z。此等DAC單元係示於圖6之範例，其中繪示八個DAC單元，以位元0-7表示。通常，一DAC會使用多重DAC單元，例如圖6範例中之8個DAC單元或圖8範例中之16個DAC單元，特定DAC單元之開關在途中係以指示該DAC單元之參考號碼標示，例如在圖8中標示為「單元0」之DAC單元之開關「b」，或在圖6中標示為「單元0」之DAC單元之開關「b」，係顯示為開關b0，在圖8標示為「單元15」之DAC單元開關「b」係顯示為開關b15，以此類推。

由於各對電流源可透過三種方式連接至加總接頭，每對可貢獻正電荷量、負電荷量或完全不提供任何電荷。當資料為零時，所有電流源皆連接至一緩衝器放大器，以維持適當之汲極電壓。藉此，主要雜訊源來自放大器，其於設計上遠小於電流源。如此可大幅改善SNR。圖7顯示圖6開關z控制訊號之真值表。

就各DAC單元(例如圖6所示之各該位元0-7)而言，當轉換者係一為1之數位值時，開關b為閉路，開關b_bar及z為開路；當轉換者係一為-1之數位值時，開關b_bar為閉路而開關b及z為開路；且，當轉換者係一為零之數位值時，開關z為閉路而開關b及b_bar為開路。

復歸保持切換方案於三階層DAC之應用：

上述習知兩階層DAC之復歸保持技術同樣可應用於三階層DAC，為三階層DAC帶來類似如於兩階層DAC中所述之優點。圖8所示者為此等實施範例，其為一16位元三階層溫度計碼電流導引DAC之復歸保持方案方塊圖。實施此復歸保持方案之三階層DAC另具有開關S1 802，S2 804及S3 806。類似於圖3所示者，在圖8中，開關S1 802及S2 804受控於HOLD_B訊號，開關S3 806受控於HOLD訊號。時鐘、電流單元控制位元及控制訊號之時序圖示於圖9。

以下說明圖8中RTH電路之操作。當時脈902之升緣抵達時，HOLD_B 904變為LOW，關閉開關S1 802及S2 804，藉此將回授電阻器R1 808及R2 810與電流對電壓轉換器之加總接頭斷開。在此同時，HOLD 906變為HIGH，並經由開關S3 806連接電阻器R1 808與R2 810之左側。電流單元之輸出亦經由開關S3 806短路連接在一起。在此「保持」期間，電流對電壓轉換器處於「保持」模式，由電容器C1 812及C2 814將其輸出電壓保持在相同值。由於電阻器R1 808及R2 810係跨電流對電壓轉換器之正、負輸出連接，此電阻器串(開關S3 806之端子)之中間點設定於放大器A1之輸出共用模式(CM)電壓。由於輸出電流單元係連接至此點，放大器A1具有CM緩衝器之功效，且將其汲極保持於CM位準，因此無需使用額外CM緩衝器。

圖8之電路與圖3之電路類似，在「保持」期間，DAC正反器輸出因應DAC碼之改變而發生變化。正反器輸出之改變雖未明示於圖9，但類似於圖4中輸出412處之D型正反器輸出改變(亦即D型正反器於 保持期之輸出改變)。圖9所示者為DAC碼918之改變，亦即數位值變化。此一改變於略早於保持期發生，其差距可稱為設定時間920，為設定D型正反器輸出因應DAC碼改變之變化所需時間。

雖然在「保持」期間，DAC正反器輸出因應DAC碼改變而改變，但由於回授電阻器R1 808及R2 810仍與加總接頭SJP及SJN斷開，類比輸出910不會改變。當「保持」期間結束，S3 806關閉，S1 802及S2 804開啟。電阻器R1 808及R2 810重新連接SJP及SJN，允許DAC電流轉換成輸出電壓。由於DAC正反器輸出在「保持」期間改變，輸出並不具有關於每一個別切換電流單元起落時間之資訊或記憶，因此輸出電壓不會受到符際干擾。

類似於圖6電路之操作，就一三階層復歸保持DAC之各DAC單元(例如圖8之各位元0-15)而言，當轉換者係一為1之數位值時，開關b為閉路而開關b_bar及z為開路。此現象示於圖9，當轉換者係一為1之數位值(圖9中之示數918-1)時，開關b之控制訊號912為HIGH狀態，而開關b_bar之控制訊號914及開關z之控制訊號916均為LOW狀態。

同理，當轉換者係一為零之數位值時，開關z為閉路而開關b及b_bar為開路。此現象示於圖9，當轉換者係一為零之數位值(圖9中之示數918-2)時，開關z之控制訊號916為HIGH狀態，而開關b_bar之控制訊號914及開關b之控制訊號912皆為LOW狀態。

最後，當轉換者係一為-1之數位值時，開關b_bar為閉路而開關b及z為開路。此現象示於圖9，當轉換者係一為-1之數位值(圖9中之示數918-3)時，開關b_bar之控制訊號914為HIGH狀態，而開關b之控 制訊號912及開關z之控制訊號916俱為LOW狀態。

圖10之例示電路1000可用於為三階層RTH DAC之各DAC單元b、b_bar及z開關分別產生控制訊號912、914及916。如圖10所示，b開關之控制訊號912為正反器1010之輸出，b_bar開關之控制訊號914為正反器1030之輸出，z開關之控制訊號916為正反器1020之輸出。此等控制訊號驅動開關為開路及閉路，如圖9所示。

當待轉換之數位值為正值，其係提供至一輸入POS 1002。當待轉換之數位值為負值，其係提供至電路1000之輸入NEG 1004。當待轉換之數位值為零，在此情況下輸入POS 1002及NEG 1004均接收零，NOR閘1006之輸出將成為邏輯HIGH。之後正、負數位值及NOR閘輸出係分別提供至其各自正反器1010、1030及1020。

控制訊號912、914及916僅於HOLD訊號906為HIGH時進行過渡，此時電流對電壓處於「保持」階段，其電壓維持不變，確保開關僅在保持期切換。關於圖5之其他討論可適用於此處，因此為求簡潔，在此不加贅述。

下述之圖10乃至於圖12、14及16，僅就DAC單元b、b_bar及z開關之控制訊號產生提供若干實例。於其他實施例中，亦可使用其他電路架構依據在此所述切換技術產生此等訊號。

此種三階層RTH DAC結合RTH方案優點與上述三階層邏輯優點。

三階層RTH DAC之改良切換技術：

本發明實施例提供利用復歸保持方案以控制三階層DAC單 元之改良切換技術。揭露技術包括至少在一處於兩段轉換為零之數位值之保持期之間之時期中關閉DAC單元。因為DAC單元在兩段保持期之間為關閉狀態，電流源汲極電壓在臨界暫態時間內不會於D型正反器在保持期因應待轉換數位值之改變而產生輸出改變時受到干擾。此舉可減少功率消耗，同時保有三階層復歸保持DAC之高效能特性。

本發明實施例之原理在於認知到只要開關z為閉路且電流流經DAC單元中z開關路徑之部分，則電路便會轉進於此且電力流經此處，因而轉換零數位值之DAC單元仍會消耗大量電力。若在轉換此一零值時，至少於兩段連續保持期間之時期，切斷此DAC單元之電流源，將此一DAC單元完全關閉，則可防止電流流經此DAC單元，從而降低DAC單元之功率消耗。因此，本發明實施例係在實施RTH方案之三階層DAC中，利用兩段連續保持期間之閒置期完全關閉通往轉換零數位值之DAC單元之電流源。如此一來，電流源汲極電壓於臨界暫態時間不會受到干擾，確保三階層RTH DAC之高效能特性。

現將參照圖11-16之時序及控制訊號圖說明改良後之切換技術，其為圖8電路架構之改良後控制機制。由於所有此等技術係關於實施復歸保持方案之三階層DAC，唯切換經過修改，因此下述之DAC單元可視為實施修改後之復歸保持方案。

改良切換技術#1：

圖11依據本發明某些實施例，為實施修改後復歸保持方案三階層DAC單元之第一切換技術時序圖。由於第一切換技術為上述復歸保持技術之修改，關於圖9之描述可適用於此特定修改。簡潔起見，在此不 重複圖9之完整敘述，而僅就對圖9切換機制之修改加以陳明。

類似於圖9，圖11繪示DAC時脈訊號1102、HOLD_B訊號1104、HOLD訊號1106、D型正反器時脈1108及圖11例示DAC碼之類比輸出1110。亦類似於圖9，圖11繪示開關b、b_bar及z之控制訊號1112、1114及1116，以及DAC碼1118之例示部分，包含數位值1、0及-1，分別以示數1118-1、1118-2及1118-3標明。

圖11中各種組件之時序與圖9相同，唯一之例外為控制訊號控制開關z，示為控制訊號z 1116。如圖11所示，依據第一切換技術，當轉換者係一為零之數位值時，在保持期1與保持期2等二連續保持期之間，亦即圖11中之A時期內，開關z為開路。否則控制訊號b、b_bar及z與圖9相同。具體而言，依據圖11所示之第一切換技術，在保持期1及2之部分中，z開關之控制訊號為HIGH，如同圖9之切換技術，指示z開關於該等時間內為閉路。此等時間必須夠長，方能依據所需DAC型為達成DAC單元電流源之沉降行為，例如達成特定程度之扭曲沉降，例如96dB之扭曲沉降。若圖11範例中之z開關在保持期1與2間之時期(亦即A時期)維持閉路，產生如圖9所示之習知復歸保持方案，給予電流源更多之沉降時間，如此雖有益處，但消耗電量較高。使z開關在圖11範例中之A時期為開路提供可接受之折衷，既顧及達成適當DAC行為，亦能減少功率消耗。

圖12所繪者為可產生圖11控制訊號1112、1114及1116之電路1200。因此，圖12為控制訊號產生示意圖，其中圖8所示三階層RTH DAC單元實施第一切換技術。當然，於其他實施例中，亦可使用其他電路產生第一切換技術之控制訊號。

由於第一切換技術為上述復歸保持技術之修改，關於圖10之描述可適用於此特定修改。簡潔起見，在此不重複圖10之完整敘述，而僅就對圖10切換機制之修改加以陳明。

圖12未用於產生控制訊號1112、1114及1116之例示電路1200。如圖12所示，b開關之控制訊號1112為正反器1210之輸出，b_bar開關之控制訊號1114為正反器1230之輸出，且z開關之控制訊號1116為NOR閘1208之輸出。此等控制訊號驅動開關為開路及閉路，如圖11所示。

圖12產生開關z控制訊號1116之產生方式與圖10不同。具體而言，如圖12所示，電路1200採用一OR閘1206，而非圖10之NOR閘1006。再者，不同於圖10將元件1220之輸出提供為開關z之控制訊號，在圖12中，該輸出係提供至其第二輸入為HOLD_B之NOR閘1208，藉此產生開關z之控制訊號1116。上述有關於圖10之其他討論適用於此修改，且為於此技藝中具有通常知識之人基於本發明所輕易可知，因而在此不加贅述。

綜言之，依據切換技術#1，當一數位值從先前值切換至次一為零之值時，DAC單元首先對傾倒節點為開啟(亦即開關z為閉路狀態且電流流經DAC單元)。若DAC單元電流源用於次一時脈週期，此舉為其提供設置時間。當使用DAC單元時，此舉亦提供週期以外之暫態時間。之後HOLD_B於A時期將DAC單元關閉。在「省電」A期間，DAC單元完全關閉，減少功率消耗。

切換技術#1係關於轉換單一為零數位值時之改良後切換。此技術可於每此轉換零數位值時應用。

於某些實施中，DAC碼可包含多個連續零數位值。在此情況下，可延伸切換技術#1應用於此。現將參照改良切換技術#2及#3說明包含此種情況之實施例。

改良切換技術#2：

圖13依據本發明某些實施例，為實施修改後復歸保持方案之三階層DAC單元中第二切換技術之時序圖。由於第二切換技術為上述圖9復歸保持技術之修改，且為圖11切換技術#1之延伸，關於圖9及圖11之描述可適用於此特定修改。因此，在此切換技術#2對於上述切換機制之修改加以陳明。

類似於圖9及圖11，圖13繪示DAC時脈訊號1302、HOLD_B訊號1304、HOLD訊號1306、D型正反器時脈1308及圖13例示DAC碼之類比輸出1310。亦類似於圖9 and 11，圖13繪示分屬開關b、b_bar及z之控制訊號1312、1314及1316，以及例示部分DAC碼1318，其於此包括一系列數位值，即1、0、-1、0、0、0及1，分別以示數1318-1至1318-7標明。

圖13中各種組件之各種數位碼值時序與圖9所示者大致相同，唯一之差異在於控制開關z之控制訊號z 1316。如圖13所示，依據第二切換技術，首先判定一連串複數為連續零之k需要轉換。此一連串k連續零在圖13之範例中為一連串三個連續零(亦即k=3)，示為數位值1318-4、1318-5及1318-6。在此情況下，開關z可於一連續時期(圖13之B時期)中保持為開路，該連續時期(圖13之B時期)係處於一段保持期(圖13之保持期3)結束與另一段保持期(圖13之保持期5)開始之間，所述第一段保持期(圖13之保持期3)是有關非零數位值(圖13之DAC碼值1318-3)改變成連續k個 零中之第一零值(圖13之DAC碼值1318-4)，而所述第二段保持期(圖13之保持期5)則是有關k個連續零數位值中第(k-1)個數位值(圖13之DAC碼值1318-5)改變成第k個數位值(圖13之DAC碼值1318-6)。

因此，切換技術#2使DAC單元在該時期保持關閉，如切換技術#1，參見例如圖13中A時期之二例，示為時期A2及A3，但因所轉換者為複數連續零值，DAC單元為關閉狀態之時間可較僅實施切換技術#1為長。k等於或大於3時即為如此，其中B時期包括(k-1)個A時期，如圖13之B時期包含A2及A3時期。

k個連續數位值之評估可利用樣本此技藝中已知之延遲及前視技術。可應用上述關於k零值中第一(k-1)值之方式。樣本延遲及前視可連續執行，即在各次一數位值轉換時，評估一連串k個數位值以判定是否所有為靈之數位值向後移動一個數位值。因此，可運用已知樣本延遲及前視技術持續評估預先定義複數個數位值之滑動窗口，且切換技術#2可連續施用於k個零值之一連串第一(k-1)數位值。

一旦判定接續於k零值後之次一數位值為並非零值，切換技術#2可進一步包括為此連串中最後一零值所採取之節電措施。應知為求判定接續於k零值後之次一數位值為非零數位值，必須使用上述之已知前視技術對(k+1)值進行評估。

當一特定數位值判定為該連串k個零數位值中之最後一者時，如圖13中數位值1318-6之情形，則切換技術#2可使用技術#1進行該值之轉換-亦即在有關第(k-1)個數位值改變為第k個數位值之保持期(圖13之保持期5)中之部分時間開啟DAC單元以導通電流，接著在從保持期結束 到次一保持期(圖13之保持期6)開始間之時期(圖13之A4時期)再次關閉DAC單元。而後，DAC單元可於後方保持期中再次開啟(亦即在圖13之保持期6中開啟，如同圖9中RTH方案之情形)。為轉換最後一個為零數位值而以此方式開啟DAC單元以供可讓電流源沉降以便電路做好處理接續而來非零值之準備。此於圖13中標示為「電流單元之前視設定時間」。圖13所示之前視設定時間較佳者係夠長而足以達成DAC單元電流源依據所需DAC行為之所需沉降行為，例如達成特定程度之扭曲沉降。

或者，DAC單元可於全部k數位值之外保持期維持關閉，但如此一來，DAC單元之電流源之沉降時間不足，因而會導致無寄生動態範圍(SFDR)縮小。圖13雖未特別示出，但會在保持期3與保持期6之間保持DAC單元關閉。如已知者，SFDR代表基礎訊號對輸出中最強寄生訊號之強度比，且堪稱DAC效能之重要特性，SFDR越高越佳。於此情境中，雖然SFDR縮小，但因DAC單元可在有關第(k-1)個數位值改變成第k個數位值之保持期(亦即圖13之保持期5)保持關閉，有助節電，故而整體仍為可接受之情形。

當實施切換技術#2時，若判定待轉換之複數數位值包含一受兩個非零數位值所包圍之零值，則，於各種實施例中，可實施切換技術#1可以便於此零值轉換之期間節省電力(如圖13中開關z在A1時期為開路)，或者不使用節電技術，且開關z可在該值之轉換期間維持閉路(圖13未示)。

圖14所繪為可產生圖13中控制訊號1312、1314及1316之電路1400。因此，圖14即圖8三階層RTH DAC單元實施第二切換技術之 控制訊號產生示意圖。當然，於其他實施例中，亦可使用其他電路產生第二切換技術之控制訊號。

由於第一切換技術為上述復歸保持技術之修改，關於圖10之描述可適用於此特定修改。簡潔起見，在此不重複圖10之完整敘述，而僅就對圖10切換機制之修改加以陳明。

圖14之例示電路1400產生控制訊號1312、1314及1316。如圖14所示，b開關之控制訊號1312為正反器1440之輸出，b_bar開關之控制訊號1314為正反器1450之輸出，z開關之控制訊號1316為NOR閘1460之輸出。此等控制訊號驅動開關開路並閉路，如圖13所示。

圖14不同於圖10之處為開關z控制訊號之產生。具體而言，如圖14所示，正反器1410及1430延遲輸入資料，促進如圖13中時序圖所述之前視動作。上述有關於圖10及圖12之其他討論適用於此修改，且為於此技藝中具有通常知識之人基於本發明所輕易可知，因而在此不加贅述。

綜言之，依據切換技術#2之某些實施例，輸入資料可延遲至少1個時脈週期，做為前視設定時間。當偵測到進入數位值中有二或多個連續零值時，可將DAC單元完全關閉，藉此減少電流單元之暫態，從而節省更多電力。在「省電」期間B，DAC單元完全關閉，減少功率消耗。於某些實施例中，若次一數位值並非零值，DAC單元可配置成應用切換技術#1。

改良切換技術#3：

圖15依據本發明某些實施例繪示實施修改後復歸保持方案 之三階層DAC單元之第三切換技術時序圖。第三技術與上述第二技術實施例不同之處在於，當一連串k個連續零數位值之最後一個零值後之下一數位值，亦即第(k+1)個值為一非零值時，該如何處理最後一個零值。具體而言，如圖15所示，依據切換技術#3，在A4期間，z開關可為閉路，且DAC單元可為開啟並導通電流。

因此，依據切換技術#3，DAC單元可在第(k-1)個數位值改變成第k個數位值之保持期(圖15之保持期5)之部分時間為開啟以導通電流，在從保持期結束到次一保持期(圖15之保持期6)開始之後續時期(圖15之A4時期)中保持開啟，並在後者保持期中保持開啟(亦即在圖15中保持期6之至少一部分時間繼續為開啟狀態，如同圖9中RTH方案之情形)。以此方式開啟切換DAC單元，與圖13所示情境相較，可為最後一個零數位值之轉換提供更多時間，藉此使電流源達成所需沉降行為以準備轉換接續而來之非零值，此即圖15所示之「電流單元前視設定時間」。由於此一設定時間在圖15之情境大於圖13，雖必須消耗較多電力，但可達成較佳之SFDR。

上述有關於圖13之其餘說明適用於此，為求簡潔，在此不加贅述。

圖16所示者為用於產生控制訊號1512、1514及1516之例示電路1600。如圖16所示，b開關之控制訊號1512為正反器1210之輸出，b_bar開關之控制訊號1114為正反器1230之輸出，z開關之控制訊號1116為NOR閘1208之輸出。此等控制訊號驅動開關為開路及閉路狀態，如圖11所示。圖16不同於圖10、圖12及圖14之處同樣在於開關z之控制訊號產生方式。具體而言，圖14之NOR閘1460在圖16中由逆變器1660所取 代。取代後，「z」在非零轉換(亦即+1或-1數位輸入值之轉換)前之整個時期可為HIGH。此一改變允許DAC單元中電流源之完整設置時間，如上所述。上述有關於圖10、圖12及圖14之其他討論適用於此修改，且為於此技藝中具有通常知識之人基於本發明所輕易可知，因而在此不加贅述。

綜言之，依據切換技術#3之某些實施例，輸入資料可延遲至少1個時脈週期以做為前視設定時間。當偵測到進入數位值中有二或多個連續零值時，可將DAC單元完全關閉，藉此減少電流單元之暫態，從而節省更多電力。在「省電」B期間，DAC單元完全關閉，減少功率消耗。於某些實施例中，若次一數位值並非零值，DAC單元可保持開啟，以便電流源獲得一個完整時脈週期之設定時間。此一實施無需對汲極計生電容充放電，因此特別適合高速度操作。

圖11、圖13及圖15所示之切換技術模擬顯示可漸進增加SFDR，例如在圖11中為90dB，圖13為95dB，圖15為100dB。

例示DAC：

圖17繪示依據本發明某些實施例之例示裝置1700系統圖，例如一DAC，其係在實施修改後復歸保持方案之三階層DAC單元中實施改良切換技術。如圖所示，此一裝置可接收輸入數位值並將至少部分數位值提供予一DAC單元1704。雖然圖17僅繪示一個DAC單元，該DAC 1700實則通常包括複數DAC單元，如上述部分附圖所示。DAC 1700可進一步包含一控制器1706，其可至少按照上述方式產生控制訊號，以依據在此所述之改良切換技術於不同時間允許或防止電流流經DAC單元。為此，在某些實施例中，控制器1706可包括至少一處理器1708及一記憶體1710，如圖 17所示，用以實施在此所述之各種改良切換技術。然於其他實施例中，控制器1706可藉由實施如圖12、圖14及圖16所示電路，或實施為b、b_bar及z開關產生控制訊號之類比電路，而執行在此所述之各種改良切換技術。類比值1712可在DAC 1700之輸出處提供。

於各種實施例中，各DAC單元可各自連接於一個別控制器1706。於其他實施例中，控制器1706可配置成控制一DAC之二或多個，甚至全部DAC單元。

此外，雖然圖17繪示之控制器1706係包含於DAC 1700之內，但於其他實施例中，控制器1706可設於DAC 1700外部，在此情況下，控制器1706可配置成經由任何適當之通訊管道，遠端控制DAC 1700。換言之，控制器1706可不如圖17所示設於DAC 1700內，而是設於DAC 1700之外，並以可溝通之方式耦接於DAC 1700。

例示資料處理系統：

圖18為依據本發明一種實施例之例示資料處理系統1800方塊圖。此一資料處理系統可配置成例如在此所述控制器1706之功能或配置成實施在此所述之各種改良切換技術之任何其他系統。

如圖18所示，資料處理系統1800可包括至少一處理器1802，其係經由一系統匯流排1806耦接於記憶體元件1804。就此而言，資料處理系統可將程式碼儲存於記憶體元件1804中。再者，處理器1802可執行經由系統匯流排1806而自記憶體元件1804取得之程式碼。在本發明一態樣中，所述資料處理系統可為適合儲存並/或執行程式碼之電腦。然應知資料處理系統1800實可採取任何系統之形式實施，只要其包含處理器及能夠 執行本案功能之記憶體即可。

記憶體元件1804可包括一或多個實體記憶體裝置，例如，本機記憶體1808及一或多個大量儲存裝置1810。本機記憶體可為隨機存取記憶體或常用於執行程式碼之其他非持續性記憶體裝置。所述大量儲存裝置可實施為硬碟或其他持續性資料儲存裝置。處理系統1800亦可包括一或多個快取記憶體(圖未示)，其提供至少部分程式碼之暫時性儲存，藉此節省執行時需要用於自大量儲存裝置1810取得程式碼之時間。

圖中標示為輸入裝置1812及輸出裝置1814之輸入/輸出(I/O)裝置可隨選耦接於資料處理系統。輸入裝置之範例可包括，但不限於，鍵盤、指向裝置，例如滑鼠或類似物。輸出裝置之範例可包括，但不限於，螢幕或顯示器、揚聲器或類似物。輸入及/或輸出裝置可直接或經由中介I/O控制器耦接於資料處理系統。

於一實施例中，輸入及輸出裝置可實施為結合式輸入/輸出裝置(於圖18中圍繞輸入裝置1812及輸出裝置1814之虛線)。此一結合式裝置之範例為觸控顯示器，有時亦稱為「觸碰螢幕顯示器」或簡稱為「觸控螢幕」。於此一實施例中，可由例如觸控筆或使用者手指等實體物件在觸控螢幕上或附近之動作構成對於該裝置之輸入。

亦可以一網路配接器1816隨選耦接於資料處理系統，使其能夠經由中介之私人或公用網路而連接其他系統、電腦系統、遠距網路裝置及/或遠距儲存裝置。網路配接器可包含一資料接收器，用以接收由該系統、裝置及/或網路傳送至資料處理系統1800之資料，並可包含一資料傳輸器，用以將來自資料處理系統1800之資料傳輸至該系統、裝置及/或網路。 數據機、纜線數據機及乙太網路卡為可用於資料處理系統1800之不同網路配接器類型。

如圖18所示，記憶體元件1804可儲存一應用程式1818。於各種實施例中，應用程式1818可儲存於本機記憶體1808、一或多個大量儲存裝置1810或與該本機記憶體及該大量儲存裝置分離。應知資料處理系統1800可進一步執行一作業系統(圖18未示)，以利應用程式1818之執行。採取可執行程式碼形式之應用程式1818可由資料處理系統1800執行，例如，由處理器1802執行。因應應用程式之執行，資料處理系統1800可實施在此所述之一或多項操作或方法步驟。

變化與實施：

雖然本發明之上述實施例係參照圖1-18之例示實施方式加以說明，但熟悉此技藝人士應可瞭解，各種上開教示可應用於多種其他實施方式。例如，雖然本發明所提供之部分描述涉及溫度計編碼，此等描述同樣可應用於其他用於DAC中之編碼方法。再者，雖然在此係以具有8或16個DAC單元之DAC為例說明，當然亦可使用任何其他數量之DAC單元。

本發明實施例特別適用於要求高速之超取樣DAC，亦稱內插式DAC，例如三角積分DAC。然而，在此所提供之技術不僅限用於超取樣DAC，只要配合於此技藝中具有通常知識之人所可輕易思及之修改，亦同樣適用於其他種類之DAC，例如奈奎斯特DAC。

於特定情境中，在此所述之特色可應用於汽車系統、安全關鍵產業應用、醫療系統、科學儀器裝置、無線及有線通訊、雷達、工業製程控制、音訊及視訊設備、電流感應、器械操作(具高精確度性質)以及其他 數位處理類型系統。

此外，上述特定實施例可用於醫學造影、病患監控、醫療器械操作及居家健康照護之數位訊號處理技術，包括肺部監視器、加速度計、心率監視器、起搏器等等。其他應用可涉及汽車安全系統技術(例如，穩定性控制系統、駕駛人輔助系統、剎車系統、資訊娛樂及任何種類之車內應用程式)。

又於其他範例情境中，本發明之教示可應用於工業市場，包括用以提升產能、能效以及可靠性之製程控制系統。於消費者應用中，上開訊號處理電路之教示可用於影像處理、自動對焦及影像穩定化(例如，用於數位相機、攝錄影機等等)。其他消費者應用可包括家庭劇院系統之音訊及視訊處理器、DVD錄影機及高畫質電視機。

於以上實施例之討論中，系統之組件，例如時鐘、多工器、緩衝器及/或其他組件可經更換、取代或以其他方式修改以滿足特定電路系統需求。此外，應知亦可選用互補電子裝置、硬體、軟體等等實施本發明關於改良切換技術之教示。

用以實施本發明改良切換技術之各種系統零件可包括用以執行在此所述功能之電子電路系統。於某些情況下，系統之一或多項零件可由專為執行本發明功能而配置之處理器所提供。例如，所述處理器可包括一或多種特殊應用組件，或者包括用於執行本發明功能之可編程邏輯閘。所述電路系統可操作於類比領域、數位領域或混合訊號領域。於某些實例中，所述處理器可藉由執行一或多項儲存於非暫態電腦可讀取儲存媒體之指令而實現本發明之功能。

於一示範實施例中，可於一電路板或相關電子裝置中使用任何數量之圖8-18電路。所述電路板可為通用電路板，其上裝設電子裝置內部電子系統之各種組件，並進一步提供連接其他周邊裝置之連接器。更具體而言，所述電路板可提供電性連接，供系統之其他組件進行電性通訊。可依據實務配置需求、處理需求及電腦設計等等因素，將任何適合之處理器(包含數位訊號處理器、微處理器、支援晶片組等等)、電腦可讀非暫態記憶體元件等等適當耦接於該電路板。更可將例如外接儲存裝置、外加感測器、音訊/視訊顯示控制器及周邊裝置等其他組件以插卡形式插入電路板，或經由纜線連接電路板，或直接整合於電路板本身。於各種實施例中，在此所述之機能可採用模倣形式實施，即為運行於支援此等功能之結構中一或多個可配置(例如可編程)元件之軟體或韌體。提供模倣之軟體或韌體可設置於非暫態之電腦可讀儲存媒體中，其包含允許處理器執行改等機能之指令。

於另一示範實施例中，圖8-18之電路可採用獨立式模組之形式實施(例如，一種具有相關組件及電路系統而可執行特定應用程式或功能之裝置)或為插入式模組之形式，可插入電子裝置上之應用專屬硬體中。應知本發明實施改良切換技術之特定實施例可部分或全部納入一系統單晶片(SOC)封裝中。所謂SOC係指將電腦或其他電子系統之組件整合於單一晶片上之積體電路。其可包含數位、類比、混合訊號功能且通常具有射頻功能：一切均可設置於單一晶片基板上。其他實施例可包括多晶片模組(MCM)，其係位於單一電子封裝中之複數分離IC，可經由電子封裝彼此密且互動。於其他各種實施例中，在此所述改良切換技術之機能可實施於特 殊應用積體電路(ASIC)、現地可編程閘陣列(FPGA)及其他半導體晶片中之一或多枚矽芯。

亦應知在此概述之所有規格、尺寸及關係(例如，處理器數量、邏輯操作等等)僅為範例及教示之用。此等資訊可在不脫離本發明精神或所附申請專利範圍之前提下為大幅變化。規格僅適用於非限制性範例，且應以此方式解讀。於以上敘述中，示範實施例之描述係參照特定處理器及/或組件安排。實際實施時可在不脫離所附申請專利範圍之前提下進行各種修改及變化。據此，應知說明及附圖係屬說明性質，而非限制性質。

在此所述之諸多範例中可能就二、三、四或更多電性組件間之交互作用加以描述，然而僅為講求說明之清晰且為舉例之用。應知本發明系統實可以任何適合之方式組建。連同類似設計替代方案，圖8-18所繪示之任何組件、模組及元件可以各種可能之配置組合，一切均屬本說明書之廣義範圍。於特定情況下，描述一組流程中一或多種機能時僅提及有限數量之電性元件或許較為便於說明。應知圖8-18之電路及其教示可輕易改變規模，且可容納大量組件以及更複雜/精密之安排及配置。據此，在此提及之範例不應限制本發明電路之範疇並禁止其廣義教示運用於無數其他架構之可能。

應知於本說明書中，「一實施例」、「示範實施例」、「另一實施例」、「某些實施例」、「各種實施例」、「其他實施例」、「替代實施例」等等中所提及各種特色(例如，元件、結構、模組、組件、步驟、操作、特性等等)意欲表示本發明之一或多實施例中包含任何此等功能，但可能未必結合於同一實施例。

亦應知本案改良切換技術之功能僅說明圖8-18所示系統可執行之部分可能功能。此等操作中之部分可視需要刪除或取消適當，或者此等操作可在不脫離本發明範疇之前提下經過大幅修改或改變。此外，此等操作之時序亦可顯著改變。前文述及之操作流程僅為舉例以便討論之用。在此所述實施例應具實質靈活性，可在不脫離本發明教示之前提下採取任何適合之安排、先後、配置及時序機制。

熟悉此技藝人士可思及諸多其他改變、取代、變化、修改及修改，且所有落於所附申請專利範圍內之此等改變、取代、變化、變更及修改俱應為本發明所包含之範疇。

雖然本案申請專利範圍於向專利商標局提出時採用單一附屬形式，應知除非於技術上無法實行，否則任何權項均可附屬並結合於任何同類前項。

應知上述裝置之所有操作特性亦可透過此在所述之方法或程序加以實施，且範例中之細節可用於一或多個實施例中之任何部分。

802‧‧‧開關S1

804‧‧‧開關S2

806‧‧‧開關S3

808‧‧‧回授電阻器R1

810‧‧‧回授電阻器R2

Claims (20)

1. 一種數位類比轉換器(DAC)，其係包含：複數DAC單元，各該DAC單元包含一三階層電流導引DAC單元，係配置成：在一有關提供予該DAC單元之各數位值改變成次一數位值之保持期中，維持一有關各該數位值轉換為該次一數位值之類比輸出；一或多個控制器，用於控制該等DAC單元，其中該一或多個控制器係為該等DAC單元之各該DAC單元而配置成：判定提供予該DAC單元之一第一數位值改變成一第二數位值，該第二數位值為零，且至少在一處於有關該第一數位值改變成該第二數位值之保持期之結束與次一保持期之開始兩者間之時期中，防止該DAC單元導通電流。
2. 如申請專利範圍第1項所述之數位類比轉換器，其中該一或多個控制器係為該等DAC單元之各該DAC單元而進一步配置成：辨識該第二數位值為k個連續零數位值中之第一零值，k為一等於或大於二之整數，其中配置成防止該DAC單元導通電流之該一或多個控制器係包含：該一或多個控制器係配置成：在一處於有關該第一數位值改變成該第二數位值之保持期之結束與有關該k個連續零數位值中倒數第二個數位值之數位值改變成該k個連續零數位值中最後一個數位值之數位值之保持期之開始兩者間之時期中，防止該DAC單元導通電流。
3. 如申請專利範圍第2項所述之數位類比轉換器，其中該一或多個控制器係為該等DAC單元之各該DAC單元而進一步配置成： 辨識一緊接該k個連續零數位值中最後一個數位值之數位值為一非零值，在該有關該k個連續零數位值中倒數第二個數位值之該數位值改變成該k個連續零數位值中最後一個數位值之保持期之至少一部分中，允許該DAC單元導通電流，以及在一處於有關該k個連續零數位值中倒數第二個數位值之該數位值改變成該k個連續零數位值中最後一個數位值之保持期之結束與有關該k個連續零數位值中最後一個數位值改變為緊接該k個連續零數位值中最後一個數位值之該數位值之保持期之開始兩者間之時期中，防止該DAC單元導通電流。
4. 如申請專利範圍第2項所述之數位類比轉換器，其中該一或多個控制器係為該等DAC單元之各該DAC單元而進一步配置成：辨識一緊接該k個連續零數位值中最後一個數位值之數位值為一非零值，在有關該k個連續零數位值中倒數第二個數位值之該數位值改變成該k個連續零數位值中最後一個數位值之該保持期之至少一部分中，允許該DAC單元導通電流，以及在一處於有關該k個連續零數位值中倒數第二個數位值之該數位值改變成該k個連續零數位值中最後一個數位值之保持期之結束與有關該k個連續零數位值中最後一個數位值改變成緊接該k個連續零數位值中最後一個數位值之該數位值之保持期之開始兩者間之時期中，允許該DAC單元導通電流。
5. 如申請專利範圍第2項所述之數位類比轉換器，其中該一或多個配置成防止該DAC單元導通電流之控制器係包含：該一或多個控制器係配置成：在一處於有關該第一數位值改變成該第二數位值之保持期之結束與有關該k個連續零數位值中最後一個數位值改變成次一數位值之保持期之開始兩者間之時期中，防止該DAC單元導通電流。
6. 如申請專利範圍第2項所述之數位類比轉換器，其中該一或多個控制器係為該等DAC單元之各該DAC單元而進一步配置成：將輸入資料樣本延遲多個時脈週期，足以允許一前視設置時間以辨識一連串k個連續數位值中之數位值。
7. 如申請專利範圍第1項所述之數位類比轉換器，其中各該DAC單元包含一對電流源，該對電流源係配置成當其連接時可經由該DAC單元導通電流，且其中該一或多個配置成防止該DAC單元導通電流之控制器包含：該一或多個控制器係配置成斷開該DAC單元之該對電流源。
8. 如申請專利範圍第1項所述之數位類比轉換器，其中該DAC為一超取樣DAC。
9. 一種用以控制一三階層電流導引DAC單元之裝置，其係配置成在有關各數位值改變成次一數位值之保持期，維持一有關各該數位值轉換成該次一數位值之類比輸出，該裝置係包含：判定手段，其就一第一數位值改變成一第二數位值而言，判定該第二數位值為零；以及 防止手段，其至少在一處於有關該第一數位值改變成該第二數位值之保持期之結束與次一保持期之開始兩者間之時期中，防止該三階層DAC單元導通電流。
10. 如申請專利範圍第9項所述之裝置，進一步包含：辨識手段，其辨識該第二數位值為k個連續零數位值中之該第一零值，其中k為一等於或大於二之整數，其中該防止手段係包含：防止手段，其在一處於有關該第一數位值改變成該第二數位值之保持期之結束與有關該k個連續零數位值中倒數第二個數位值之數位值改變成該k個連續零數位值中最後一個數位值之數位值之保持期之開始兩者間之時期，防止該三階層DAC單元導通電流。
11. 如申請專利範圍第10項所述之裝置，其係進一步包含：辨識手段，其辨識一緊接該k個連續零數位值中最後一個數位值之數位值為一非零值；允許手段，其在有關該k個連續零數位值中倒數第二個數位值之該數位值改變成該k個連續零數位值中最後一個數位值之保持期之至少一部分中，允許該三階層DAC單元導通電流；以及防止手段，其在一處於有關該k個連續零數位值中倒數第二個數位值之該數位值改變成該k個連續零數位值中最後一個數位值之保持期之結束與有關該k個連續零數位值中最後一個數位值改變成緊接該k個連續零數位值中最後一個數位值之該數位值之保持期之開始兩者間之時期中，防止該三階層DAC單元導通電流。
12. 如申請專利範圍第10項所述之裝置，進一步包含：辨識手段，其辨識一緊接該k個連續零數位值中最後一個數位值之數位值為一非零值；允許手段，其在有關該k個連續零數位值中倒數第二個數位值之該數位值改變成該k個連續零數位值中最後一個數位值之保持期之至少一部分中，允許該三階層DAC單元導通電流；以及允許手段，其在一處於有關該k個連續零數位值中倒數第二個數位值之該數位值改變成該k個連續零數位值中最後一個數位值之保持期之結束與關該k個連續零數位值中最後一個數位值改變成緊接該k個連續零數位值中最後一個數位值之該數位值之保持期之開始兩者間之時期中，允許該三階層DAC單元導通電流。
13. 如申請專利範圍第10項所述之裝置，其中該用於防止之手段係包含：防止手段，其在一處於有關該第一數位值改變成該第二數位值之保持期之結束與有關該k個連續零數位值中最後一個數位值改變成次一數位值之保持期之開始兩者間之時期中，防止該三階層DAC單元導通電流。
14. 如申請專利範圍第10項所述之裝置，進一步包含：延遲手段，其將輸入資料樣本延遲多個時脈週期，足以允許一前視設置時間以辨識一連串k個連續數位值中之數位值。
15. 一種非暫態電腦可讀取儲存媒體，用以儲存軟體代碼部分，其係配置成，當在一處理器上運作時，執行一用以控制一三階層電流導引DAC單元之方法，該三階層電流導引DAC單元係配置成在一有關各數位值 改變成次一數位值之保持期，維持一有關各該數位值轉換成該次一數位值之類比輸出，該方法係包含：就一第一數位值改變成一第二數位值而言，判定該第二數位值為零；以及至少在一處於有關該第一數位值改變成該第二數位值之保持期之結束與次一保持期之開始兩者間之時期中，防止該三階層DAC元件導通電流。
16. 如申請專利範圍第15項所述之非暫態電腦可讀取儲存媒體，其中該軟體代碼部分係進一步配置成：辨識該第二數位值為k個連續零數位值中之該第一零值，k為一等於或大於二之整數，其中該防止係包含：在一處於有關該第一數位值改變成該第二數位值之保持期之結束與有關該k個連續零數位值中倒數第二個數位值之數位值改變成該k個連續零數位值中最後一個數位值之數位值之保持期之開始兩者間之時期中，防止該三階層DAC元件導通電流。
17. 如申請專利範圍第16項所述之非暫態電腦可讀取儲存媒體，其中該軟體代碼部分係進一步配置成：辨識一緊接該k個連續零數位值中最後一個數位值之數位值為一非零值；在有關該k個連續零數位值中倒數第二個數位值之該數位值改變成該k個連續零數位值中最後一個數位值之保持期之至少一部分中，允許該三階層DAC元件導通電流；以及 在一處於有關該k個連續零數位值中倒數第二個數位值之該數位值改變成該k個連續零數位值中最後一個數位值之保持期之結束與有關該k個連續零數位值中最後一個數位值改變成緊接該k個連續零數位值中最後一個數位值之該數位值之保持期之開始兩者間之時期中，防止該三階層DAC元件導通電流。
18. 如申請專利範圍第16項所述之非暫態電腦可讀取儲存媒體，其中該軟體代碼部分係進一步配置成：辨識一緊接該k個連續零數位值中最後一個數位值之數位值為一非零值；在有關該k個連續零數位值中倒數第二個數位值之該數位值改變成該k個連續零數位值中最後一個數位值之保持期之至少一部分中，允許該三階層DAC元件導通電流；以及在一處於有關該k個連續零數位值中倒數第二個數位值之該數位值改變成該k個連續零數位值中最後一個數位值之保持期之結束與有關該k個連續零數位值中最後一個數位值改變成緊接該k個連續零數位值中最後一個數位值之該數位值之保持期之開始兩者間之時期中，允許該三階層DAC元件導通電流。
19. 如申請專利範圍第16項所述之非暫態電腦可讀取儲存媒體，其中該防止係包含：在一處於有關該第一數位值改變成該第二數位值之保持期之結束與有關該k個連續零數位值中最後一個數位值改變成次一數位值之保持期之開始兩者間之時期中，防止該三階層DAC元件導通電流。
20. 如申請專利範圍第16項所述之非暫態電腦可讀取儲存媒體，其中該軟體代碼部分係進一步配置成：將輸入資料樣本延遲多個時脈週期，足以允許一前視設置時間以辨識一連串k個連續數位值中之數位值。