TW201914228A

TW201914228A - 類比數位轉換方法及δ-σ調變器

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Publication number: TW201914228A
Application number: TW107122908A
Authority: TW
Inventors: 何濤; 米迦勒阿士伯恩
Original assignee: 聯發科技股份有限公司
Priority date: 2017-09-11
Filing date: 2018-07-03
Publication date: 2019-04-01
Also published as: CN109495112A

Abstract

本發明提供一種類比數位轉換方法及Δ-Σ調變器。類比數位轉換方法包括至少部分通過下述步驟將類比輸入信號轉換為數位輸出：用濾波器對類比輸入信號進行濾波；通過利用多個比較器將經濾波的類比輸入信號與多個閾值進行比較，生成數位輸出；基於多個比較器的先前輸出，從多個相應參考值中選擇多個閾值中的至少一個閾值，其中選擇多個閾值中的至少一個閾值包括多個閾值的數值順序隨時間改變；以及將數位輸出提供至濾波器的輸入埠。本發明可以應用於要求較大調變速度的應用中，並且可以限制晶片上使用的空間量。

Description

類比數位轉換方法及Δ-Σ調變器

本發明涉及Δ-Σ（delta-sigma）類比數位轉換器（analog-to-digital converter，ADC）。

Δ-Σ ADC使用積分器（integrator）和反饋回路（feedback loop）來過濾低頻中的雜訊，以便增強信號雜訊比。一些Δ-Σ ADC在反饋回路中包括1位元（1-bit）數位類比轉換器（digital-to-analog converter，DAC）。其他Δ-Σ ADC包括多位元（multi-bit）DAC。具有多位元DAC的ADC通常提供更高的數位化解析度。

有鑑於此，本發明提供一種類比數位轉換方法及Δ-Σ調變器。

本發明提供了一種類比數位轉換方法，包括至少部分通過下述步驟將類比輸入信號轉換為數位輸出：用濾波器對所述類比輸入信號進行濾波；通過利用多個比較器將經濾波的所述類比輸入信號與多個閾值進行比較，生成所述數位輸出；基於所述多個比較器的先前輸出，從多個相應參考值中選擇所述多個閾值中的至少一個閾值，其中選擇所述多個閾值中的至少一個閾值包括所述多個閾值的數值順序隨時間改變；以及將所述數位輸出提供至所述濾波器的輸入埠。

本發明提供了一種Δ-Σ調變器，包括：濾波器；量化器，包括多個比較器，所述多個比較器中的每一個均被配置為將所述濾波器的輸出與相應閾值進行比較，多個相應閾值是從多個相應參考值中選擇的；控制電路，耦接到所述量化器並且被配置為基於所述量化器的先前輸出隨時間改變所述多個相應閾值的數值順序；以及反饋回路，用於將所述量化器耦接到所述濾波器的輸入埠。

本發明提供了一種Δ-Σ調變器，包括：濾波器；量化器，包括至少第一比較器、第二比較器和第三比較器；多工器，包括至少第一2對1多工器、第二2對1多工器和第三2對1多工器，所述第一2對1多工器的輸出耦接到所述第一比較器，所述第二2對1多工器的輸出耦接到所述第二比較器以及所述第三2對1多工器的輸出耦接到所述第三比較器；控制電路，被配置為通過如下方式選擇第一閾值、第二閾值和第三閾值，使得所述第一閾值、所述第二閾值和所述第三閾值的數值順序隨時間改變：利用所述第一2對1多工器，在第一參考值和第四參考值中選擇第一閾值；利用所述第二2對1多工器，在第二參考值和第五參考值中選擇第二閾值；利用所述第三2對1多工器，在第三參考值和第六參考值中選擇第三閾值；以及反饋回路，用於將所述量化器耦接到所述濾波器的輸入埠。

本發明可以應用於要求較大調變速度的應用中，並且可以限制晶片上使用的空間量。

在結合附圖閱讀本發明的實施例的以下詳細描述之後，本發明的各種目的、特徵和優點將是顯而易見的。然而，這裡使用的附圖僅以解釋說明為目的，而不應被視為本發明的限制。

在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。本領域習知技藝者應可理解，電子設備製造商可能會用不同的名詞來稱呼同一元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區別元件的方式，而是以元件在功能上的差異來作為區別的基準。在通篇說明書及後續的申請專利範圍當中所提及的『包含』是開放式的用語，故應解釋成『包含但不限定於』。此外，『耦接』一詞在此是包含任何直接及間接的電氣連接手段。因此，若文中描述第一裝置電性連接於第二裝置，則代表該第一裝置可直接連接於該第二裝置，或通過其他裝置或連接手段間接地連接至該第二裝置。

用於補償Δ-Σ調變器的過量回路延遲（excess loop delay）的常規電路速度非常慢或者非常昂貴。“過量回路延遲”是本領域中術語，用於指Δ-Σ調變器的回路中出現的延遲累積。這種延遲會對Δ-Σ調變器的性能和穩定性造成不利影響。某些過量回路延遲補償電路不足夠快，無法對高於1GHz調變速度的類比信號進行數位化，而高於1GHz調變速度的類比信號在傳感和通信應用中是經常的情況。另一方面，其他過量回路延遲補償電路可以處理這種高速信號，但是需要積體電路上較大面積來佈置Δ-Σ調變器，因此顯著增加了整個調變器的成本。例如，一些電路在量化器中包括大量的多工器和/或大量導線，這將增加調變器晶片的尺寸，並因此增加其成本。

認識到現有技術中的這些限制，本發明提出了用於補償Δ-Σ調變器的過量回路延遲的高速緊湊（compact）電路。與常規電路不同，本發明提出的電路可以應用於要求較大調變速度的應用中（當然，也可以用於低速應用中），並且可以限制晶片上使用的空間量。

在一些實施例中，空間使用量的減少可以通過減少多工器和控制線的數量來實現，這些多工器和控制線用於驅動調變器的量化器（quantizer）的操作。多工器和線路的數量的減少又可以通過改變提供給量化器的閾值的數值順序（numerical order）來實現，這可以顯著地簡化控制電路的設計。

使用這些控制電路，類比輸入信號可以通過以下步驟被數位化：1）對信號進行濾波，例如使用積分器或其他類型的低通濾波器，2）利用多個比較器，將濾波信號與多個閾值進行比較，3）基於多個比較器的先前輸出，從多個對應參考值中選擇多個閾值中的每個閾值，其中選擇多個閾值中的每個閾值包括隨著時間改變多個閾值的數值順序，以及4）通過反饋回路將數位輸出提供給濾波器的輸入埠。

在改變閾值的數值順序時，在第一時間間隔中提供給第一比較器的閾值可以大於提供給第二比較器的閾值，但是在第二時間間隔中是相反的情況。

第1圖示出根據本發明實施例的Δ-Σ調變器的框圖。Δ-Σ調變器100可以包括信號減法電路102、回路濾波器104、量化器106、控制電路108和數位類比轉換器（digital-to-analog converter，DAC）110。信號減法電路102也可以是加法器（其可以利用差分放大器來實現，以執行類比信號相減）。信號減法電路102可以被設置為從類比輸入信號VIN中減去類比回饋信號VFB，以生成差值信號VS。回路濾波器104可以包括一個或多個積分器、諧振器或其他類型的濾波器（包括低通濾波器）。回路濾波器104可以被設置為對差值信號VS執行濾波操作，以生成濾波信號VS'。在一些實施例中，回路濾波器104可以被設置為使得在Δ-Σ調變器中出現的雜訊的頻譜密度在低頻處較低，由此提供了可以以最小雜訊來數位化類比信號的頻譜區域。

量化器106和控制電路108共同形成數位轉換器（digitizer）112。量化器106可以由控制電路108控制，並且可以設置成將濾波信號VS'量化（例如數位化）為數位輸出信號DOUT。DAC 110可以位於量化器106的輸出與信號減法電路102的輸入之間的回饋路徑中，並且被設置為基於數位輸出信號DOUT來執行數位類比轉換操作。信號減法電路102可以將DAC 110的輸出（回饋信號VFB）與類比輸入信號VIN相組合。

信號經過量化器106、DAC 110和/或沿著回饋路徑中存在的其他寄生組件時所累積的延遲被稱為過量回路延遲。過量回路延遲可能會導致量化器時鐘邊沿與DAC脈衝邊沿之間的非零延遲。理想情況下，DAC脈衝應當立即回應量化器時鐘邊沿，但是由於非零閘延遲（gate delay）和電晶體開關時間，反饋回路中可能存在有限延遲。定時誤差通過DAC會隨時間累積，這將對Δ-Σ調變器的性能和穩定性造成不利影響。

至少在一些實施例中，可以通過在量化器周圍添加局部反饋回路（local feedback loop）來補償過量回路延遲。如第1圖所示，控制電路108可以被設置為與量化器106形成閉環。該局部反饋的增益以補償過量回路延遲的方式來設置。

第2A圖示出根據本發明一些實施例的可以在Δ-Σ調變器100中使用的數位轉換器的示例的框圖。如圖所示，數位轉換器202可以包括比較器2060、2061和2062、多工器M0、M1和M2以及驅動器212。儘管第2A圖示出了具有三個比較器和三個多工器因此產生三個數位輸出的數位轉換器，但是在其他實施例中可以使用任何其他合適數量的比較器和多工器。比較器2060、2061和2062共同形成量化器106（如第1圖所示），多工器M0、M1和M2以及驅動器212共同形成控制電路108（如第1圖所示）。在該示例中數位輸出DOUT包括輸出D ＜0＞、D ＜1＞和D ＜2＞，但是通過增加比較器的數量也可以實現具有更多位元的輸出。

在該示例中，每個比較器接收信號VS'作為第一輸入，並且接收從相應的多工器輸出的閾值作為第二輸入。比較器被設置為根據其輸入之間的比較輸出比較結果。例如，如果VS'大於閾值，則比較器的輸出可以是1，如果VS'小於閾值，則比較器的輸出可以是0，但是也可以採用相反的邏輯。

多工器M0、M1和M2中的每一個均被配置為在其輸入中選擇一個。在此示例中，多工器M0、M1和M2是2對1（2-to-1）多工器。也就是說，每個多工器在其兩個輸入之間選擇一個輸入作為輸出。每個多工器接收控制信號“Sel”，用於從其輸入中選擇其中之一。如第2A圖所示，控制信號Sel＜0＞可以控制M0，控制信號Sel＜1＞可以控制M1並且控制信號Sel＜2＞可以控制M2。在這個例子中，每個Sel信號包括一位元，用於在多工器的兩個輸入之中選擇一個輸入。Sel信號是由驅動器212基於比較器的先前輸出DOUT（即，D＜0＞、D＜1＞和D＜2＞）（例如前一個時鐘週期的輸出）而輸出的。

在這種情況下，多工器M0接收參考值Ref＜0＞和Ref＜3＞作為輸入，多工器M1接收參考值Ref＜1＞和Ref＜4＞，多工器M2接收參考值Ref＜2＞和Ref ＜5＞。其中參考值Ref＜0＞、Ref＜1＞、Ref＜2＞、Ref＜3＞、Ref＜4＞、Ref ＜5＞可分別稱為第一、第二、第三、第四、第五、第六參考值。在一些實施例中，Ref ＜5＞大於Ref＜4＞，Ref＜4＞大於Ref＜3＞，Ref＜3＞大於Ref＜2＞，Ref＜2＞大於Ref＜1＞，Ref＜1＞大於Ref＜0＞，當然其他配置也是可以的。在一個說明性實施例中，Ref＜0＞ = 0，Ref＜1＞= 1V，Ref＜2＞ = 2V，Ref＜3＞ = 3V，Ref＜4＞= 4V，Ref＜5＞= 5V。

可以通過利用控制方案來限制實現驅動器212所需的線路和元件（例如，多工器）的數量，由此，提供給比較器作為其輸入的閾值的數值順序隨時間改變。例如，在時間t1，可以根據第一數值順序來排列閾值，其中多工器M2的閾值大於多工器M1的閾值，多工器M1的閾值大於多工器M0的閾值。然而，在時間t2該數值順序可以發生變化，例如此時多工器M0的閾值被設置為大於多工器M2的閾值，多工器M2的閾值大於多工器M1的閾值。與給定數量的多工器所能達到的閾值組合的數量相比，改變閾值的數值順序可以增加閾值組合的數量。換句話說，如果不允許閾值的數值順序如本文所述那樣變化，則達到相同數量的閾值組合所需的多工器的數量將明顯更大。

第2B圖根據一個特定示例示出了第2A圖的數位轉換器的操作。在該圖表中，每個行（column）標題0、1、2和3表示來自前一週期的數字輸出D＜2＞、D＜1＞和D＜0＞的總和。該總和用於確定當前週期的多工器輸出M0、M1和M2。例如，當前一個總和為0時，多工器M0選擇Ref ＜0＞，多工器M1選擇Ref ＜1＞，多工器M2選擇Ref ＜2＞。因此，數值順序使得多工器M2的閾值大於多工器M1的閾值，多工器M1的閾值大於多工器M0的閾值。

當前一個總和為1時，多工器M0選擇Ref＜3＞，多工器M1選擇Ref ＜1＞，並且多工器M2選擇Ref ＜2＞。結果，新的數值順序為多工器M0的閾值大於多工器M2的閾值，多工器M2的閾值大於多工器M1的閾值。

當前一個總和為2時，多工器M0選擇Ref＜3＞，多工器M1選擇Ref ＜4＞，並且多工器M2選擇Ref ＜2＞。結果，新的數值順序為多工器M1的閾值大於多工器M0的閾值，多工器M0的閾值大於多工器M2的閾值。

當先前總和為3時，多工器M0選擇Ref＜3＞，多工器M1選擇Ref ＜4＞，並且多工器M2選擇Ref ＜5＞。因此，建立了與初始情況中相同的數值順序。閾值的數值順序隨時間變化的具體方式可取決於數位轉換器202的先前數位輸出（相對於參考值的VS'值）。在一個實施例中，一部分比較器可以具有固定的閾值，而其他比較器可以具有可調節的閾值。

根據一些非限制性實施例，在第3圖中示出驅動器212的一個具體實施方式。在這種情況下，驅動器212包括測溫編碼器（thermometric coder）302、多個延遲單元（標記為Z-1）、參考選擇器306和參考多工器（MUX）308。驅動器212輸出控制信號Sel＜0＞、Sel＜1＞和Sel＜2＞，用於基於先前的數位輸出D＜0＞、D＜1＞和D＜2＞選擇新的閾值。

測溫編碼器302被配置為接收數位輸出D＜0＞、D＜1＞和D＜2＞，並基於測溫代碼來轉換這些輸出。例如，其輸出D'可以假定以下值之一（取決於比較器的輸出）：000、001、011、111（其中最低有效位對應於D'＜0＞，最高有效位對應於到D'＜2＞）。編碼器輸出端的特定測溫代碼取決於比較器輸出中存在的1的數目。例如，如果比較器的輸出不包含任何1，那麼編碼器的輸出則是000；如果比較器的輸出包含單個1，則編碼器的輸出可以為001；如果比較器的輸出包括兩個1，那麼編碼器的輸出可以是011；如果比較器的輸出包含三個1，則編碼器的輸出可以為111。

在一些實施例中，可以使用延遲單元Z-1來延遲測溫編碼器的輸出。如此一個週期延遲能確保當前時鐘週期的閾值選擇是基於前一週期的數位輸出。而且，這種延遲緩和（relax）了編碼器302、選擇器306和MUX 308中的定時。延遲單元Z-1可以利用由時鐘信號clk（其觸發數位轉換器112的其餘部分）的反向信號clk_b觸發的鎖存器來實現。通過這種方式，來自編碼器的所有比特在半個時鐘週期後重新同步。因此，比較器2060、2061和2062以及編碼器302具有半個時鐘週期來操作，參考選擇器306和MUX 308具有另一半個時鐘週期來操作。不嚴格的定時（relaxed timing）可以節省數位轉換器202中的功率耗散。延遲單元的輸出Dd＜0＞、Dd＜1＞和Dd＜2＞被提供給參考選擇器306。

如上所述使用的測溫編碼器使得參考選擇器306的電路顯著簡化，因此顯著減少了電路佔用的空間、電路的複雜性和功耗。在一些實施例中，參考選擇器306可以使用第4圖的電路來實現。第4圖為根據本發明的非限制性實施例示出第3圖中驅動器中使用的參考選擇器的示意框圖。其中參考選擇器306選擇用於為比較器提供閾值的參考值。如第4圖所示，參考選擇器306在這種情況下用具有四個XOR閘（G0、G1、G2和G3）的簡單電路來實現。在這種情況下，參考選擇器306的輸出C＜0＞、C＜1＞、C＜2＞、C＜3＞可以是以下之一：0001、0010、0100或1000。根據參考選擇器提供這四個輸出組合中的哪一個，來選擇四個可能的閾值組合中的一個（例如，第2B圖所示的四種組合中的一種）。重新參考第3圖，參考MUX 308可以基於參考選擇器的輸出來提供控制信號Sel＜0＞、Sel＜1＞和Sel＜2＞。

第5圖示出根據本發明一些實施例的用於將類比輸入信號轉換成數位輸出並同時補償過量回路延遲的代表性方法的流程圖。方法500在步驟502處開始，其中例如使用一個或多個積分器或其他回路濾波器對類比輸入信號進行濾波。

在步驟504處，利用具有多個比較器的量化器將濾波信號與多個閾值進行比較，生成數位輸出。

在步驟506處，基於多個比較器的先前輸出，從多個對應參考值中選擇多個閾值中的每一個閾值。在一些情況下，選擇閾值會導致閾值的數值順序相對於先前迭代的變化。例如，最初的數值順序可以是第一比較器的閾值大於第二比較器的閾值，第二比較器的閾值大於第三比較器的閾值。隨後，第三比較器的閾值可以被切換（toggled）。因此，新的數值順序可以為第三比較器的閾值大於第一比較器的閾值，第一比較器的閾值大於第二比較器的閾值。

在步驟508處，可以將比較器的輸出提供給步驟502中使用的濾波器的輸入。例如，輸出可以被轉換為類比域，並與類比輸入信號相組合（例如從類比輸入信號中減去該輸出的類比信號），並且組合後的類比信號可以被提供給濾波器的輸入。

第6圖和第7A圖至第7D圖提供了至少在一些實施例中第2A圖所示的數位轉換器的操作圖示。具體而言，第6圖是示出經濾波的類比輸入信號的示例的圖表。在該示例中，經濾波的類比輸入信號在時間間隔t0期間等於0.5V、在時間間隔t1期間為1.5V、在時間間隔t2期間為2.5V、在時間間隔t3期間為3.5V、在時間間隔t4期間為4.5V。如在第6圖中進一步所示的，在這種情況下，Ref＜0＞ = 0，Ref＜1＞= 1V，Ref＜2＞ = 2V，Ref＜3＞ = 3V，Ref＜4＞ = 4V，Ref＜5＞ = 5V。

第7A圖至第7E圖是根據本發明的非限制性實施例示出第2A圖的數位轉換器如何回應第6圖的類比輸入信號的表格。第7A圖至第7D圖是例示回應於第6圖的類比信號，D＜0＞、D＜1＞和D＜2＞（如第7A圖所示）、多工器M0、M1和M2的輸出（如第7B圖所示）、D’＜0＞、D’＜1＞和D’＜2＞（如第7C圖所示）以及Sel＜0＞、Sel＜1＞和Sel＜2＞（如第7D圖所示）從t0到t4如何隨著時間改變。第7E圖示出了多工器M0、M1和M2輸出的閾值的數值順序從t0到t4隨著時間變化。

最初，在t=t0時，多工器M0、M1和M2的閾值分別被設置為Ref＜0＞、Ref＜1＞和Ref＜2＞。因此，閾值的數值順序為，多工器M2的輸出（第7E圖中的1st位置處）大於多工器M1的輸出（2nd位置），多工器M1的輸出大於多工器M0的輸出（3rd位置）。因此，D＜0＞=1（由於類比信號（0.5V）大於Ref＜0＞（0V）），而D＜1＞=D＜2＞=0（由於類比信號（0.5V）小於Ref＜1＞（1V）和Ref＜2＞（2V））。

由於比較器的輸出包括單個1，所以測溫編碼器（D'＜2＞、D'＜1＞和D'＜0＞）的輸出為001，這導致Sel信號等於001，使得多工器M0在下一個週期切換到Ref＜3＞。在這種情況中，閾值的新數值順序為多工器M0的輸出（1st位置）大於多工器M2的輸出（2nd位置），多工器M2的輸出大於多工器M1的輸出（3rd位置）。

在時間t1，類比信號上升到1.5V。因此，D＜0＞=0（由於類比信號（1.5V）小於Ref＜3＞（3V）），D＜1＞=1（由於類比信號（1.5V）大於Ref＜1＞（1V）），D＜2＞=0（由於類比信號（1.5V）小於Ref＜2＞（2V））。比較器的輸出仍然是包括單個1，在D'＜2＞、D'＜1＞和D'＜0＞以及Sel＜2＞、Sel＜1＞和Sel＜0＞中沒有任何變化，因此閾值的數值順序沒有變化。

在時間t2，類比信號上升到2.5V。因此，D＜2＞切換到1（由於類比信號（2.5V）大於Ref＜2＞（2V）），D＜1＞仍為1，D＜0＞仍為0，這導致 D'＜1＞和Sel＜1＞切換到1。這又導致多工器M1在下一個週期切換到Ref＜4＞。在這種情況下，閾值的數值順序為多工器M1的輸出（1st位置）大於多工器M0的輸出（2nd位置），多工器M0的輸出大於多工器M2的輸出（3rd位置）。

在時間t3，類比信號上升到3.5V。因此， D＜0＞=1（由於類比信號（3.5V）大於Ref＜3＞（3V）），D＜1＞=0（由於類比信號（3.5V）小於Ref＜4＞（4V）），D＜2＞=1（由於類比信號（3.5V）大於Ref＜2＞（2V））。由於輸出中的1的數量仍然是2個，在D'＜2＞、D'＜1＞和D'＜0＞以及Sel＜2＞、Sel＜1＞和Sel＜0＞中沒有變化。

在時間t4，類比信號上升到4.5V。因此， D＜0＞=1（由於類比信號（4.5V）大於Ref＜3＞（3V）），D＜1＞=1（由於類比信號（4.5V）大於Ref＜4＞（4V）），D＜2＞=1（由於類比信號（4.5V）大於Ref＜2＞（2V））。

本文所述裝置和技術的各個方面可以單獨使用，或組合使用，或者以上述說明書中描述的實施方式中未特別討論的各種方式使用，因此其應用並不局限於說明書或附圖中所描述的組件的細節和設置。例如，一個實施方式描述的方面可以以任何方式與其他實施方式中描述的方面相結合。

專利申請範圍中使用的序數詞，比如“第一”、“第二”、“第三”等本身並不意味著任何次序、優先順序或一個元件相對另一個元件的順序或者執行方法步驟的順序，僅作為標籤以將具有某名稱的一個元件與具有相同名稱的另一元件區分開來。

同時，所使用的措辭和術語是以描述為目的的，不應該被視為限制。本文使用的“包括”、“包含”、“具有”、“有”、“含有”等及其變形，旨在包括其後列出的所有項目和其等同物以及額外的項目。

本文使用的“耦接”或“連接”指電路元件或信號彼此直接連接或者通過中間元件連接。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100‧‧‧Δ-Σ調變器

102‧‧‧信號減法電路

104‧‧‧回路濾波器

106‧‧‧量化器

108‧‧‧控制電路

110‧‧‧數位類比轉換器

112‧‧‧數位轉換器

202‧‧‧數位轉換器

206₀、206₁、206₂‧‧‧比較器

M₀、M₁、M₂‧‧‧多工器

212‧‧‧驅動器

302‧‧‧測溫編碼器

306‧‧‧參考選擇器

308‧‧‧參考多工器

500‧‧‧方法

502~508‧‧‧步驟

在流覽了下文的具體實施方式和相應的附圖後，本領域具有通常知識者將更容易理解上述本發明的目的和優點。第1圖示出根據本發明實施例的Δ-Σ調變器的框圖。第2A圖示出根據本發明一些實施例的可以在Δ-Σ調變器中使用的數位轉換器的示例的框圖。第2B圖根據一個特定示例示出了圖2A的數位轉換器的操作。第3圖中示出驅動器的一個具體實施方式。第4圖為根據本發明的非限制性實施例示出圖3中驅動器中使用的參考選擇器的示意框圖。第5圖示出根據本發明一些實施例的用於將類比輸入信號轉換成數位輸出並同時補償過量回路延遲的代表性方法的流程圖。第6圖是示出經濾波的類比輸入信號的示例的圖表。第7A圖至第7E圖是根據本發明的非限制性實施例示出第2A圖的數位轉換器如何回應第6圖的類比輸入信號的表格。

Claims

一種類比數位轉換方法，包括：至少部分通過下述步驟將類比輸入信號轉換為數位輸出：用濾波器對所述類比輸入信號進行濾波；通過利用多個比較器將經濾波的所述類比輸入信號與多個閾值進行比較，生成所述數位輸出；基於所述多個比較器的先前輸出，從多個相應參考值中選擇所述多個閾值中的至少一個閾值，其中選擇所述多個閾值中的至少一個閾值包括所述多個閾值的數值順序隨時間改變；以及將所述數位輸出提供至所述濾波器的輸入埠。
如申請專利範圍第1項所述的類比數位轉換方法，其中所述多個閾值至少包括第一閾值和第二閾值，並且其中：改變所述多個閾值的數值順序包括將所述多個閾值設置為，在第一時間間隔中所述第一閾值大於所述第二閾值，在第二時間間隔中所述第二閾值大於所述第一閾值。
如申請專利範圍第2項所述的類比數位轉換方法，其中所述第一閾值是從第一參考值和第三參考值中選擇的一個，所述第二閾值是從第二參考值和第四參考值中選擇的一個，其中所述第二參考值大於所述第一參考值並且小於所述第三參考值。
如申請專利範圍第1項所述的類比數位轉換方法，其中還包括將所述數位輸出延遲半個時鐘週期。
如申請專利範圍第1項所述的類比數位轉換方法，其中還包括使用測溫編碼器對所述數位輸出進行編碼，並且使用經編碼的所述數位輸出來選擇所述多個閾值中的至少一個閾值。
如申請專利範圍第1項所述的類比數位轉換方法，其中從多個相應參考值中選擇所述多個閾值中的至少一個閾值的步驟包括選擇多個2對1多工器中的至少一個的輸出。
如申請專利範圍第1項所述的類比數位轉換方法，其中將所述數位輸出提供至所述濾波器的輸入埠的步驟包括將所述數位輸出轉換成類比信號。
一種Δ-Σ調變器，包括：濾波器；量化器，包括多個比較器，所述多個比較器中的每一個均被配置為將所述濾波器的輸出與相應閾值進行比較，多個相應閾值是從多個相應參考值中選擇的；控制電路，耦接到所述量化器並且被配置為基於所述量化器的先前輸出隨時間改變所述多個相應閾值的數值順序；以及反饋回路，用於將所述量化器耦接到所述濾波器的輸入埠。
如申請專利範圍第8項所述的Δ-Σ調變器，其中所述多個相應閾值至少包括第一閾值和第二閾值，並且其中所述控制電路進一步被配置為：通過將所述多個相應閾值設置為在第一時間間隔中所述第一閾值大於所述第二閾值以及在第二時間間隔中所述第二閾值大於所述第一閾值，來改變所述多個相應閾值的數值順序。
如申請專利範圍第9項所述的Δ-Σ調變器，其中所述第一閾值是從第一參考值和第三參考值中選擇的一個，所述第二閾值是從第二參考值和第四參考值中選擇的一個，其中所述第二參考值大於所述第一參考值並且小於所述第三參考值。
如申請專利範圍第8項所述的Δ-Σ調變器，其中還包括編碼器，所述編碼器被配置為接收所述量化器的輸出並且根據測溫碼對所述量化器的輸出進行編碼。
如申請專利範圍第11項所述的Δ-Σ調變器，其中還包括耦接到所述編碼器的相應輸出埠的多個延遲元件。
如申請專利範圍第11項所述的Δ-Σ調變器，其中還包括耦接到所述編碼器的參考選擇器，所述參考選擇器包括多個異或閘。
如申請專利範圍第8項所述的Δ-Σ調變器，其中還包括多個多工器，所述多個多工器中的至少一個多工器耦接到所述多個比較器中的一個。
如申請專利範圍第14項所述的Δ-Σ調變器，其中所述多個多工器中的至少一個被配置為輸出從至少第一參考值和第二參考值中選擇的閾值。
如申請專利範圍第14項所述的Δ-Σ調變器，其中所述多個多工器中的至少一個是2對1多工器。
一種Δ-Σ調變器，包括：濾波器；量化器，包括至少第一比較器、第二比較器和第三比較器；多工器，包括至少第一2對1多工器、第二2對1多工器和第三2對1多工器，所述第一2對1多工器的輸出耦接到所述第一比較器，所述第二2對1多工器的輸出耦接到所述第二比較器以及所述第三2對1多工器的輸出耦接到所述第三比較器；控制電路，被配置為通過如下方式選擇第一閾值、第二閾值和第三閾值，使得所述第一閾值、所述第二閾值和所述第三閾值的數值順序隨時間改變：利用所述第一2對1多工器，在第一參考值和第四參考值中選擇第一閾值；利用所述第二2對1多工器，在第二參考值和第五參考值中選擇第二閾值；利用所述第三2對1多工器，在第三參考值和第六參考值中選擇第三閾值；以及反饋回路，用於將所述量化器耦接到所述濾波器的輸入埠。
如申請專利範圍第17項所述的Δ-Σ調變器，其中所述第三參考值大於所述第二參考值，所述第二參考值大於所述第一參考值，所述第二參考值介於所述第一參考值與所述第五參考值之間。
如申請專利範圍第17項所述的Δ-Σ調變器，其中還包括耦接到所述量化器的第一延遲元件、第二延遲元件和第三延遲元件。
如申請專利範圍第17項所述的Δ-Σ調變器，其中還包括編碼器，所述編碼器被配置為接收所述量化器的輸出，並且根據測溫碼對所述量化器的輸出進行編碼。