JP2007266951A

JP2007266951A - アナログデジタル変換装置

Info

Publication number: JP2007266951A
Application number: JP2006088708A
Authority: JP
Inventors: Toshimitsu Okada; 利光岡田
Original assignee: Toshiba Corp; Toshiba Digital Media Engineering Corp
Current assignee: Toshiba Corp; Toshiba Development and Engineering Corp
Priority date: 2006-03-28
Filing date: 2006-03-28
Publication date: 2007-10-11

Abstract

【課題】、十分なノイズレベルを有するアナログデジタル変換装置を提供する。
【解決手段】ｍビットのアナロクデジタル変換部１２と、アナログ入力信号Ｖｉｎに、振幅がアナロクデジタル変換部１２の階調の１ＬＳＢより小さく、且つ周期がアナロクデジタル変換部のサンプリング周期の２^ｎ（ｎは自然数）倍の階段波Ｖｓｔｅｐを重畳し、アナロクデジタル変換部１２に供給する階段波重畳手段１１と、アナロクデジタル変換部１２の出力を階段波Ｖｓｔｅｐの周期Ｔで平均化する出力平均化手段１３とを具備する。
（ｍ＋ｎ）ビットの階調と、使用環境の変動による変換誤差のない出力Ｖｏｕｔを得る。
【選択図】図１

Description

本発明は、アナログデジタル変換装置に関する。

従来、超高速のアナログデジタル変換器として、複数のコンパレータを用いてアナログ入力信号を基準値と比較し、比較結果をデジタル信号に変換する並列比較型のアナログデジタル変換器が用いられている。

しかし、並列比較型のアナログデジタル変換器はビット数を増加させると必然的にコンパレータの数が増大するので、半導体集積装置のチップ面積が増大し、コストの上昇を招くという問題がある。
例えば、並列比較型のアナログデジタル変換器のビット数を８ビットから１０ビットに増やすと、必要なコンパレータの数は４倍に増加する。

これに対して、コンパレータの数を増やさずに、ビット数を増やした並列比較型のアナログデジタル変換装置が知られている（例えば、特許文献１参照）。

特許文献１に開示されたアナログデジタル変換装置は、アナログ入力信号に三角波または鋸波を重畳する重畳回路と、並列比較型のアナログデジタル変換器と、アナログデジタル変換器の出力を平均化する平均化回路とを具備している。

三角波の周期をアナログデジタル変換器のサンプリング周期の整数倍とし、三角波の周期の１／２の周期でアナログデジタル変換器の出力を加算することにより、並列比較型のアナログデジタル変換器のビット数よりも多いビット数の出力を得ている。

しかしながら、特許文献１に開示されたアナログデジタル変換装置は、使用環境、例えば装置の温度や電源電圧の変動により、サンプリングのタイミングがずれると変換誤差が生じるという問題がある。

その結果、アナログデジタル変換装置のビット数が増加しても、変換誤差により十分なノイズレベルが得られなくなり、例えば画像データのＳＮ比が劣化して高品質の画像が得られないという問題がある。
特開平５−２７６０４２号公報

本発明は、十分なノイズレベルを有するアナログデジタル変換装置を提供する。

本発明の一態様のアナログデジタル変換装置は、ｍビットのアナロクデジタル変換部と、アナログ入力信号に、振幅が前記アナロクデジタル変換部の階調の１ＬＳＢより小さく、且つ周期が前記アナロクデジタル変換部のサンプリング周期の２^ｎ（ｎは自然数）倍の階段波を重畳し、前記アナロクデジタル変換部に供給する階段波重畳手段と、前記アナロクデジタル変換部の出力を前記階段波の周期で平均化する出力平均化手段とを具備することを特徴としている。

本発明によれば、十分なノイズレベルを有するアナログデジタル変換装置が得られる。

以下、本発明の実施例について図面を参照しながら説明する。

本発明の実施例１に係るアナログデジタル変換装置について、図１乃至図１２を用いて説明する。図１はアナログデジタル変換装置の構成を示すブロック図、図２は階段波を示す図、図３は階段波重畳手段の構成を示す回路図、図４は階段波重畳手段の動作を示すタイミングチャート、図５はアナログデジタル変換部の構成を示す回路図、図６乃至図９はアナログデジタル変換部の動作を示すタイミングチャート、図１０は出力平均化手段の構成を示すブロック図、図１１は出力平均化手段の動作を示す図、図１２は本実施例の効果を従来例と比較して示す図で、図１２（ａ）は本実施例を示す図、図１２（ｂ）が従来例を示す図である。

本実施例は、ｍ＝８ビットのアナログデジタル変換部を用いて、ｎ＝２ビット多いｍ＋ｎ＝１０ビットの変換出力が得られるアナログデジタル変換装置の例である。

図１に示すように、本実施例のアナログデジタル変換装置１０は、アナログ入力信号Ｖｉｎに増加ビット数ｎ＝２に対応した階段波Ｖｓｔｅｐを重畳する階段波重畳手段１１と、階段波重畳アナログ入力信号Ｖｉｎｓを８ビットのデジタル信号に変換する並列比較型のアナログデジタル変換部１２と、アナログデジタル変換部１２の出力を階段波Ｖｓｔｅｐの周期で平均化する出力平均化手段１３とを具備している。

更に、階段波重畳手段１１、アナログデジタル変換部１２、出力平均化手段１３にクロック信号ＣＬＫを供給するクロック信号発生部１４と、出力平均化手段１３の出力をラッチして外部へ供給するためのラッチ１５とを具備している。

図２に示すように、ｍビットのアナログデジタル変換部１２を用いて、（ｍ＋ｎ）ビットの変換出力を得るために、階段波Ｖｓｔｅｐの振幅をアナログデジタル変換部１２の階調（２^ｍ）の１ＬＳＢより小さい、１ＬＳＢ×（２^ｎ−１）／２^ｎに設定し、階段波Ｖｓｔｅｐの周期Ｔをアナログデジタル変換部１２のサンプリング周期τの２^ｎ倍、Ｔ＝４τに設定し、階段波Ｖｓｔｅｐの段数を２^ｎ段にするのが適している。
これにより、階段波Ｖｓｔｅｐの１段の周期が、アナログデジタル変換部１２のサンプリング周期τと等しく設定される。

具体的には、８ビットのアナログデジタル変換部１２の１ＬＳＢはアナログデジタル変換部１２のフルスケールの１／２５６であり、階段波Ｖｓｔｅｐの振幅を３／４ＬＳＢに、階段波Ｖｓｔｅｐの段数をａからｄの４段に設定する。
本明細書では、階段波の段数とは、階段波の振幅が一定の部分ａからｄの数を意味している。

図３に示すように、階段波重畳手段１１はアナログ入力信号Ｖｉｎが入力されるバッファ２０と、バッファ２０の出力端に抵抗Ｒを介して接続された階段波発生部２１とを具備している。

階段波発生部２１は、所定の電流Ｉｏを出力する定電流源２２と、電流２Ｉｏを出力する定電流源２３と、電流３Ｉｏを出力する定電流源２４と、切替え器２５とを具備している。

切替え器２５の端子２５ａは開放（即ち電流が０の定電流源に接続）され、端子２５ｂは定電流源２２に接続され、端子２５ｃは定電流源２３に接続され、端子２５ｄは定電流源２４に接続されている。
切替え器２５はクロック信号ＣＬＫに同期して、接点２５ａから２５ｄの開閉をこの順に周期的に実行する。

切替え器２５はスイッチング素子として、例えば複数のｎ型の絶縁ゲート電界効果トランジスタ（以下、ＭＯＳトランジスタという）を有している。
クロック信号ＣＬＫの立ち上がりで、接点２５ａから接点２５ｄに相当するＭＯＳトランジスタのゲートに電圧を印加することにより、接点２５ａから接点２５ｄがこの順に開閉される。

接点２５ａから接点２５ｄの開閉に応じて、抵抗Ｒに流れる電流Ｉは０、Ｉｏ、２Ｉｏ、３Ｉｏと階段状に変化するので、抵抗Ｒの電圧降下Ｒ×Ｉにより階段波Ｖｓｔｅｐが発生し、同時にアナログ入力信号Ｖｉｎに重畳される。

これにより、階段波重畳アナログ入力信号Ｖｉｎｓ＝Ｖｉｎ−Ｖｓｔｅｐ＝Ｖｉｎ−Ｒ×Ｉがアナロクデジタル変換部１２へ供給される。

ここで、階段波重畳手段１１の出力インピターンスは非常に高い（数ＭΩ以上）ので、抵抗Ｒを小さく（数Ω〜数十Ω）設定することにより、アナログ入力信号Ｖｉｎの振幅の減衰や周波数特性の劣化を抑え、波形の鈍化や段差のバラツキの少ない階段波Ｖｓｔｅｐが得られる。従って、精度の高い階段波重畳アナログ入力信号Ｖｉｎｓが得られる。

図４に示すように、時刻ｔ１から時刻ｔ４のクロック信号ＣＬＫの立ち上がりで、切替え器２５の接点２５ａから接点２５ｄがそれぞれ選択され、階段波Ｖｓｔｅｐの１段目ａから４段目ｄがそれぞれ発生する。同様に、時刻ｔ５から時刻ｔ８のクロック信号ＣＬＫの立ち上がりで、階段波Ｖｓｔｅｐが繰り返し発生する。

アナログ入力信号Ｖｉｎは、例えば水平同期信号に同期して矩形状に変化する映像信号である。矩形状のアナログ入力信号Ｖｉｎに階段波Ｖｓｔｅｐが重畳されて、階段波重畳アナログ入力信号Ｖｉｎｓが得られる。

図５に示すように、アナログデジタル変換部１２は、基準電圧Ｖｒｅｆと、基準電圧Ｖｒｅｆに直列接続された値の等しい抵抗Ｒ１〜Ｒ２５６と、階段波重畳アナログ入力信号Ｖｉｎｓと抵抗Ｒ１〜Ｒ２５６で分圧された基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ２５５とをそれぞれ比較するコンパレータＣｐ１〜Ｃｐ２５５と、コンパレータＣｐ１〜Ｃｐ２５５の出力であるグレイコードを８ビットのバイナリコードに変換して出力平均化手段１３に供給する符号化器３０とを具備している。

８ビットのアナログデジタル変換部１２の階調は２５６であるから、例えば１ＬＳＢを０．０１Ｖに設定する場合には、基準電圧Ｖｒｅｆを２．５６Ｖに設定する。

コンパレータＣｐ１〜Ｃｐ２５５は、階段波重畳アナログ入力信号Ｖｉｎｓがそれぞれの基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ２５５より大きいときに１を出力し、小さいときに０を出力する。
例えば、階段波重畳アナログ入力信号Ｖｉｎｓが１Ｖの場合に、コンパレータＣｐ１〜Ｃｐ１００が１を出力し、コンパレータＣｐ１０１〜Ｃｐ２５５が０を出力する。

符号化器３０は、グレイ・バイナリエンコーダ（図示せず）と、エンコーダ出力をラッチするラッチ回路（図示せず）とを具備している。

図６乃至図９は、アナログデジタル変換部１２の動作を示すタイミングチャートで、クロック信号ＣＬＫに同期したサンプリング信号Ｖｓｐｌの立ち上がりで階段波重畳アナログ入力信号Ｖｉｎｓが基準電圧Ｖｒｅｆと比較される（図の白丸）。

図６に示すように、サンプリング時刻ｔｓ１において、階段波重畳アナログ入力信号Ｖｉｎｓが基準電圧Ｖｒｅｆ１００、例えば１Ｖと基準電圧Ｖｒｅｆ１００＋１ＬＳＢとの間にある場合に、コンパレータＣｐ１〜Ｃｐ１００はそれぞれ１を主力し、コンパレータＣｐ１０１〜ＣＰ２５５はそれぞれ０を出力する。

サンプリング時刻ｔｓ２〜ｔｓ４では、階段波重畳アナログ入力信号Ｖｉｎｓが基準電圧Ｖｒｅｆ１００より小さいので、コンパレータＣｐ１〜Ｃｐ９９はそれぞれ１を出力し、コンパレータＣｐ１００〜Ｃｐ２５５はそれぞれ０を出力する。

サンプリング時刻ｔｓ１〜ｔｓ４でのコンパレータＣｐ１００の出力は“１０００”となり、階段波Ｖｓｔｅｐの周期Ｔで出力を平均化すると０．２５が得られる。

これから、入力信号Ｖｉｎは基準電圧Ｖｒｅｆ１００と基準電圧Ｖｒｅｆ１００＋０．２５ＬＳＢとの間にあると判断されるので、入力信号Ｖｉｎは基準電圧Ｖｒｅｆ１００＋０．２５ＬＳＢと判定する。

同様に、図７に示すように、サンプリング時刻ｔ１およびｔ２において、階段波重畳アナログ入力信号Ｖｉｎｓが基準電圧Ｖｒｅｆ１００と基準電圧Ｖｒｅｆ１００＋１ＬＳＢとの間にある場合に、サンプリング時刻ｔｓ１〜ｔｓ４におけるコンパレータＣｐ１００の出力は、“１１００”となり、階段波Ｖｓｔｅｐの周期Ｔで出力を平均化すると０．５０が得られる。

これから、入力信号Ｖｉｎは基準電圧Ｖｒｅｆ１００＋０．２５ＬＳＢと基準電圧Ｖｒｅｆ１００＋０．５ＬＳＢの間にあると判断されるので、入力信号Ｖｉｎは基準電圧Ｖｒｅｆ１＋０．５ＬＳＢと判定する。

更に、図８に示すように、サンプリング時刻ｔ１〜ｔ３において、階段波重畳アナログ入力信号Ｖｉｎｓが基準電圧Ｖｒｅｆ１００と基準電圧Ｖｒｅｆ１００＋１ＬＳＢとの間にある場合に、サンプリング時刻ｔｓ１〜ｔｓ４におけるコンパレータＣｐ１００の出力は、“１１１０”となり、階段波Ｖｓｔｅｐの周期Ｔで出力を平均化すると０．７５が得られる。

これから、入力信号Ｖｉｎは基準電圧Ｖｒｅｆ１００＋０．５ＬＳＢと基準電圧Ｖｒｅｆ１００＋０．７５ＬＳＢの間にあると判断されるので、入力信号Ｖｉｎは基準電圧Ｖｒｅｆ１＋０．７５ＬＳＢと判定する。

一方、図６乃至図８のいずれにおいても、アナログ入力信号Ｖｉｎに階段波Ｖｓｔｅｐを重畳しない場合には、アナログ入力信号Ｖｉｎは基準電圧Ｖｒｅｆ１００と基準電圧Ｖｒｅｆ１００＋１ＬＳＢとの間にあると判断されるので、入力信号Ｖｉｎは基準電圧Ｖｒｅｆ１００に等しいと判定されてしまう。

また、図９に示すように、サンプリング時刻ｔｓ１〜ｔｓ４において、階段波重畳アナログ入力信号Ｖｉｎｓが基準電圧Ｖｒｅｆ１００より大きい場合には、サンプリング時刻ｔｓ１〜ｔｓ４におけるコンパレータＣｐ１００の出力は、“１１１１”となり、階段波Ｖｓｔｅｐの周期Ｔで出力を平均すると１が得られる。
これから、入力信号Ｖｉｎは基準電圧Ｖｒｅｆ１＋０．７５ＬＳＢと基準電圧Ｖｒｅｆ１＋１ＬＳＢの間にあると判断されるので、入力信号Ｖｉｎは基準電圧Ｖｒｅｆ１＋１ＬＳＢと判定する。

これにより、アナログ入力電圧Ｖｉｎを０．２５ＬＳＢの階調でデジタル変換することが可能である。

図１０に示すように、出力平均化手段１３はアナログデジタル変換部１２の８ビットの出力を記憶する第１記憶部４０と、階段波Ｖｓｔｅｐの周期Ｔでアナログデジタル変換部１２の下位１ビットの出力をそれぞれ記憶する第２記憶部４１ａ〜４１ｄとを具備している。

更に、第２記憶部４１ａ〜４１ｄに記憶された出力を加算する加算器４２と、第１記憶部に記憶された８ビットの出力を上位ビットとし、加算器４２の２ビットの出力を下位ビットとして連接し、１０ビットの出力を生成するビット連接部４３とを具備している。

ビット連接部４３の出力は、階段波Ｖｓｔｅｐの周期Ｔでラッチ１５にラッチされて外部に出力される。

出力平均化手段１３は、従来例に比べて、使用するメモリ容量を少なくすることができるので、集積化するのにより適している。

具体的には、図１１（ａ）に示すように、例えば基準電圧Ｖｒｅｆ１００＝１Ｖ、アナログ入力信号Ｖｉｎ＝１．００２５Ｖの場合に、サンプリング時刻ｔｓ１でアナログデジタル変換された８ビットの出力４４は“０１１００１０１”となり、下位１ビット“１”が第２記憶部４１ａに記憶される。

サンプリング時刻ｔｓ２〜ｔｓ４でアナログデジタル変換された８ビットの出力４５〜４７はそれぞれ“０１１００１００”となり、それぞれの下位１ビット “０”が第２記憶部４１ｂ〜４１ｄにそれぞれ記憶される。
更に、サンプリング時刻ｔｓ４での８ビットの出力４７が第１記憶部４０に記憶される。

次に、加算器４２で第２記憶部４１ａ〜４１ｄに記憶された出力が加算され、加算出力４２ａとして“０１”が得られる。

次に、ビット連接部４３で８ビットの出力４０を上位ビットとし、２ビットの出力４２ａを下位ビットとして連接すると、１０ビットのデジタル変換出力４３として“０１１００１０００１”が得られる。

同様に、図１１（ｂ）に示すように、アナログ入力信号Ｖｉｎ＝１．００５０Ｖの場合に、加算出力４２ｂとして“１０”が得られ、８ビットの出力４０と２ビットの出力４２ｂを連接すると、１０ビットのデジタル変換出力４３として“０１１００１００１０”が得られる。

同様に、図１１（ｃ）に示すように、アナログ入力信号Ｖｉｎ＝１．００７５Ｖの場合に、加算出力４２ｃとして“１１”が得られ、８ビットの出力４０と２ビットの出力４２ｃを連接すると、１０ビットのデジタル変換出力４３として“０１１００１００１１”が得られる。

デジタル変換出力４３はアナログ入力信号Ｖｉｎの４倍に相当しているので、デジタル変換出力４３を４で割ることにより、１０ビットの階調を有するアナログ入力信号Ｖｉｎのデジタル変換出力が得られる。

図１２は、本実施例のアナログデジタル変換装置１０の効果を従来例と比較して示す図で、図１２（ａ）が本実施例の場合、図１２（ｂ）が従来例の場合である。

図１２（ａ）に示すように、本実施例ではサンプリング時刻ｔｓ１〜ｔｓ４でサンプリング信号Ｖｓｐｌ１の立ち上がりで階段波重畳アナログ入力信号Ｖｉｎｓと基準電圧Ｖｒｅｆ１００が比較される（図の白丸）。

これにより、サンプリング時刻ｔｓ１〜ｔｓ４におけるコンパレータＣｐ１００の出力として、“１１００”が得られる。この平均値は０．５であるのでＶｉｎ＝Ｖｒｅｆ１００＋０．５ＬＳＢと判定される。

アナログデジタル変換装置１０の使用環境、例えば器機の温度変動やバッテリー電源電圧の低下などによりサンプリング信号Ｖｓｐｌ１のデューティが変わった場合に、時刻δだけずれたサンプリング信号Ｖｓｐｌ２の立ち上がりで階段波重畳アナログ入力信号Ｖｉｎｓと基準電圧Ｖｒｅｆ１００が比較される（図の黒丸）。

その間、階段波重畳アナログ入力信号Ｖｉｎｓは同じ値を維持しているので、サンプリング信号Ｖｓｐｌ１とサンプリング信号Ｖｓｐｌ２とで同じ出力“１１００”が得られ、使用環境が変動しても変換誤差を生じない。

一方、図１２（ｂ）に示すように、従来の鋸波を重畳したアナログ入力信号Ｖｉｎｎでは、サンプリング信号Ｖｓｐｌ１の立ち上がりで鋸波重畳アナログ入力信号Ｖｉｎｎと基準電圧Ｖｒｅｆ１００が比較され（図の白丸）、時刻δだけずれたサンプリング信号Ｖｓｐｌ２の立ち上がりで鋸波重畳アナログ入力信号Ｖｉｎｎと基準電圧Ｖｒｅｆ１００が比較される（図の黒丸）。

その間、鋸波重畳アナログ入力信号Ｖｉｎｎは値が変化してしまうので、サンプリング信号Ｖｓｐｌ１とサンプリング信号Ｖｓｐｌ２とで異なる出力 “１１００”と “１０００”が得られ、使用環境の変動により変換誤差が生じる。

従って、本実施例では従来例に比べて変換誤差によるノイズがなく、高品質の画像データを得ることが可能である。

図１３は本実施例のアナログデジタル変換装置１０が同一半導体チップ上にモノリシックに集積して形成された半導体集積装置を示す図である。

図１３に示すように、半導体集積装置６０は、階段波重畳手段１１と、アナロクデジタル変換部１２と、出力平均化手段１３と、クロック信号発生部１４およびラッチ１５が同一半導体チップ６１上にモノリシックに集積して形成されている。

更に、半導体チップ６１上には半導体集積装置６０を外部に接続するためのボンディングパッド６２ａ〜６２ｄが形成されており、ボンディングパッド６２ａを介して半導体集積装置６０に電源Ｖｄｄが供給され、ボンディングパッド６２ｂを介して共通電位ＧＮＤに接続されている。

また、ボンディングパッド６２ｃを介してアナログ入力信号Ｖｉｎが階段波重畳手段１１に入力され、ボンディングパッド６２ｄ〜６２ｅを介して１０ビットの階調を有する出力が外部に供給される。

以上説明したように、本実施例のアナログデジタル変換装置１０は、入力信号Ｖｉｎに階段波Ｖｓｔｅｐを重畳し、アナログデジタル変換部１２の出力を階段波Ｖｓｔｅｐの周期Ｔで平均化している。

その結果、外部環境の変動による変換誤差を含ないので、アナログデジタル変換部１２よりビット数が多く、且つ十分なノイズレベルを有するアナログデジタル変換装置１０が得られる。従って、画像データのＳ／Ｎ比が向上し、高品質の画像を得ることができる。

ここでは階段波Ｖｓｔｅｐが降順である場合について説明したが、昇順であっても構わない。

また、アナログデジタル変換部１２のビット数ｍが８、増加ビット数ｎが２の場合について説明したが、ｎ＜ｍの範囲であれば特に限定されない。

図１４は本発明の実施例２に係るアナログデジタル変換装置の要部の構成を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。

本実施例が実施例１と異なる点は、階段波Ｖｓｔｅｐを基準電圧Ｖｒｅｆに重畳するようにしたことにある。

即ち、図１４に示すように、本実施例のアナログデジタル変換装置７０は一端が階段波重畳手段１１に共通接続され、他端がアナログデジタル変換部１２のコンパレータＣｐ１〜Ｃｐ２５５の基準電圧入力端子にそれぞれ接続されたキャパシタンスＣ１〜Ｃ２５５を具備している。

階段波重畳手段１１のアナログ入力信号入力端子７１は、階段波Ｖｓｔｅｐを発生させるために基準電圧Ｖｒｅｆに接続されている。

キャパシタンスＣ１〜Ｃ２５５は交流成分を通過させ直流成分を阻止するので、階段波Ｖｓｔｅｐの交流成分がコンパレータＣｐ１〜Ｃｐ２５５の基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ２５５にそれぞれ加算され、階段波重畳基準電圧Ｖｒｅｆ１ｓ〜Ｖｒｅｆ２５５ｓが得られる。

キャパシタンスＣ１〜Ｃ２５５のインピーダンスを十分小さくし、抵抗Ｒ１〜Ｒ２５６のインピーダンスを十分大きくしておくことが好ましい。これにより、抵抗Ｒ１〜Ｒ２５６による階段波Ｖｓｔｅｐの減衰を防止することができる。

以上説明したように、本実施例のアナログデジタル変換装置７０は、階段波Ｖｓｔｅｐを基準電圧Ｖｒｅｆに重畳しているので、アナログ入力信号Ｖｉｎが階段波重畳手段１１によって影響されない利点がある。

図１５は本発明の実施例３に係るアナログデジタル変換装置の要部の構成を示す回路図である。本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。

本実施例が実施例１と異なる点は、アナログ入力信号Ｖｉｎに階段波Ｖｓｔｅｐを重畳するか否かを選択できるようにしたことにある。

即ち、図１５に示すように、本実施例のアナログデジタル変換装置８０の階段波重畳手段８１は、抵抗Ｒと階段波発生部２１との間に接続されたスイッチ８２を具備している。選択信号入力端子８３を介して外部から入力される選択信号により、スイッチ８２はオンまたはオフされる。

スイッチ８２がオンの場合に、アナログ入力信号Ｖｉｎに階段波Ｖｓｔｅｐが重畳され、ｍ＋ｎビットの階調と、十分なノイズレベルを有するアナログデジタル変換装置８０ａとして機能する。
一方、スイッチ８２がオフの場合は、本来のｍビットのアナログデジタル変換装置８０ｂとして機能する。

スイッチ８２はスイッチング素子として、例えばＭＯＳトランジスタ（図示せず）を有し、ＭＯＳトランジスタのゲートに電圧を印加することによりオンまたはオフされる。

以上説明したように、本実施例のアナログデジタル変換装置８０はアナログ入力信号Ｖｉｎに階段波Ｖｓｔｅｐを重畳するか否かを選択するスイッチ８２を有している。
これにより、使用者の要求に応じてｍ＋ｎビットの階調と、十分なノイズレベルを有するアナログデジタル変換装置８０ａまたは本来のｍビットのアナログデジタル変換装置８０ｂとして使い分けることができる利点がある。

本発明の実施例１に係るアナログデジタル変換装置の構成を示すブロック図。本発明の実施例１に係る階段波を示す図。本発明の実施例１に係る階段波重畳手段の構成を示す回路図。本発明の実施例１に係る階段波重畳手段の動作を示すタイミングチャート。本発明の実施例１に係るアナログデジタル変換部の構成を示す回路図。本発明の実施例１に係るアナログデジタル変換部の動作を示すタイミングチャート。本発明の実施例１に係るアナログデジタル変換部の動作を示すタイミングチャート。本発明の実施例１に係るアナログデジタル変換部の動作を示すタイミングチャート。本発明の実施例１に係るアナログデジタル変換部の動作を示すタイミングチャート。本発明の実施例１に係る出力平均化手段の構成を示すブロック図。本発明の実施例１に係る出力平均化手段の動作を示す図。本発明の実施例１に係るアナログデジタル変換装置の効果を従来例と比較して示す図で、図１２（ａ）が本実施例を示す図、図１２（ｂ）が従来例を示す図。本発明の実施例１に係るアナログデジタル変換装置が同一チップ上に集積して形成された半導体集積装置を示す図。本発明の実施例２に係るアナログデジタル変換装置の要部の構成を示す回路図。本発明の実施例３に係るアナログデジタル変換装置の要部の構成を示す回路図。

符号の説明

１０、７０、８０アナログデジタル変換装置
１１、８１階段波重畳手段
１２アナログデジタル変換部
１３出力平均化手段
１４クロック信号発生部
１５ラッチ
２０バッファ
２１階段波発生部
２２、２３、２４定電流源
２５切替え器
２５ａ〜２５ｄ接点
３０符号化器
４０第１記憶部
４１ａ〜４１ｄ第２記憶部
４２加算器
４３ビット連接部
６０半導体集積装置
６１半導体チップ
６２ａ〜６２ｅボンディングパッド
７１アナログ入力信号入力端子
８２スイッチ
８３選択信号入力端子
τ サンプリング周期
Ｔ階段波周期
ＣＬＫクロック信号
Ｖｉｎアナログ入力信号
Ｖｓｔｅｐ階段波
Ｖｉｎｓ階段波重畳アナログ入力信号
Ｖｉｎｎ鋸波重畳アナログ入力信号
Ｖｓｐｌ、Ｖｓｐｌ１、Ｖｓｐｌ２サンプリング信号
Ｖｒｅｆ、Ｖｒｅｆ１〜Ｖｒｅｆ２５５基準電圧
Ｖｒｅｆ１ｓ〜Ｖｒｅｆ２５５ｓ階段波重畳基準電圧
Ｃｐ１〜Ｃｐ２５５コンパレータ
Ｃ１〜Ｃ２５５キャパシタ
Ｒ、Ｒ１〜Ｒ２５６抵抗

Claims

ｍビットのアナロクデジタル変換部と、
アナログ入力信号に、振幅が前記アナロクデジタル変換部の階調の１ＬＳＢより小さく、且つ周期が前記アナロクデジタル変換部のサンプリング周期の２^ｎ（ｎは自然数）倍の階段波を重畳し、前記アナロクデジタル変換部に供給する階段波重畳手段と、
前記アナロクデジタル変換部の出力を前記階段波の周期で平均化する出力平均化手段と、
を具備することを特徴とするアナログデジタル変換装置。
前記階段波の振幅が前記１ＬＳＢの（２^ｎ−１）／２^ｎ倍であり、
前記階段波の段数が２^ｎであることを特徴とする請求項１に記載のアナログデジタル変換装置。
前記階段波重畳手段が、
前記アナログ入力信号が入力されるバッファと、
電流値が互いに異なる複数の定電流源と、
前記サンプリング周期に基づいて、前記複数の定電流源の１を選択する切替え器と、
前記バッファの出力端と前記切替え器との間に接続された抵抗と、
を具備することを特徴とする請求項１に記載のアナログデジタル変換装置。
前記出力平均化手段が、
前記アナロクデジタル変換部の出力を記憶する第１記憶部と、
前記アナロクデジタル変換部の下位ｎビットの出力を、前記階段波の周期でそれぞれ記憶する２^ｎ個の第２記憶部と、
前記２^ｎ個の第２記憶部のｎビットの出力を前記階段波の周期で加算する加算器と、
前記第１記憶部のｍビットの出力を上位ビットとし、前記加算器のｎビットの出力を下位ビットとして、（ｍ＋ｎ）ビットの出力を生成するビット連接部と、
を具備することを特徴とする請求項１に記載のアナログデジタル変換装置。
前記階段波重畳手段が、前記アナログ入力信号に前記階段波を重畳するか否かを選択する選択手段を具備することを特徴とする請求項１に記載のアナログデジタル変換装置。