JP2004173015A - A/dコンバータ - Google Patents
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Abstract
【解決手段】比較部30Aにおいて、隣り合う基準電圧に対応する第1のチョッパ型増幅器の出力端子の間に、二つの第3のキャパシタを直列接続し、これらの第3のキャパシタの接続中点に第3のチョッパ型増幅器の入力端子を接続して中間電圧発生回路30bを構成し、二つの第3のキャパシタの接続中点から、隣り合う二つの第1のチョッパ型増幅器の出力電圧の中間電圧が出力され、この中間電圧が第3のチョッパ型増幅器によってさらに増幅され、その結果が第2のチョッパ型増幅器の出力信号とともに、エンコーダ40に入力するので、エンコーダ40によって得られる変換データDout の変換分解能が向上するとともに、中間電圧のレベルが安定し、変換データの安定性を改善できる。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、A/Dコンバータ、特にチョッパ型比較器を用いて高分解能でアナログ−ディジタル変換を実現可能なA/Dコンバータに関するものである。
【0002】
【従来の技術】
フラッシュ型A/Dコンバータでは、基準電圧を直列した複数の分圧用抵抗素子で分圧して複数の分圧電圧を生成し、それぞれの分圧電圧を基準電圧として入力電圧とを比較し、比較の結果に基づいて入力電圧に対応するディジタルの変換データを出力する。
【0003】
このような構成を持つフラッシュ型A/Dコンバータは、各比較回路が並列に動作するので、高速な変換を実現できる。一方、出力する変換データのビット数に応じて分圧用抵抗素子と比較器の数が決まり、高分解能のA/D変換を実現するために、回路規模が大きくなる。
【0004】
例えば、図7に示す従来のフラッシュ型A/Dコンバータにおいて、基準電圧VRTとVRBが供給される二つの端子間に複数の分圧抵抗が直列接続されて基準電圧発生部10が構成され、入力信号SINと基準電圧発生部10によって発生した基準電圧を交互に第1のサンプリングキャパシタC11〜CN1に入力するスイッチング部20、複数の第2のサンプリングキャリアC12〜CN2を介して直列接続された第1及び第2のチョッパ型増幅器からなる比較部30及び比較部30の各増幅器の出力に応じてnビットのディジタル化した変換データDoutを出力するエンコーダ40が含まれている。
【0005】
上述した従来のフラッシュ型A/Dコンバータによって、入力信号SINのレベルに応じて、例えばnビットの変換データが得られる。そのために、基準電圧発生部10には、N=2n個の分圧抵抗が必要であり、また、比較部30には、直列接続された第1のサンプリングキャパシタ、第1のチョッパ型増幅器、第2のサンプリングキャパシタ及び第2のチョッパ型増幅器からなる構成部分がNセット必要である。
【0006】
即ち、上述したフラッシュ型A/Dコンバータでは、変換の分解能を向上させるために分圧抵抗及びチョッパ型増幅器の数を2の巾乗で増やす必要がある。例えば、9ビットの変換分解能を有するA/Dコンバータには、直列接続した512個の分圧抵抗及び同じ数のキャパシタとチョッパ型増幅器のセットが必要であるが、10ビットの変換分解能が必要な場合、直列接続の分圧抵抗の数は、1024個が必要となる。さらに、11ビットの変換分解能が必要な場合、直列接続の分圧抵抗の数は、2048個も必要となる。
【0007】
ここで、例えば、1Vp−pの入力電圧を10ビットの変換分解能でA/D変換する場合、必要とされる基準電圧、即ち分圧抵抗による分圧電圧のステップ量は、1/1024≒1mVとなる。このステップ電圧は、半導体チップ上で発生するノイズの量を考慮するとほぼ限界であり、さらに変換分解能を1ビット増やす場合、分圧抵抗の数がその2倍に必要となり、分圧して得たステップ電圧は10ビットの場合に較べてさらに半分に下がる。このため、分圧抵抗がチップ上の専有面積が大きくなるほか、通常数Ωの単位抵抗値のプロセスのバラツキを考慮したレイアウトが困難になる。さらに、分圧して得た基準電圧のステップ量が微小なため、基板上で発生するノイズの影響を受けやすく、変換特性が不安定になる。
【0008】
分圧抵抗の数を増やさずに変換分解能を向上させるために、隣り合う分圧電圧に基づき、その中間電圧をキャパシタにより発生し、当該中間電圧と入力信号との比較結果を取り入れてエンコードすることにより、A/Dコンバータの変換分解能を1ビット増加させるフラッシュA/Dコンバータが特許文献である特許第3268381号公報で開示されている。
【0009】
【特許文献1】
特許第3268381号公報
【0010】
【発明が解決しようとする課題】
ところで、上述した従来のフラッシュ型A/Dコンバータは、キャパシタによってサンプリングした差電圧に対して、キャパシタによって直接中間電圧を発生していた。サンプリングした差電圧の振幅が極めて小さい場合、チョッパ型増幅器の出力信号のレベルが不確実になる。このため、A/D変換の結果において増加された最下位の1ビット分のデータに変換誤差が大きくなるという不利益がある。
【0011】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、レイアウト面積を増加させることなく、変換分解能を向上でき、かつ変換精度を及び変換特性の安定性を改善できるA/Dコンバータを提供することにある。
【0012】
【課題を解決するための手段】
上記目的を達成するため、本発明のA/Dコンバータは、第1の基準電圧と第2の基準電圧がそれぞれ印加される2端子の間に直列接続され、少なくとも二つの分圧電圧を発生する複数の分圧抵抗素子と、サンプリング期間中入力信号を第1のキャパシタの一方の電極に印加し、比較期間中上記分圧電圧を上記第1のキャパシタの上記一方の電極に印加するスイッチング回路と、入力端子が上記第1のキャパシタの他方の電極に接続され、出力端子が第2のキャパシタの一方の電極に接続され、上記サンプリング期間中上記入力端子が所定の基準電圧に保持され、上記比較期間中上記入力端子に印加される上記分圧電圧と上記入力信号との差に応じた電圧を出力する第1の比較器と、入力端子が上記第2のキャパシタの他方の電極に接続され、上記サンプリング期間中上記入力端子が所定の基準電圧に保持され、上記比較期間中上記入力端子に入力される上記第1の比較器の出力電圧に応じた電圧を出力する第2の比較器と、隣り合う二つの上記分圧電圧に対応する二つの上記第1の比較器の出力端子の間に直列接続され、上記第2のキャパシタの半分の容量値をもつ二つの第3のキャパシタと、入力端子が上記二つの上記第3のキャパシタの接続中点に接続され、上記サンプリング期間中上記入力端子が所定の基準電圧に保持され、上記比較期間中上記入力端子の印加電圧に応じた電圧を出力する第3の比較器とを有する。
【0013】
また、本発明では、好適には、上記第1、第2及び第3の増幅器の出力に応じて、上記入力信号に応じた変換データを出力するエンコーダをさらに有する。
【0014】
また、本発明では、好適には、上記第1、第2及び第3の増幅器は、チョッパ型増幅器からなる。
【0015】
さらに、本発明では、好適には、上記第1、第2及び第3の増幅器は、CMOSインバータと、当該CMOSインバータの入力端子と出力端子との間に接続されているスイッチング素子とを含み、上記サンプリング期間中に、上記スイッチング素子が導通状態に保持され、上記比較期間中に、上記スイッチング素子が非導通状態に保持されている。
【0016】
本発明によれば、第1のキャパシタと第1の増幅器により、基準電圧発生回路によって発生した基準電圧と入力信号との差に応じた信号が出力され、さらに、当該第1の増幅器の出力記号が第2のキャパシタと第2の増幅器によって増幅されて、エンコーダに出力される。隣り合う上記第1の増幅器の出力端子間二つの第3のキャパシタが直列接続され、その接続中点に第3の増幅器の入力端子が接続されている。このため、第3の増幅器の入力端子に、隣り合う二つの第2の増幅器の出力電圧の中間電圧が入力される。第3の容量素子の容量値が上記第2のキャパシタの半分であるので、第2と第3の増幅器の入力端子から見た容量値が等しい。第2と第3の増幅器のの出力信号がエンコーダに入力され、これに応じて変換データが生成されるので、変換分解能が1ビット分向上する。さらに、中間電圧の発生が隣り合う第1の増幅器の出力信号に対して行われるので、発生した中間電圧の安定性が改善され、変換精度の向上が図れる。
【0017】
【発明の実施の形態】
図1は本発明に係るA/Dコンバータの一実施形態を示す回路図である。
図示のように、本実施形態のA/Dコンバータは、基準電圧発生部10、スイッチング部20、比較部30A及びエンコーダ40を有する。
【0018】
まず、本実施形態のA/Dコンバータの各構成部分について説明する。
基準電圧発生部10は、図示のように、基準電圧VRTとVRBがそれぞれ印加される二つの端子の間に直列接続されている複数の分圧抵抗R1 ,R2 ,…,RN によって構成されている。各分圧抵抗の接続中点から複数の分圧電圧(基準電圧)Vref1,Vref2,…,VrefNが出力される。なお、ここで、分圧抵抗の数Nは、変換データDout のビット数nによって定まる。一般的に、N=2n となる。ただし、本実施形態では、N個の分圧抵抗を用いて、n+1ビットの変換データDout が得られる。
【0019】
スイッチング部20は、図示のように、各基準電圧に対応して設けられているスイッチング素子の対SW11,SW12,SW21,SW22,…,SWN+1,1,SWN+1,2によって構成されている。各スイッチング素子対において、スイッチング素子SW11,SW21,…,SWN+1,1は信号SINが入力される端子と第1のキャパシタC11,C21,…,CN+1,1の一方の電極との間に設けられ、スイッチング素子SW12,SW22,…,SWN+1,2が基準電圧Vref1,Vref2,…,VrefNが出力される分圧抵抗の接続中点と第1のキャパシタC11,C21,…,CN+1,1の一方の電極との間に設けられている。
【0020】
図1に示す本実施形態のA/Dコンバータは、サンプリング動作と比較動作を交互に行って、入力されるアナログ信号SINに対応する変換データDout を出力する。サンプリング期間中、各スイッチング素子対において、スイッチング素子SW11,SW21,…,SWN+1,1が導通状態、スイッチング素子SW12,SW22,…,SWN+1,2が遮断状態に制御される。このため、サンプリング期間中、入力信号SINが第1のキャパシタC11,C21,…,CN+1,1の一方の電極に入力される。
【0021】
そして、比較期間中、各スイッチング素子対において、スイッチング素子SW11,SW21,…,SWN+1,1が遮断状態、スイッチング素子SW12,SW22,…,SWN+1,2が導通状態に制御される。このため、比較期間中、基準電圧Vref1,Vref2,…,VrefNが第1のキャパシタC11,C21,…,CN+1,1の一方の電極に入力される。
【0022】
比較部30Aは、図示のように、基準電圧発生部10によって出力される各基準電圧Vref1,Vref2,…,VrefNに対応して、直列に接続されている第1のキャパシタ、第1のチョッパ型増幅器、第2のキャパシタと第2のチョッパ型増幅器が設けられている。さらに、隣り合う第1のチョッパ型増幅器の出力端子の間に二つの第3のキャパシタが直列に接続され、その接続中点に第3のチョッパ型増幅器の入力端子が接続されている。
【0023】
本実施形態において、第1及び第2のチョッパ型増幅器は、CMOSインバータ及びインバータの入力端子と出力端子間に設けられているスイッチング素子によって構成されている。スイッチング素子が導通状態にあるとき、インバータの入力端子と出力端子が当該インバータのしきい値電圧VTHに設定される。一方、スイッチング素子が遮断状態にあるとき、インバータは入力端子に印加された信号を負の利得Gで増幅して出力端子に出力する。
【0024】
比較部30Aにおいて、チョッパ型増幅器及びその入力端子に接続されているキャパシタによって、比較回路が構成されている。例えば、第1のキャパシタと第1のチョッパ型増幅器によって、入力信号SINと基準電圧Vrefi(i=1,2,…,N)との差分を第1のチョッパ型増幅器の利得G1で増幅した信号が得られる。このため、第1のチョッパ型増幅器の出力信号のレベルに応じて、入力信号SINと基準電圧Vrefiとの比較結果が分かる。
【0025】
さらに、図1に示すように、本実施形態のA/Dコンバータにおいて、第1のキャパシタ及び第1のチョッパ型増幅器で構成されている第1段の比較回路の出力側に、第2のキャパシタ及び第2のチョッパ型増幅器からなる第2段の比較回路が設けられている。第2のキャパシタ及び第2のチョッパ型増幅器よって、第1のチョッパ型増幅器の出力信号に対して、さらに第2のチョッパ型増幅器の利得G2で反転増幅して、その結果をエンコーダに出力する。
【0026】
このように、本実施形態のA/Dコンバータにおいて、2段のチョッパ型増幅器によって増幅した結果、例えば、入力信号SINと基準電圧Vrefiの電圧レベルにわずかしか差がない場合でも、その差分を増幅してエンコーダに供給することができる。このため、変換の精度及び変換結果の安定性を改善できる。
【0027】
図2は、比較部30Aの一部分30aを含む本実施形態のA/Dコンバータの部分回路の構成を示している。以下、図2を参照しつつ、本実施形態のA/Dコンバータの比較部の構成について説明する。
図2に示す部分回路において、分圧抵抗によって隣り合う二つの基準電圧VrefiとVrefi+1が出力される。基準電圧Vrefiは、スイッチング素子SWi2を介して第1のキャパシタCi1に入力され、基準電圧Vrefi+1は、スイッチング素子SWi2を介して第1のキャパシタCi1+1に入力される。
【0028】
比較部30aにおいて、基準電圧Vrefiに対応して、第1のキャパシタCi1、第1のチョッパ型増幅器CMPi1、第2のキャパシタCi2、及び第1のチョッパ型増幅器CMPi2が直列接続されている。同様に、基準電圧Vrefi+1に対応して、第1のキャパシタCi+1,1 、第1のチョッパ型増幅器CMPi+1,1 、第2のキャパシタCi+1,2 、及び第2のチョッパ型増幅器CMPi+1,2 が直列接続されている。
【0029】
さらに、隣り合う第1のチョッパ型増幅器CMPi1とCMPi+1,1 の出力端子の間に、第3のキャパシタCi3とCi4が直列接続されている。そして、第3のキャパシタCi3とCi4の接続中点に、第3のチョッパ型増幅器CMPi3の入力端子が接続されている。
第3のキャパシタCi3,Ci4及び第3のチョッパ型増幅器によって、中間電圧発生回路30bが構成されている。
【0030】
第2のキャパシタCi2及びCi+1,2 の容量値をCとすると、第3のキャパシタCi3とCi4の容量値はその半分、即ちC/2である。
このため、第2のチョッパ型増幅器CMPi2、CMPi+1,2 及び第3のチョッパ型増幅器CMPi3の入力端子から見える容量がすべてCとなる。
【0031】
上述した構成を有する比較部30Aによって、入力信号SINと基準電圧発生部10によって発生した各基準電圧Vref1,Vref2,…,VrefNと比較され、それぞれの比較結果がエンコーダ40に出力される。
【0032】
エンコーダ40は、比較部30Aから入力される各比較結果に応じて、入力信号SINの電圧レベルに応じた変換データDout を出力する。
【0033】
本実施形態のA/Dコンバータにおいて、比較部30Aにおいて、第3のキャパシタ(Ci3とCi4)及び第3のチョッパ型増幅器CMPi3を用いて、隣り合う二つの比較結果に基づきその中間電圧を発生し、エンコーダ40に出力することによって、変換分解能が1ビット分増える。即ち、従来のA/Dコンバータに較べて、本実施形態では、隣り合う第1のチョッパ型増幅器の出力に基づいて中間電圧を発生することによって、変換データが1ビット多く取れる。例えば、N=2n 個の分圧抵抗によって基準電圧を発生するA/Dコンバータによって、従来ではnビットの変換データしか得られなかったが、本実施形態のA/Dコンバータによれば、n+1ビットの変換データDout を取得できる。
【0034】
次に、本実施形態のA/Dコンバータの動作を説明する。
上述したように、本実施形態のA/Dコンバータは、サンプリング動作と比較動作を交互に行う。
【0035】
サンプリング期間中、スイッチング部20の切り替え動作によって、入力信号SINが比較部30Aの第1のキャパシタC11,C21,…,CN+1,1の一方の電極に入力される。
一方、このとき、比較部30Aにおいて、第1のチョッパ型増幅器CMP11,CMP21,…,CMPN+1,1及び第2のチョッパ型増幅器CMP12,CMP22,…,CMPN+1,2において、入出力間に設けられているスイッチング素子が導通し、入力端子と出力端子がともにリセットされる。これによって、入出力端子が例えば、チョッパ型増幅器のしきい値電圧レベルVTHに保持される。そして、第1のキャパシタC11,C21,…,CN+1,1には、入力信号SINと第1のチョッパ型増幅器のしきい値電圧VTHとの差分(SIN−VTH)に応じた電荷が蓄積される。
【0036】
サンプリング動作に続き、比較動作が行われる。比較期間中、スイッチング部20の切り替え動作によって、基準電圧発生部10によって発生した基準電圧Vref1,Vref2,…,VrefNが比較部30Aの第1のキャパシタC11,C21,…,CN+1,1に入力される。また、このとき、第1及び第2のチョッパ型増幅器において、入力端子と出力端子間のスイッチング素子が切り離される。このため、第1のキャパシタC11,C21,…,CN+1,1の蓄積電荷が保持される。
【0037】
比較動作時に、第1のチョッパ型増幅器CMPi1の入力端子に印加される電圧Vinは、第1のキャパシタCi1の蓄積電荷及び第1のキャパシタCi1に入力される基準電圧Vrefiによって決まり、次式で求められる。
【0038】
【数1】
Vin=Vrefi−(SIN−VTH)
=ΔV+VTH …(1)
【0039】
式(1)において、ΔV=Vrefi−SIN、即ち、基準電圧Vrefiと入力信号SINとの電圧差である。式(1)に示すように、比較期間中、第1のチョッパ型増幅器CMPi1の入力端子に、当該チョッパ型増幅器のしきい値電圧VTHだけ持ち上げられた基準電圧Vrefiと入力信号SINとの電圧差ΔVが入力される。このため、第1のチョッパ型増幅器CMPi1の出力端子から、当該チョッパ型増幅器の利得で増幅された差電圧が出力される。
【0040】
図3は、チョッパ型増幅器の入出力特性を示している。図3において、横軸はチョッパ型増幅器の入力電圧Vinを示し、縦軸は出力電圧Vout を示す。上述したように、チョッパ型増幅器は、CMOSインバータからなる。このため、チョッパ型増幅器はインバータの入出力特性を有する。図3に示すように、チョッパ型増幅器はしきい値電圧VTH近傍でほぼ線型の利得特性を有する。ここで、しきい値電圧VTH近傍の利得をGとすると、しきい値電圧VTH近傍で、入力信号の振幅ΔVが利得Gで増幅される。即ち、チョッパ型増幅器の出力信号Vout の振幅はΔV・Gとなる。
【0041】
第1のチョッパ型増幅器の出力信号が第2のキャパシタを介して、第2のチョッパ型増幅器の入力端子に入力される。このため、第1のチョッパ型増幅器によって増幅された差電圧ΔV・Gがさらに第2のチョッパ型増幅器によって増幅され、エンコーダ40に入力される。
【0042】
本実施形態のA/Dコンバータにおいて、図1及び図2に示すように、隣り合う第1のチョッパ型増幅器の出力電圧Va とVc に応じて、第3のキャパシタCi3とCi4により、中間電圧Vb が発生される。そして、発生した中間電圧Vb が第3のチョッパ型増幅器によって増幅され、その出力がエンコーダ40に入力される。
【0043】
図2に示すように、第3のキャパシタCi3,Ci4及び第3のチョッパ型増幅器CMPi3によって、中間電圧発生回路30bが構成されている。当該中間電圧発生回路30bにおいて、第3のチョッパ型増幅器CMPi3の出力信号は、隣り合う第2のチョッパ型増幅器CMPi2とCMPi+1,2 の出力信号の中間電圧となる。
【0044】
図4は、サンプリング期間及び比較期間において、隣り合う第1のチョッパ型増幅器の出力信号Va ,Vc 及び中間電圧発生回路30bによって出力される中間電圧Vb の波形を示す信号波形図である。以下、図2及び図4を参照しつつ、中間電圧発生回路30bの動作について説明する。
【0045】
サンプリング期間中、第3のチョッパ型増幅器CMPi3は、第1及び第2のチョッパ型増幅器と同様に、入出力端子の間に設けられているスイッチング素子が導通状態にあり、入力端子と出力端子がしきい値電圧VTHに保持されている。そして、比較期間中に、スイッチング素子が切り離される。
【0046】
図2において、例えば、比較期間中第1のチョッパ型増幅器CMPi1の出力電圧をVa 、隣り合うもう一つの第1のチョッパ型増幅器CMPi+1,1 の出力電圧をVc とすると、第3のキャパシタCi3とCi4の容量値が等しいため、その接続中点のNDi の電圧Vb は、電圧Va とVc の中間値(Va +Vc )/2となる。
【0047】
図4に示すように、例えば、サンプリング期間中に、第2のチョッパ型増幅器CMPi2及びCMPi+1,2 の入力端子及び第3のチョッパ型増幅器CMPi3の入力端子の電圧がともにしきい値電圧VTHに保持されている。比較期間中、第1のチョッパ型増幅器CMPi1の出力電圧Va は、入力信号SINと基準電圧Vrefiに基づいて確定し、隣り合うもう一つの第1のチョッパ型増幅器CMPi+1,1 の出力電圧Vb は、入力信号SINと基準電圧Vrefi+1に基づいて確定する。そして、図4に示すように、第3のキャパシタCi3とCi4の接続中点NDi に、中間電圧Vb が現れる。
【0048】
電圧Va とVc は、それぞれ第2のチョッパ型増幅器CMPi2とCMPi+1,2によって増幅され、さらに、中間電圧Vb は、第3のチョッパ型増幅器CMPi3によって増幅され、これらの増幅器の出力がエンコーダ40に出力される。
上述したように、第2のキャパシタCi2及びCi+1,2 の容量値はCであり、第3のキャパシタCi3とCi4の容量値はC/2である。このため、第2のチョッパ型増幅器及び第3のチョッパ型増幅器の入力端子に接続されている容量値がすべて等しく、これらのチョッパ型増幅器の利得特性も等しい。
【0049】
以上説明したように、本実施形態によれば、比較部30Aにおいて、隣り合う基準電圧に対応する第1のチョッパ型増幅器の出力端子の間に、二つの第3のキャパシタを直列接続し、これらの第3のキャパシタの接続中点に第3のチョッパ型増幅器の入力端子を接続して中間電圧発生回路30bが構成される。これによって、二つの第3のキャパシタの接続中点から、隣り合う二つの第1のチョッパ型増幅器の出力電圧の中間電圧が出力され、この中間電圧が第3のチョッパ型増幅器によってさらに増幅され、その結果が第2のチョッパ型増幅器の出力信号とともに、エンコーダ40に入力されるので、エンコーダ40によって得られる変換データDout は、中間電圧発生回路30bがない場合に較べて1ビット増え、変換分解能が向上する。また、本実施形態において、中間電圧発生回路30bによって生成される中間電圧は第1のキャパシタ及び第1のチョッパ型増幅器によって増幅された差電圧に基づいて発生するので、中間電圧のレベルが安定し、これによってエンコーダの出力データの安定性も改善できる。
【0050】
第2実施形態
図5は本発明に係るA/Dコンバータの第2の実施形態を示す回路図である。図示のように、本実施形態のA/Dコンバータは、粗比較回路と精比較回路による二段階の比較で、入力信号SINに応じた変換データDout を出力する、いわゆるサブレンジ型A/Dコンバータである。
【0051】
図5に示すように、本実施形態のA/Dコンバータは、抵抗アレイ100、精比較回路110,120、粗比較回路130及び誤り訂正回路140によって構成されている。
【0052】
以下、本実施形態のA/Dコンバータの各構成部分について説明する。
抵抗アレイ100は、図5に示すように、行列状に配置されている複数の抵抗によって構成されている。例えば、抵抗アレイ100を構成する抵抗の数は、M×Nである。即ち、抵抗アレイ100において、一行にM個の抵抗を有し、全部でN行を有する。なお、抵抗アレイ100にあるM×N個の抵抗は、図5に示すように、全部直列接続されている。
ここで、表記を簡単にするために、例えば、各行と各列に同じ数の抵抗を有する抵抗アレイについて考える。例えば、抵抗アレイ100は、N×Nの抵抗によって構成されている。
【0053】
上述した抵抗アレイ100の各行及び各列の抵抗の数Nは、例えば、N=2nである。この場合、粗比較回路130により、nビットの変換データが得られて、精比較回路110または120によって、一般的に同じnビットの変換データが得られる。そして、誤り訂正回路140によって、粗比較回路130と精比較回路110及び120の比較結果がを合計した結果、2nビットの変換データが得られる。
【0054】
なお、本実施形態のA/Dコンバータにおいて、精比較回路110及び120に上述した本発明の第1の実施形態の構成を取り入れることによって、精比較回路110及び120により、それぞれn+1ビットの変換データが得られる。その結果、図5に示す本実施形態A/Dコンバータによって、合計2n+1ビットの変換データDout を取得できる。
【0055】
本実施形態において、精比較回路110及び120は、例えば、図1に示す本発明の第1の実施形態のA/Dコンバータのスイッチング部20、比較部30A及びエンコーダ40によって構成されている。精比較回路110に入力される基準電圧Vr10 ,Vr11 ,…,Vr1N 及び精比較回路120に入力される基準電圧Vr20 ,Vr21 ,…,Vr2N は、抵抗アレイ100におけるN行の抵抗のうち、何れか一行の抵抗素子によって分圧した分圧電圧からなる。
【0056】
粗比較回路130は、通常のnビットの変換データを出力するA/Dコンバータで構成されている。例えば、一例として、粗比較回路130は、図7に示す従来のA/Dコンバータのスイッチング部20、比較部30A及びエンコーダ40によって構成されている。
【0057】
粗比較回路130に入力される基準電圧Vr31 ,Vr32 ,…,Vr3N は、図5に示すように、抵抗アレイ100においてN個の抵抗を一分圧単位として生成した基準電圧である。
粗比較回路130は、N個の入力基準電圧Vr31 ,Vr32 ,…,Vr3N と入力信号SINとを比較し、当該比較の結果nビットの変換データを出力する。
【0058】
誤り訂正回路140は、精比較回路110、120及び粗比較回路130によって生成したn+1ビット及びnビットの変換データに基づき、変換誤差を除去して、合計2n+1ビットの変換データDout を出力する。
【0059】
次に、本実施形態のA/Dコンバータの動作について説明する。
本実施形態のA/Dコンバータは、上述したように、粗比較と精比較の二段階の比較動作によって変換データDout を出力する。粗比較は、粗比較回路130によって行われ、粗比較によって、入力信号SINに応じたnビットの変換データD1 (Dout の上位nビット)が得られる。精比較は、精比較回路110及び120によって行われ、精比較によって、入力信号SINに応じたn+1ビットの変換データD21及びD22(Dout の下位n+1ビット)が得られる。
【0060】
まず、粗比較において、入力信号SINのレンジ(即ち、基準電圧VRTとVRBの差であるVRT−VRB)をほぼN等分した基準電圧Vr31 ,Vr32 ,…,Vr3N が粗比較回路130に入力される。粗比較回路130によって、入力信号SINと基準電圧Vr31 ,Vr32 ,…,Vr3N と比較し、その結果、nビットの変換データD11が得られる。
【0061】
次に、粗比較の結果に応じて、精比較が行われる。精比較において、粗比較の結果に基づき、入力信号SINの電圧レベルがN等分したVRT−VRBのどのサブレンジに属しているかに応じて、当該サブレンジに対応する抵抗アレイ100の一行分の抵抗によって分圧した基準電圧Vr10 ,Vr11 ,…,Vr1N またはVr20 ,Vr21 ,…,Vr2N を取り出し、精比較回路110または120に入力する。精比較回路110または120によって、入力信号SINと入力される基準電圧とを比較し、比較の結果に基づき、n+1ビットの変換データD21またはD22が得られる。
【0062】
そして、粗比較回路130によって得たnビットの変換データD11及び精比較回路110または120によって得たn+1ビットの変換データD21またはD22が誤り訂正回路140に入力され、誤り訂正回路140によって変換データの誤差が除去され、2n+1ビットの変換データDout が出力される。
【0063】
上述したように、本実施形態のA/Dコンバータにおいて、粗比較回路130による粗比較と精比較回路110及び120による精比較の二段階の比較動作によって、入力信号SINの電圧レベルに応じて、2n+1ビットの変換データDout を取得できる。
【0064】
本実施形態のA/Dコンバータでは、精比較のために二つの精比較回路110と120が設けられている。粗比較回路130の比較結果に応じて、精比較回路110と120が交互に動作し、下位のn+1ビットの変換結果を出力することによって、変換速度の向上を実現できる。
【0065】
ここで、粗比較回路130が変換周期T1で変換を行い、上位nビットの変換データD1 を出力するとして、また、精比較回路110と120は、粗比較回路130より低速で変換を行い、例えば2T1の変換周期で変換を行い、下位n+1ビットの変換データD21,D22を出力するとする。このときの変換データの出力タイミングは、例えば、図6に示すとおりである。
【0066】
図6に示すように、粗比較回路130の変換結果を受けて、精比較回路110と120は交互に変換動作を行う。図6(A)に示すように、粗比較回路130によって、上位nビットの変換結果A1,B1,C1及びD1が変換周期T1ごとに出力される。そして、図6(B)に示すように、変換結果A1に応じて、例えば、精比較回路110によって、下位n+1ビットの変換結果A2が出力される。粗比較回路の変換結果A1が確定してから、精比較回路110の変換結果A2が確定するまで、2T1の時間がかかる。
【0067】
次に、図6(C)に示すように、粗比較回路130の変換結果B1に応じて、精比較回路120によって下位n+1ビットの変換結果B2が出力される。粗比較回路の変換結果B1が確定してから、精比較回路110の変換結果B2が確定するまで、2T1の時間がかかる。
【0068】
図6(D)に示すように、粗比較回路130からのnビットの変換結果及び精比較回路110または120からのn+1ビットの変換結果に応じて、誤り訂正回路140によって、2n+1ビットの変換結果A3,B3,C3及びD3が順次出力される。精比較回路110と120が粗比較回路130の変換結果を受けて交互に動作するので、最終的に粗比較回路130の変換周期T1で変換結果A3,B3,C3及びD3が出力される。
【0069】
以上説明したように、本実施形態のA/Dコンバータによれば、入力信号SINに応じて、上記nビットの変換データD1 を出力する粗比較回路130と、粗比較回路130の変換結果に応じて下位n+1ビットの変換データD21またはD22を出力する精比較回路110と120を設けることにより、入力信号SINに対して、2n+1ビットの変換データDout が得られる。また、精比較回路110と120を交互に動作させるで、比較的に低速な変換回路でも粗比較回路130の変換周期で変換データDout を取得できる。精比較回路110と120に、本発明の第1の実施形態のA/Dコンバータの構成を取り入れることにより、抵抗アレイ100の構成を変更することなく、変換データDout に1ビット分増加し、変化分解能の向上が実現できる。
【0070】
本実施形態において、上位nビットと下位n+1ビットを分けて、2段階で変換を行ういわゆるサブレンジ型A/Dコンバータを用いることによって、粗比較回路130にN個の比較器を設けて、精比較回路110と120にはそれぞれ2N+1個の比較器を設けて、合計5N+2個の比較器で2n+1ビットの変換結果が得られる。例えば、上位5ビットと下位6ビット合計11ビットのA/Dコンバータを構成する場合(n=5、N=32)、比較器の数は、合計162個で済む。
【0071】
これに対して、本実施形態のサブレンジ型を採用しないで通常のフラッシュ型A/Dコンバータを用いる場合、例えば、本発明の第1の実施形態の構成を採用する場合、11ビットの変換結果を得るために(n=10、N=1024)、合計2N+1個の比較器、即ち、2049個の比較器が必要である。即ち、第2の実施形態に示すサブレンジ型のA/Dコンバータを用いることによって、比較器の数を大幅に削減できる。また、精比較回路110及び120に中間電圧発生回路を構成することにより、本発明の第1の実施形態のA/Dコンバータと同様に、変換分解能を1ビット分向上できる。
【0072】
【発明の効果】
以上説明したように、本発明のA/Dコンバータによれば、隣り合うサンプリング電圧に対してキャパシタによって中間電圧を発生し、それを増幅器によって増幅してエンコーダに出力することによって、変換結果に1ビット分の分解能の向上を実現できる。これによって、基準電圧を生成する分圧抵抗の数を増加させることなく、変換分解能を向上でき、回路規模の増加を抑制しながら、変換精度及び変換特性の安定性を改善できる利点がある。
【図面の簡単な説明】
【図1】本発明に係るA/Dコンバータの第1の実施形態を示す回路図である。
【図2】本実施形態のA/Dコンバータの一部分の構成を示す部分回路図である。
【図3】チョッパ型増幅器の入出力特性を示す図である。
【図4】中間電圧発生回路の動作を示す波形図である。
【図5】本発明に係るA/Dコンバータの第2の実施形態を示す回路図である。
【図6】本発明のA/Dコンバータの第2の実施形態の動作を示す波形図である。
【図7】従来のA/Dコンバータの一構成例を示す回路図である。
【符号の説明】
10…基準電圧発生部、20…スイッチング部、30,30A…比較部、40…エンコーダ、100…抵抗アレイ、110,120…精比較回路、130…粗比較回路、140…誤り訂正回路。
Claims (4)
- 第1の基準電圧と第2の基準電圧がそれぞれ印加される2端子の間に直列接続され、少なくとも二つの分圧電圧を発生する複数の分圧抵抗からなる基準電圧発生回路と、
サンプリング期間中入力信号を第1のキャパシタの一方の電極に印加し、比較期間中上記分圧電圧を上記第1のキャパシタの上記一方の電極に印加するスイッチング回路と、
入力端子が上記第1のキャパシタの他方の電極に接続され、出力端子が第2のキャパシタの一方の電極に接続され、上記サンプリング期間中上記入力端子が所定の基準電圧に保持され、上記比較期間中上記入力端子に印加される上記分圧電圧と上記入力信号との差に応じた電圧を出力する第1の比較器と、
入力端子が上記第2のキャパシタの他方の電極に接続され、上記サンプリング期間中上記入力端子が所定の基準電圧に保持され、上記比較期間中上記入力端子に入力される上記第1の比較器の出力電圧に応じた電圧を出力する第2の比較器と、
隣り合う二つの上記分圧電圧に対応する二つの上記第1の比較器の出力端子の間に直列接続され、上記第2のキャパシタの半分の容量値をもつ二つの第3のキャパシタと、
入力端子が上記二つの上記第3のキャパシタの接続中点に接続され、上記サンプリング期間中上記入力端子が所定の基準電圧に保持され、上記比較期間中上記入力端子の印加電圧に応じた電圧を出力する第3の比較器と
を有するA/Dコンバータ。 - 上記第1、第2及び第3の増幅器の出力に応じて、上記入力信号に応じた変換データを出力するエンコーダを
さらに有する請求項1記載のA/Dコンバータ。 - 上記第1、第2及び第3の増幅器は、チョッパ型増幅器からなる
請求項1記載のA/Dコンバータ。 - 上記第1、第2及び第3の増幅器は、CMOSインバータと、当該CMOSインバータの入力端子と出力端子との間に接続されているスイッチング素子とを含み、
上記サンプリング期間中に、上記スイッチング素子が導通状態に保持され、上記比較期間中に、上記スイッチング素子が非導通状態に保持されている請求項1記載のA/Dコンバータ。
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JP2006148573A (ja) * | 2004-11-19 | 2006-06-08 | Rohm Co Ltd | アナログデジタル変換器 |
JP2009089347A (ja) * | 2007-09-13 | 2009-04-23 | Sony Corp | 並列型アナログ/デジタル変換回路、サンプリング回路及び比較増幅回路 |
-
2002
- 2002-11-20 JP JP2002337201A patent/JP2004173015A/ja not_active Abandoned
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