JP2006261838A - アナログ−ディジタル変換回路 - Google Patents

Abstract

【課題】入力電圧をディジタルデータに変換するアナログ−ディジタル変換回路に関し、低コストで、リニアリティの高いアナログ−ディジタル変換回路を提供することを目的とする。
【解決手段】本発明は、基準電圧（Ｖref）を複数の電圧（Ｖ11〜Ｖ13）に分割する抵抗群（１１１）と、抵抗群（１１１）により分割された複数の電圧（Ｖref、Ｖ11〜Ｖ13）のうち入力ディジタルデータに応じた電圧を選択する選択手段（１１２）と、選択手段（１１２）により選択された電圧と入力電圧との大小を比較する比較手段（１１３）と、比較手段（１１３）の比較結果に応じて入力電圧（Ｖin）に対応する入力ディジタルデータを決定する処理手段（１１４）とを有することを特徴とする。
【選択図】図１

Description

本発明はアナログ−ディジタル変換回路に係り、特に、入力電圧をディジタルデータに変換するアナログ−ディジタル変換回路に関する。

従来のアナログ−ディジタル変換回路は、例えば、Ｒ−２Ｒラダー抵抗と電流源を用いて構成された。このような構成のアナログディジタル変換回路では、それぞれの相対精度が非常に良いものが必要となる。また、ＭＳＢの重みが大きくなるため、リニアリティを良くすることが難しかった。よって、設計が悪いと単調増加性を確保することも難しくなる。

しかるに、従来のアナログ−ディジタル変換回路は、構成が複雑である上に、精度が出し難く、リニアリティが悪いなどの課題があった。

本発明は上記の点に鑑みてなされたもので、低コストで、リニアリティの高いアナログ−ディジタル変換回路を提供することを目的とする。

本発明は、基準電圧（Ｖref）を複数の電圧（Ｖ11〜Ｖ13）に分割する抵抗群（１１１）と、抵抗群（１１１）により分割された複数の電圧（Ｖref、Ｖ11〜Ｖ13）のうち入力ディジタルデータに応じた電圧を選択する選択手段（１１２）と、選択手段（１１２）により選択された電圧と入力電圧との大小を比較する比較手段（１１３）と、比較手段（１１３）の比較結果に応じて入力電圧（Ｖin）に対応する入力ディジタルデータを決定する処理手段（１１４）とを有することを特徴とする。

抵抗群（１１１）は、基準電圧（Ｖref）と接地の間に直列に接続された複数の抵抗（Ｒ11〜Ｒ14）から構成されていることを特徴とする。

選択手段（１１２）は、複数の抵抗（Ｒ11〜Ｒ14）の接続点から一つを選択的に比較手段（１１３）に接続する複数のスイッチ（ＳＷ11〜ＳＷ12、ＳＷ21〜ＳＷ23、ＳＷ31〜ＳＷ36）を有することを特徴とする。

選択手段（１１２）は、複数の抵抗（Ｒ11〜Ｒ14）の接続点に一端が接続され、他端が比較手段（１１３）に接続され、処理手段（１１４）により決定された入力ディジタルデータに応じてスイッチングする複数のスイッチ（ＳＷ11〜ＳＷ14）を有することを特徴とする。

なお、上記参照符号はあくまでも参考であり、これによって特許請求の範囲の記載が限定されるものではない。

本発明によれば、基準電圧を複数の電圧に分割する抵抗群により分割された複数の電圧のうち入力ディジタルデータに応じた電圧を選択手段により選択し、選択された電圧と入力電圧との大小を比較手段により比較し、処理手段によりその比較結果に応じて入力電圧に対応する入力ディジタルデータを決定することにより、比較的簡単な構成で、回路を構成できるとともに、抵抗群の精度によってリニアリティが決定できるので、高精度な出力データを取得できる。

〔第１実施例〕
図１は本発明の第１実施例のブロック構成図を示す。

本実施例のアナログ−ディジタル変換回路１００は、抵抗群１１１、選択回路１１２、コンパレータ１１３、処理部１１４から構成される。

抵抗群１１１は、抵抗Ｒ11、Ｒ12、Ｒ13、Ｒ14から構成されている。抵抗Ｒ11、Ｒ12、Ｒ13、Ｒ14は、基準電圧Ｖrefと接地GNDとの間に直列に接続されている。抵抗Ｒ11〜Ｒ14は、基準電圧Ｖrefを分割し、抵抗Ｒ11と抵抗Ｒ12との接続点から電圧Ｖ11、抵抗Ｒ12と抵抗Ｒ13との接続点から電圧Ｖ12、抵抗Ｒ13と抵抗Ｒ14との接続点から電圧Ｖ13を出力する。

選択回路１１２は、スイッチＳＷ11、ＳＷ12、ＳＷ13、ＳＷ14から構成されている。スイッチＳＷ11は、一端に基準電圧Ｖrefが印加されており、他端がコンパレータ１１３の反転入力端子に接続されている。

スイッチＳＷ12は、一端が抵抗Ｒ11と抵抗Ｒ12との接続点に接続され、他端がコンパレータ１１３の反転入力端子に接続されている。スイッチＳＷ13は、一端が抵抗Ｒ12と抵抗Ｒ13との接続点に接続され、他端がコンパレータ１１３の反転入力端子に接続されている。スイッチＳＷ14は、一端が抵抗Ｒ13と抵抗Ｒ14との接続点に接続され、他端がコンパレータ１１３の反転入力端子に接続されている。スイッチＳＷ11〜ＳＷ14は、処理部１１４から供給される４ビットの制御データに応じてスイッチングされる。スイッチＳＷ11〜ＳＷ14は、例えば、対応する制御ビットが「０」のときにオフし、「１」のときにオンする。

コンパレータ１１３は、反転入力端子にスイッチＳＷ11〜ＳＷ14により選択された電圧Ｖselが印加され、非反転入力端子に入力電圧Ｖinが印加されている。コンパレータ１１３は、選択回路１１２により選択された電圧Ｖselが入力電圧Ｖinより小さいときには、出力をハイレベルとし、選択回路１１２により選択された電圧Ｖselが入力電圧Ｖinより大きいときには、出力をローレベルとする。コンパレータ１１３の出力は、処理部１１４に供給される。

処理部１１４はシフトレジスタなどを含む構成とされており、コンパレータ１１３の出力の他にクロックCLOCKが供給されており、クロックCLOCKに応じて選択回路１１２に供給する４ビット制御データを順次に変更し、コンパレータ１１３の出力がハイレベルとなる４ビット制御データとローレベルとなる４ビット制御データとの境界部分の制御データを検索し、検索結果に基づいてディジタルデータを作成し、出力ポートＰoutから出力する。

〔動作〕
次に本実施例の動作を説明する。

図２は処理部１１４の処理フローチャートを示す。

まず、処理部１１４は、ステップＳ１−１で選択回路１１２に「００１０」の４ビット制御データを供給することにより、選択回路１１２のスイッチＳＷ11、ＳＷ12、ＳＷ14をオフし、スイッチＳＷ13をオンする。スイッチＳＷ13がオンすることにより、コンパレータ１１３の反転入力端子には電圧Ｖ12が選択電圧Ｖselとして印加される。

コンパレータ１１３の出力は、入力電圧Ｖinが電圧Ｖ12より大きければ、ハイレベルになり、入力電圧Ｖinが電圧Ｖ12より小さければ、ローレベルになる。コンパレータ１１３の出力は、処理部１１４に供給される。

処理部１１４は、ステップＳ１−２で、コンパレータ１１３の出力がハイレベルのときには、ステップＳ１−３で選択回路１１２に「０１００」の４ビット制御データを供給し、スイッチＳＷ11、ＳＷ13、ＳＷ14をオフし、スイッチＳＷ12をオンする。選択回路１１２は「０１００」の４ビット制御データ供給され、スイッチＳＷ12がオンすることにより、コンパレータ１１３の反転入力端子には、電圧Ｖ11が選択電圧Ｖselとして印加される。

コンパレータ１１３の出力は、入力電圧Ｖinが電圧Ｖ11より大きければ、ハイレベルになり、入力電圧Ｖinが電圧Ｖ11より小さければ、ローレベルになる。コンパレータ１１３の出力は、処理部１１４に供給される。

次に、処理部１１４は、ステップＳ１−４でコンパレータ１１３の出力がハイレベルになると、選択回路１１２に「１０００」の４ビット制御データを供給し、スイッチＳＷ12、ＳＷ13、ＳＷ14をオフし、スイッチＳＷ11をオンする。スイッチＳＷ11がオンすることにより、コンパレータ１１３の反転入力端子には、電圧Ｖrefが選択電圧Ｖselとして印加される。

コンパレータ１１３の出力は、入力電圧Ｖinが電圧Ｖrefより大きければ、ハイレベルとなり、入力電圧Ｖinが電圧Ｖrefより小さければ、ローレベルになる。コンパレータ１１３の出力は、処理部１１４に供給される。

処理部１１４は、ステップＳ１−７でコンパレータ１１３の出力がハイレベル、すなわち、入力電圧Ｖinが電圧Ｖrefより大きければ、ステップＳ１−８でディジタルデータ「１０００」を入力電圧Ｖinに対応するディジタルデータとして出力ポートＰoutより出力する。また、処理部１１４は、ステップＳ１−７でコンパレータ１１３の出力がローレベル、すなわち、入力電圧Ｖinが電圧Ｖrefより小さければ、ステップＳ１−９で、ディジタルデータ「０１００」を入力電圧Ｖinに対応するディジタルデータとして出力ポートＰoutより出力する。

さらに、処理部１１４は、ステップＳ１−４でコンパレータ１１３の出力がローレベルのとき、すなわち、入力電圧Ｖinが電圧Ｖ12より大きく、電圧Ｖ11より小さいときには、ステップＳ１−６で、ディジタルデータ「００１０」を入力電圧Ｖinに対応するディジタルデータとして出力ポートＰoutより出力する。

また、処理部１１４は、ステップＳ１−２でコンパレータ１１３の出力がローレベルのとき、すなわち、入力電圧Ｖinが電圧Ｖ12より小さいときには、ステップＳ１−１０でスイッチＳＷ11、ＳＷ12、ＳＷ13をオフし、スイッチＳＷ14をオンする。これによって、コンパレータ１１３の反転入力端子には、電圧Ｖ13が印加される。

次に、処理部１１４は、ステップＳ１−１１で、コンパレータ１１３の出力がハイレベルのとき、すなわち、入力電圧Ｖinが電圧Ｖ12より小さく、電圧Ｖ13より大きいときには、ステップＳ１−１２でディジタルデータ「０００１」を入力電圧Ｖinに対応するディジタルデータとして出力ポートＰoutより出力する。

また、処理部１１４は、ステップＳ１−１１で、コンパレータ１１３の出力がローレベルのとき、すなわち、入力電圧Ｖinが電圧Ｖ13より小さいときには、ステップＳ１−１３で、ディジタルデータ「００００」を入力電圧Ｖinに対応するディジタルデータとして出力ポートＰoutより出力する。

このように、本実施例によれば、入力電圧Ｖinが電圧Ｖrefより大きいとき、すなわち、
Ｖref＜Ｖin
のときには、出力ポートＰoutよりディジタルデータ「１０００」を出力する。

また、入力電圧Ｖinが電圧Ｖ11より大きくＶrefより小さいとき、すなわち、
Ｖ11＜Ｖin＜Ｖref
のときには、出力ポートＰoutよりディジタルデータ「０１００」を出力する。

さらに、入力電圧Ｖinが電圧Ｖ11より小さくＶ12より大きいとき、すなわち、
Ｖ12＜Ｖin＜Ｖ11
のときには、出力ポートＰoutよりディジタルデータ「００１０」を出力する。

また、入力電圧Ｖinが電圧Ｖ12より小さくＶ13より大きいとき、すなわち、
Ｖ13＜Ｖin＜Ｖ12
のときには、出力ポートＰoutよりディジタルデータ「０００１」を出力する。

さらに、入力電圧Ｖinが電圧Ｖ13より小さいとき、すなわち、
Ｖin＜Ｖ13
のときには、出力ポートＰoutよりディジタルデータ「００００」を出力する。

〔効果〕
本実施例によれば、抵抗群１１１、選択回路１１２、コンパレータ１１３、処理部１１４により簡単な構成で実現可能である。また、抵抗群１１１を構成する抵抗Ｒ11〜Ｒ14のみの精度でリニアリティが決まるので、ＬＳＢの１％程度の精度が出せる。さらに、クロック周波数の１／Ｎでサンプリング可能なため高速化が可能となる。

〔第２実施例〕
図３は本発明の第２実施例のブロック構成図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明は省略する。

本実施例のアナログ−ディジタル変換回路２００は、選択回路２１２の構成及び処理部２１４の処理が第１実施例とは相違する。

本実施例の選択回路２１２は、スイッチＳＷ21、ＳＷ22、ＳＷ23から構成されている。スイッチＳＷ21は、基準電圧Ｖref及び電圧Ｖ11のいずれかを選択的に出力する。スイッチＳＷ21の出力は、スイッチＳＷ23に供給される。また、スイッチＳＷ22は、電圧Ｖ12と電圧Ｖ13のいずれかを選択的に出力する。スイッチＳＷ22の出力は、スイッチＳＷ23に供給される。スイッチＳＷ23は、スイッチＳＷ21の出力又はスイッチＳＷ22の出力を選択的に出力する。スイッチＳＷ23の出力は、コンパレータ１１３の反転入力端子に供給される。

スイッチＳＷ21〜ＳＷ23は、処理部２１４から供給される制御ビットの論理が「０」のときに実線で示すように切り替えられ、論理が「１」のときに破線で示すように切り替えられる。

図４は処理部２１４の処理フローチャートを示す。

まず、処理部２１４は、ステップＳ２−１で選択回路２１２に「×１０」の３ビット制御データを供給することにより、電圧Ｖ12がコンパレータ１１３の反転入力端子に供給されるようにはスイッチＳＷ21、ＳＷ22、ＳＷ23を制御する。

コンパレータ１１３の出力は、入力電圧Ｖinが電圧Ｖ12より大きければ、ハイレベルになり、入力電圧Ｖinが電圧Ｖ12より小さければ、ローレベルになる。コンパレータ１１３の出力は、処理部１１４に供給される。

処理部２１４は、ステップＳ２−２で、コンパレータ１１３の出力がハイレベルのときには、ステップＳ２−３で選択回路２１２に「０×１」のビット制御データを供給し、コンパレータ１１３の反転入力端子には、電圧Ｖ11が選択電圧Ｖselとして印加されるようにスイッチＳＷ21〜ＳＷ23を制御する。

コンパレータ１１３の出力は、入力電圧Ｖinが電圧Ｖ11より大きければ、ハイレベルになり、入力電圧Ｖinが電圧Ｖ11より小さければ、ローレベルになる。コンパレータ１１３の出力は、処理部１１４に供給される。

次に、処理部１１４は、ステップＳ２−４でコンパレータ１１３の出力がハイレベルになると、選択回路１１２に「１×１」の４ビット制御データを供給し、コンパレータ１１３の反転入力端子には、電圧Ｖrefが選択電圧Ｖselとして印加されるように選択回路２１２を制御する。

コンパレータ１１３の出力は、入力電圧Ｖinが電圧Ｖrefより大きければ、ハイレベルとなり、入力電圧Ｖinが電圧Ｖrefより小さければ、ローレベルになる。コンパレータ１１３の出力は、処理部１１４に供給される。

処理部１１４は、ステップＳ２−７でコンパレータ１１３の出力がハイレベル、すなわち、入力電圧Ｖinが電圧Ｖrefより大きければ、ステップＳ２−８でディジタルデータ「１×１」を入力電圧Ｖinに対応するディジタルデータとして出力ポートＰoutより出力する。また、処理部１１４は、ステップＳ２−７でコンパレータ１１３の出力がローレベル、すなわち、入力電圧Ｖinが電圧Ｖrefより小さければ、ステップＳ２−９で、ディジタルデータ「０×１」を入力電圧Ｖinに対応するディジタルデータとして出力ポートＰoutより出力する。

さらに、処理部１１４は、ステップＳ２−４でコンパレータ１１３の出力がローレベルのとき、すなわち、入力電圧Ｖinが電圧Ｖ12より大きく、電圧Ｖ11より小さいときには、ステップＳ２−６で、ディジタルデータ「１×１」を入力電圧Ｖinに対応するディジタルデータとして出力ポートＰoutより出力する。

また、処理部１１４は、ステップＳ２−２でコンパレータ１１３の出力がローレベルのとき、すなわち、入力電圧Ｖinが電圧Ｖ12より小さいときには、ステップＳ２−１０でコンパレータ１１３の反転入力端子に電圧Ｖ13が印加されるように選択回路１１２を制御する。

次に、処理部１１４は、ステップＳ２−１１で、コンパレータ１１３の出力がハイレベルのとき、すなわち、入力電圧Ｖinが電圧Ｖ12より小さく、電圧Ｖ13より大きいときには、ステップＳ２−１２でディジタルデータ「×００」を入力電圧Ｖinに対応するディジタルデータとして出力ポートＰoutより出力する。

また、処理部１１４は、ステップＳ２−１１で、コンパレータ１１３の出力がローレベルのとき、すなわち、入力電圧Ｖinが電圧Ｖ13より小さいときには、ステップＳ２−１３で、例えば、ディジタルデータ「０００」を入力電圧Ｖinに対応するディジタルデータとして出力ポートＰoutより出力する。

このように、本実施例によれば、入力電圧Ｖinが電圧Ｖrefより大きいとき、すなわち、
Ｖref＜Ｖin
のときには、出力ポートＰoutよりディジタルデータ「１×１」を出力する。

また、入力電圧Ｖinが電圧Ｖ11より大きくＶrefより小さいとき、すなわち、
Ｖ11＜Ｖin＜Ｖref
のときには、出力ポートＰoutよりディジタルデータ「０×１」を出力する。

さらに、入力電圧Ｖinが電圧Ｖ11より小さくＶ12より大きいとき、すなわち、
Ｖ12＜Ｖin＜Ｖ11
のときには、出力ポートＰoutよりディジタルデータ「×１０」を出力する。

また、入力電圧Ｖinが電圧Ｖ12より小さくＶ13より大きいとき、すなわち、
Ｖ13＜Ｖin＜Ｖ12
のときには、出力ポートＰoutよりディジタルデータ「×００」を出力する。

さらに、入力電圧Ｖinが電圧Ｖ13より小さいとき、すなわち、
Ｖin＜Ｖ13
のときには、出力ポートＰoutよりディジタルデータ「０００」を出力する。

本実施例によれば、出力ビット数を削減できる。

〔第３実施例〕
図５は本発明の第３実施例のブロック構成図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明は省略する。

本実施例のアナログ−ディジタル変換回路３００は、選択回路３１２の構成及び処理部３１４の処理が第１実施例とは相違する。

本実施例の選択回路３１２は、スイッチＳＷ31〜ＳＷ36から構成されている。スイッチＳＷ31は、基準電圧Ｖrefを選択するスイッチである。スイッチＳＷ32は、電圧Ｖ11を選択するスイッチである。スイッチＳＷ33は、電圧Ｖ12を選択するスイッチである。スイッチＳＷ34は、電圧Ｖ13を選択するスイッチである。スイッチＳＷ35は、スイッチＳＷ31の出力及びスイッチＳＷ32の出力を選択するスイッチである。スイッチＳＷ35の出力は、コンパレータ１１３の反転入力端子に接続されている。

スイッチＳＷ36は、スイッチＳＷ33の出力及びスイッチＳＷ34の出力を選択するスイッチである。スイッチＳＷ36の出力は、コンパレータ１１３の反転入力端子に接続されている。

スイッチＳＷ31〜ＳＷ36は、処理部３１４から供給される制御ビットの論理が「０」のときにオフし、論理が「１」のときにオンする。

図６は処理部３１４の処理フローチャートを示す。

まず、処理部３１４は、ステップＳ３−１で選択回路３１２に「００１００１」の６ビット制御データを供給することにより、電圧Ｖ12がコンパレータ１１３の反転入力端子に供給されるように選択回路３１２を制御する。

コンパレータ１１３の出力は、入力電圧Ｖinが電圧Ｖ12より大きければ、ハイレベルになり、入力電圧Ｖinが電圧Ｖ12より小さければ、ローレベルになる。コンパレータ１１３の出力は、処理部３１４に供給される。

処理部３１４は、ステップＳ３−２で、コンパレータ１１３の出力がハイレベルのときには、ステップＳ２−３で選択回路３１２に「０１００１０」のビット制御データを供給し、コンパレータ１１３の反転入力端子には、電圧Ｖ11が選択電圧Ｖselとして印加されるように選択回路３１２を制御する。

コンパレータ１１３の出力は、入力電圧Ｖinが電圧Ｖ11より大きければ、ハイレベルになり、入力電圧Ｖinが電圧Ｖ11より小さければ、ローレベルになる。コンパレータ１１３の出力は、処理部３１４に供給される。

次に、処理部３１４は、ステップＳ３−４でコンパレータ１１３の出力がハイレベルになると、選択回路１１２に「１０００１０」の制御データを供給し、コンパレータ１１３の反転入力端子には、電圧Ｖrefが選択電圧Ｖselとして印加されるように選択回路３１２を制御する。

コンパレータ１１３の出力は、入力電圧Ｖinが電圧Ｖrefより大きければ、ハイレベルとなり、入力電圧Ｖinが電圧Ｖrefより小さければ、ローレベルになる。コンパレータ１１３の出力は、処理部３１４に供給される。

処理部３１４は、ステップＳ３−７でコンパレータ１１３の出力がハイレベル、すなわち、入力電圧Ｖinが電圧Ｖrefより大きければ、ステップＳ３−８でディジタルデータ「１０００１０」を入力電圧Ｖinに対応するディジタルデータとして出力ポートＰoutより出力する。また、処理部３１４は、ステップＳ３−７でコンパレータ１１３の出力がローレベル、すなわち、入力電圧Ｖinが電圧Ｖrefより小さければ、ステップＳ２−９で、ディジタルデータ「０１００１０」を入力電圧Ｖinに対応するディジタルデータとして出力ポートＰoutより出力する。

さらに、処理部３１４は、ステップＳ３−４でコンパレータ１１３の出力がローレベルのとき、すなわち、入力電圧Ｖinが電圧Ｖ12より大きく、電圧Ｖ11より小さいときには、ステップＳ３−６で、ディジタルデータ「００１００１」を入力電圧Ｖinに対応するディジタルデータとして出力ポートＰoutより出力する。

また、処理部３１４は、ステップＳ３−２でコンパレータ１１３の出力がローレベルのとき、すなわち、入力電圧Ｖinが電圧Ｖ12より小さいときには、ステップＳ３−１０でコンパレータ１１３の反転入力端子に電圧Ｖ13が印加されるように選択回路３１２を制御する。

次に、処理部３１４は、ステップＳ３−１１で、コンパレータ１１３の出力がハイレベルのとき、すなわち、入力電圧Ｖinが電圧Ｖ12より小さく、電圧Ｖ13より大きいときには、ステップＳ２−１２でディジタルデータ「０００１０１」を入力電圧Ｖinに対応するディジタルデータとして出力ポートＰoutより出力する。

また、処理部３１４は、ステップＳ３−１１で、コンパレータ１１３の出力がローレベルのとき、すなわち、入力電圧Ｖinが電圧Ｖ13より小さいときには、ステップＳ３−１３で、例えば、ディジタルデータ「０００００１」を入力電圧Ｖinに対応するディジタルデータとして出力ポートＰoutより出力する。

このように、本実施例によれば、入力電圧Ｖinが電圧Ｖrefより大きいとき、すなわち、
Ｖref＜Ｖin
のときには、出力ポートＰoutよりディジタルデータ「１０００１０」を出力する。

また、入力電圧Ｖinが電圧Ｖ11より大きくＶrefより小さいとき、すなわち、
Ｖ11＜Ｖin＜Ｖref
のときには、出力ポートＰoutよりディジタルデータ「０１００１０」を出力する。

さらに、入力電圧Ｖinが電圧Ｖ11より小さくＶ12より大きいとき、すなわち、
Ｖ12＜Ｖin＜Ｖ11
のときには、出力ポートＰoutよりディジタルデータ「００１００１」を出力する。

また、入力電圧Ｖinが電圧Ｖ12より小さくＶ13より大きいとき、すなわち、
Ｖ13＜Ｖin＜Ｖ12
のときには、出力ポートＰoutよりディジタルデータ「０００１０１」を出力する。

さらに、入力電圧Ｖinが電圧Ｖ13より小さいとき、すなわち、
Ｖin＜Ｖ13
のときには、出力ポートＰoutよりディジタルデータ「０００００１」を出力する。

本実施例によれば、出力ビット数を削減できる。

〔その他〕
なお、上記実施例では、ブリーダ抵抗を４つとしたが、当然、これに限定されるものではなく、２以上あれば、これに限定されるものではない。また、本実施例では、スイッチＳＷ11〜ＳＷ14、ＳＷ21〜ＳＷ23、ＳＷ31〜ＳＷ36に供給するディジタルデータをそのまま出力データとして出力したが、デコードして出力するようにしてもよい。

本発明の第１実施例のブロック構成図である。 処理部１１４の処理フローチャートである。 本発明の第２実施例のブロック構成図である。 処理部２１４の処理フローチャートである。 本発明の第３実施例のブロック構成図である。 処理部３１４の処理フローチャートである。

符号の説明

１００、２００、３００ アナログ−ディジタル変換回路
１１１ 抵抗群、１１２、２１２、３１２ 選択回路、１１３ コンパレータ
１１４、２１４、３１４ 処理部
ＳＷ11〜ＳＷ14、ＳＷ21〜ＳＷ23、ＳＷ31〜ＳＷ36 スイッチ

Claims (4)

1. 基準電圧を複数の電圧に分割する抵抗群と、
   前記抵抗群により分割された複数の電圧のうち入力ディジタルデータに応じた電圧を選択する選択手段と、
   前記選択手段により選択された電圧と入力電圧との大小を比較する比較手段と、
   前記比較手段の比較結果に応じて前記入力電圧に対応する入力ディジタルデータを決定する処理手段とを有することを特徴とするアナログ−ディジタル変換回路。
2. 前記抵抗群は、基準電圧と接地の間に直列に接続された複数の抵抗から構成されていることを特徴とする請求項１記載のアナログ−ディジタル変換回路。
3. 前記選択手段は、前記複数の抵抗の接続点から一つを選択的に前記比較手段に接続する複数のスイッチを有することを特徴とする請求項１又は２記載のアナログ−ディジタル変換回路。
4. 前記選択手段は、前記複数の抵抗の接続点に一端が接続され、他端が前記比較手段に接続され、前記処理手段により決定された入力ディジタルデータに応じてスイッチングする複数のスイッチを有することを特徴とする請求項１乃至３のいずれか一項記載のアナログ−ディジタル変換回路。
   

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