JPH04373210A - 位相信号発生回路 - Google Patents
位相信号発生回路Info
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- JPH04373210A JPH04373210A JP3177409A JP17740991A JPH04373210A JP H04373210 A JPH04373210 A JP H04373210A JP 3177409 A JP3177409 A JP 3177409A JP 17740991 A JP17740991 A JP 17740991A JP H04373210 A JPH04373210 A JP H04373210A
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Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は位相信号発生回路に関
し、特にマスタースレーブ構成のフリップフロップを用
いたものに関するものである。
し、特にマスタースレーブ構成のフリップフロップを用
いたものに関するものである。
【０００２】
【従来の技術】従来の位相信号発生回路の一例を図１０
に示す。図において、１１，１２はそれぞれマスタース
レーブフリップフロップを構成するマスター段とスレー
ブ段のフリップフロップを表わしている。またＴは入力
信号を、ＲＥＦは基準信号を、ＯＵＴ１，ＯＵＴ２は位
相信号の出力信号を示す。Ｄ１，Ｄ２はそれぞれの段の
フリップフロップのデータ入力端子を、Ｄ１Ｂ，Ｄ２Ｂ
はそれぞれの段のフリップフロップの反転データ入力端
子を、Ｑ１，Ｑ２はそれぞれの段のフリップフロップの
データ出力端子を示す。さらにＱ１ＢはＱ１の反転信号
，Ｑ２ＢはＱ２の反転信号を、Ｔ１，Ｔ２はそれぞれの
段のフリップフロップの同期信号入力端子を、Ｒ１，Ｒ
２はそれぞれの段でのフリップフロップの基準信号入力
端子を示す。
に示す。図において、１１，１２はそれぞれマスタース
レーブフリップフロップを構成するマスター段とスレー
ブ段のフリップフロップを表わしている。またＴは入力
信号を、ＲＥＦは基準信号を、ＯＵＴ１，ＯＵＴ２は位
相信号の出力信号を示す。Ｄ１，Ｄ２はそれぞれの段の
フリップフロップのデータ入力端子を、Ｄ１Ｂ，Ｄ２Ｂ
はそれぞれの段のフリップフロップの反転データ入力端
子を、Ｑ１，Ｑ２はそれぞれの段のフリップフロップの
データ出力端子を示す。さらにＱ１ＢはＱ１の反転信号
，Ｑ２ＢはＱ２の反転信号を、Ｔ１，Ｔ２はそれぞれの
段のフリップフロップの同期信号入力端子を、Ｒ１，Ｒ
２はそれぞれの段でのフリップフロップの基準信号入力
端子を示す。
【０００３】さらに図１０において、データ出力端子Ｑ
１とデータ入力端子Ｄ２，Ｑ１の反転信号Ｑ１Ｂと反転
データ入力端子Ｄ２Ｂ，Ｑ２の反転信号Ｑ２Ｂとデータ
入力端子Ｄ１，データ出力端子Ｑ２と反転データ入力端
子Ｄ１Ｂがそれぞれ接続されている。また、同期信号入
力端子Ｔ１及び基準信号入力端子にＲ２には入力信号Ｔ
が接続され、基準信号入力端子Ｒ１及び同期信号入力端
子Ｔ２には基準信号ＲＥＦが入力されている。
１とデータ入力端子Ｄ２，Ｑ１の反転信号Ｑ１Ｂと反転
データ入力端子Ｄ２Ｂ，Ｑ２の反転信号Ｑ２Ｂとデータ
入力端子Ｄ１，データ出力端子Ｑ２と反転データ入力端
子Ｄ１Ｂがそれぞれ接続されている。また、同期信号入
力端子Ｔ１及び基準信号入力端子にＲ２には入力信号Ｔ
が接続され、基準信号入力端子Ｒ１及び同期信号入力端
子Ｔ２には基準信号ＲＥＦが入力されている。
【０００４】次に動作を図１１を参照しつつ説明する。
図１０の回路は全体としてマスタースレーブ構成のＴタ
イプフリップフロップであり、その出力がデータ出力端
子Ｑ２，及びＱ１から得られる。この場合、図１０の回
路は１／２周波数分周器となり、出力信号ＯＵＴ２の周
波数は入力信号Ｔの周波数の１／２、即ち出力信号ＯＵ
Ｔ２の周期は入力信号Ｔの周期の２倍となる。
イプフリップフロップであり、その出力がデータ出力端
子Ｑ２，及びＱ１から得られる。この場合、図１０の回
路は１／２周波数分周器となり、出力信号ＯＵＴ２の周
波数は入力信号Ｔの周波数の１／２、即ち出力信号ＯＵ
Ｔ２の周期は入力信号Ｔの周期の２倍となる。
【０００５】また、出力信号ＯＵＴ１とＯＵＴ２の信号
は互いに入力信号Ｔのパルス幅だけ位相が異なった同一
周期の信号である。入力信号が正弦波で、そのオフセッ
ト電圧が基準信号と同一であれば、入力信号が基準信号
よりも高いパルス幅は、入力信号の２周期に対して１／
４である。即ち、出力信号ＯＵＴ１とＯＵＴ２はその１
周期を３６０°とすれば互いに９０°の位相差を有する
。このようにして０°と９０°の２つの信号を得ること
のできる位相信号発生回路が実現できる。
は互いに入力信号Ｔのパルス幅だけ位相が異なった同一
周期の信号である。入力信号が正弦波で、そのオフセッ
ト電圧が基準信号と同一であれば、入力信号が基準信号
よりも高いパルス幅は、入力信号の２周期に対して１／
４である。即ち、出力信号ＯＵＴ１とＯＵＴ２はその１
周期を３６０°とすれば互いに９０°の位相差を有する
。このようにして０°と９０°の２つの信号を得ること
のできる位相信号発生回路が実現できる。
【０００６】さらに、この回路の動作について電界効果
型トランジスタ（以下、ＦＥＴと略す）を用いて構成し
た位相信号発生回路をもとに簡単に説明する。図３はＦ
ＥＴを用いて構成したマスタースレーブフリップフロッ
プによる１／２周波数分周回路の位相信号発生回路であ
る。図３において、Ｊ１１〜Ｊ２８はＦＥＴ、Ｒ１１〜
Ｒ２２は抵抗、Ｉ１〜Ｉ６は定電流源、ＶＤＤは電源電
圧端子である。
型トランジスタ（以下、ＦＥＴと略す）を用いて構成し
た位相信号発生回路をもとに簡単に説明する。図３はＦ
ＥＴを用いて構成したマスタースレーブフリップフロッ
プによる１／２周波数分周回路の位相信号発生回路であ
る。図３において、Ｊ１１〜Ｊ２８はＦＥＴ、Ｒ１１〜
Ｒ２２は抵抗、Ｉ１〜Ｉ６は定電流源、ＶＤＤは電源電
圧端子である。
【０００７】この回路はＦＥＴによる電流切替型論理回
路により構成されている。入力信号Ｔの電圧が基準信号
ＲＥＦの電圧よりも高い場合には、ＦＥＴＪ１６を流れ
る電流がＦＥＴＪ１５を流れる電流よりも多くなり、回
路に“Ｈｉｇｈ” が入力されたことになる。一方、入
力信号Ｔの電圧が基準信号ＲＥＦの電圧よりも低い場合
には、ＦＥＴＪ１６を流れる電流がＦＥＴＪ１５を流れ
る電流よりも少なくなり、回路に“Ｌｏｗ”が入力され
た状態となる。
路により構成されている。入力信号Ｔの電圧が基準信号
ＲＥＦの電圧よりも高い場合には、ＦＥＴＪ１６を流れ
る電流がＦＥＴＪ１５を流れる電流よりも多くなり、回
路に“Ｈｉｇｈ” が入力されたことになる。一方、入
力信号Ｔの電圧が基準信号ＲＥＦの電圧よりも低い場合
には、ＦＥＴＪ１６を流れる電流がＦＥＴＪ１５を流れ
る電流よりも少なくなり、回路に“Ｌｏｗ”が入力され
た状態となる。
【０００８】このように電流切替型論理回路を用いた構
成では、回路の“Ｈｉｇｈ” 及び“Ｌｏｗ”は、入力
信号Ｔと基準信号ＲＥＦの２つの電圧を比較することで
行われる。 このために、該回路構成を用いて位相信号発生回路を構
成して互いに９０°の位相差の信号を取り出すものにお
いては、基準信号ＲＥＦとして、入力信号Ｔが基準信号
ＲＥＦよりも高い期間（パルス幅と称す）と低い期間と
が同一となる電圧でなければならない。例えば、入力信
号Ｔが正弦波であれば、基準信号ＲＥＦは入力信号Ｔの
オフセット電圧と一致しておかねばならない。
成では、回路の“Ｈｉｇｈ” 及び“Ｌｏｗ”は、入力
信号Ｔと基準信号ＲＥＦの２つの電圧を比較することで
行われる。 このために、該回路構成を用いて位相信号発生回路を構
成して互いに９０°の位相差の信号を取り出すものにお
いては、基準信号ＲＥＦとして、入力信号Ｔが基準信号
ＲＥＦよりも高い期間（パルス幅と称す）と低い期間と
が同一となる電圧でなければならない。例えば、入力信
号Ｔが正弦波であれば、基準信号ＲＥＦは入力信号Ｔの
オフセット電圧と一致しておかねばならない。
【０００９】しかしながら、上述したようにこのマスタ
ースレーブフリップフロップは、ＦＥＴによる電流切替
型論理回路により構成されており、入力信号Ｔの電圧が
基準信号ＲＥＦの電圧よりも高い場合にはＦＥＴＪ１６
を流れる電流がＪ１５を流れる電流よりも多くなり、入
力信号Ｔとして“Ｈｉｇｈ” が入力された動作を行う
。また、入力信号Ｔの電圧が基準信号ＲＥＦの電圧より
も低い場合には、ＦＥＴＪ１６を流れる電流がＦＥＴＪ
１５を流れる電流よりも少なくなり、入力信号Ｔとして
“Ｌｏｗ”が入力された動作を行う。このように、電流
切替型論理回路の“Ｈｉｇｈ”と“Ｌｏｗ”の切替は入
力信号Ｔと基準信号ＲＥＦとの２つの信号の電圧差で行
われる。従って、他の型の論理回路のように、回路を構
成するＦＥＴの特性の差異による大きな影響を受けるこ
とがない。
ースレーブフリップフロップは、ＦＥＴによる電流切替
型論理回路により構成されており、入力信号Ｔの電圧が
基準信号ＲＥＦの電圧よりも高い場合にはＦＥＴＪ１６
を流れる電流がＪ１５を流れる電流よりも多くなり、入
力信号Ｔとして“Ｈｉｇｈ” が入力された動作を行う
。また、入力信号Ｔの電圧が基準信号ＲＥＦの電圧より
も低い場合には、ＦＥＴＪ１６を流れる電流がＦＥＴＪ
１５を流れる電流よりも少なくなり、入力信号Ｔとして
“Ｌｏｗ”が入力された動作を行う。このように、電流
切替型論理回路の“Ｈｉｇｈ”と“Ｌｏｗ”の切替は入
力信号Ｔと基準信号ＲＥＦとの２つの信号の電圧差で行
われる。従って、他の型の論理回路のように、回路を構
成するＦＥＴの特性の差異による大きな影響を受けるこ
とがない。
【００１０】しかしながら、このことは、信号の“Ｈｉ
ｇｈ” と“Ｌｏｗ”のみが重要であって、信号の立上
がりや立下がり、さらには位相状態等が問題とならない
通常の論理回路においてのみ言えることである。
ｇｈ” と“Ｌｏｗ”のみが重要であって、信号の立上
がりや立下がり、さらには位相状態等が問題とならない
通常の論理回路においてのみ言えることである。
【００１１】位相信号発生回路では、この信号の立上が
り，立下がり、即ち位相状態が重要である。図４を用い
て詳述する。図４は電流切替型論理回路の基本となる論
理ゲートを示している。図４において、Ｊ１，Ｊ２はＦ
ＥＴ、Ｒ１，Ｒ２は抵抗、Ｔは入力信号、ＲＥＦは基準
信号、Ｉは定電流源、ＶＤＤは電源電圧端子、／Ｏ１，
／Ｏ２は出力端子である。
り，立下がり、即ち位相状態が重要である。図４を用い
て詳述する。図４は電流切替型論理回路の基本となる論
理ゲートを示している。図４において、Ｊ１，Ｊ２はＦ
ＥＴ、Ｒ１，Ｒ２は抵抗、Ｔは入力信号、ＲＥＦは基準
信号、Ｉは定電流源、ＶＤＤは電源電圧端子、／Ｏ１，
／Ｏ２は出力端子である。
【００１２】まず、この回路の動作について述べる。Ｆ
ＥＴＪ１とＪ２の特性が同一であれば、入力信号Ｔと基
準信号ＲＥＦが同一のときには、ＦＥＴＪ１とＪ２を流
れる電流が同一となり、抵抗Ｒ１，Ｒ２を流れる電流が
同一となって、これら抵抗Ｒ１，Ｒ２での電圧降下は同
一で、結果として出力端子／Ｏ１と／Ｏ２の電圧は同一
である。
ＥＴＪ１とＪ２の特性が同一であれば、入力信号Ｔと基
準信号ＲＥＦが同一のときには、ＦＥＴＪ１とＪ２を流
れる電流が同一となり、抵抗Ｒ１，Ｒ２を流れる電流が
同一となって、これら抵抗Ｒ１，Ｒ２での電圧降下は同
一で、結果として出力端子／Ｏ１と／Ｏ２の電圧は同一
である。
【００１３】一方、入力信号Ｔが基準信号ＲＥＦよりも
電圧が高いと、ＦＥＴＪ１を流れる電流はＦＥＴＪ２を
流れる電流よりも大きくなり、抵抗Ｒ１での電圧降下が
抵抗Ｒ２での電圧降下よりも大きくなり、出力端子／Ｏ
１の電圧が出力端子／Ｏ２の電圧よりも高くなる。また
、逆に入力信号Ｔが基準信号ＲＥＦよりも低いときには
、ＦＥＴＪ１を流れる電流がＦＥＴＪ２を流れる電流よ
りも少なくなり、出力端子／Ｏ１の電圧が出力端子／Ｏ
２の電圧よりも低くなる。図５（ｂ） に示すように出
力端子／Ｏ１と／Ｏ２に現れる信号は、入力信号Ｔと基
準信号ＲＥＦが交差する点で変化する。
電圧が高いと、ＦＥＴＪ１を流れる電流はＦＥＴＪ２を
流れる電流よりも大きくなり、抵抗Ｒ１での電圧降下が
抵抗Ｒ２での電圧降下よりも大きくなり、出力端子／Ｏ
１の電圧が出力端子／Ｏ２の電圧よりも高くなる。また
、逆に入力信号Ｔが基準信号ＲＥＦよりも低いときには
、ＦＥＴＪ１を流れる電流がＦＥＴＪ２を流れる電流よ
りも少なくなり、出力端子／Ｏ１の電圧が出力端子／Ｏ
２の電圧よりも低くなる。図５（ｂ） に示すように出
力端子／Ｏ１と／Ｏ２に現れる信号は、入力信号Ｔと基
準信号ＲＥＦが交差する点で変化する。
【００１４】また図５（ａ） は、回路に用いた素子の
バラツキにより位相誤差の原因となる電圧差ΔＶが生じ
たことを示しており、この時の出力波形が図５（ｃ）
に示されている。詳述すると実際にはＦＥＴの製造プロ
セスにおいて、その製造バラツキによってＦＥＴ素子の
特性にバラツキが生じる。例えば、ＦＥＴＪ１とＪ２の
しきい値電圧Ｖｔｈ１ ，Ｖｔｈ２ がΔＶだけ異なり
、Ｖｔｈ１ がＶｔｈ２ に比べ、ΔＶだけ低いとする
と、ＦＥＴＪ１とＪ２のを流れる電流が同一となるのは
、入力信号ＴがΔＶだけ高いときである。このために、
出力信号の切替は入力信号ＴがΔＶだけ基準信号ＲＥＦ
より高いときに行われることとなる。
バラツキにより位相誤差の原因となる電圧差ΔＶが生じ
たことを示しており、この時の出力波形が図５（ｃ）
に示されている。詳述すると実際にはＦＥＴの製造プロ
セスにおいて、その製造バラツキによってＦＥＴ素子の
特性にバラツキが生じる。例えば、ＦＥＴＪ１とＪ２の
しきい値電圧Ｖｔｈ１ ，Ｖｔｈ２ がΔＶだけ異なり
、Ｖｔｈ１ がＶｔｈ２ に比べ、ΔＶだけ低いとする
と、ＦＥＴＪ１とＪ２のを流れる電流が同一となるのは
、入力信号ＴがΔＶだけ高いときである。このために、
出力信号の切替は入力信号ＴがΔＶだけ基準信号ＲＥＦ
より高いときに行われることとなる。
【００１５】このような場合、図５（ｃ） に示したよ
うに、入力信号Ｔのパルス幅がその周期の１／２であっ
たとしても、回路の動作は入力信号Ｔのパルス幅が異な
っている場合と同様な動作となってしまう。以上、論理
ゲートについて述べたが、これは論理ゲートを用いて構
成された回路でも同様なことが生じる。即ち、電流切替
型論理回路を用いて位相信号発生回路を構成すると位相
誤差が生じることとなる。
うに、入力信号Ｔのパルス幅がその周期の１／２であっ
たとしても、回路の動作は入力信号Ｔのパルス幅が異な
っている場合と同様な動作となってしまう。以上、論理
ゲートについて述べたが、これは論理ゲートを用いて構
成された回路でも同様なことが生じる。即ち、電流切替
型論理回路を用いて位相信号発生回路を構成すると位相
誤差が生じることとなる。
【００１６】
【発明が解決しようとする課題】従来の位相信号発生回
路は以上のように構成されており、入力信号のパルス幅
はその周期の１／２でなければならなかった。
路は以上のように構成されており、入力信号のパルス幅
はその周期の１／２でなければならなかった。
【００１７】また、入力信号Ｔのパルス幅がその周期の
１／２であったとしても、回路を構成するＦＥＴに特性
の違いが生じると正確な位相信号を形成することができ
ないという問題点があった。
１／２であったとしても、回路を構成するＦＥＴに特性
の違いが生じると正確な位相信号を形成することができ
ないという問題点があった。
【００１８】この発明は上記のような問題点を解消する
ためになされたもので、入力信号Ｔのパルス幅がその周
期の１／２でない場合でも正確に所定の位相信号を得る
ことができ、また回路を構成するＦＥＴの特性が所望値
と異なっていても正確に所定の位相信号を得ることがで
きる位相信号発生回路を提供することを目的とする。
ためになされたもので、入力信号Ｔのパルス幅がその周
期の１／２でない場合でも正確に所定の位相信号を得る
ことができ、また回路を構成するＦＥＴの特性が所望値
と異なっていても正確に所定の位相信号を得ることがで
きる位相信号発生回路を提供することを目的とする。
【００１９】
【課題を解決するための手段】この発明に係る位相信号
発生回路は、マスタースレーブフリップフロップ前段に
、入力信号の立上がり，立下がりを急峻にするパルス整
形手段を設けたものである。
発生回路は、マスタースレーブフリップフロップ前段に
、入力信号の立上がり，立下がりを急峻にするパルス整
形手段を設けたものである。
【００２０】また上記パルス整形手段を複数個設け、そ
れぞれに異なる基準電圧を印加し、入力信号の立上がり
，立下がりを急峻にするととに、そのパルス幅を変化さ
せるようにしたものである。
れぞれに異なる基準電圧を印加し、入力信号の立上がり
，立下がりを急峻にするととに、そのパルス幅を変化さ
せるようにしたものである。
【００２１】
【作用】この発明においては、マスタースレーブフリッ
プフロップ前段にパルス整形手段を設け、入力信号の立
上がり，立下がりを急峻にしたから、入力信号の遷移時
の時間が短縮される。
プフロップ前段にパルス整形手段を設け、入力信号の立
上がり，立下がりを急峻にしたから、入力信号の遷移時
の時間が短縮される。
【００２２】また、パルス整形手段複数個設け、それぞ
れに異なる基準電圧を印加し、入力信号の立上がり，立
下がりを急峻にするととに、そのパルス幅を変化させる
ようにしたから、入力信号のパルス幅に依存しない位相
信号を得ることができる。
れに異なる基準電圧を印加し、入力信号の立上がり，立
下がりを急峻にするととに、そのパルス幅を変化させる
ようにしたから、入力信号のパルス幅に依存しない位相
信号を得ることができる。
【００２３】
【実施例】以下、この発明の一実施例による位相信号発
生回路を図について説明する。図１において、図１０と
同一符号は同一または相当部分を示し、２１はマスター
段のフリップフロップ１１の前段に設けられ、入力信号
Ｔを受け、これをマスター段のフリップフロップ１１に
出力する入力バッファ回路（パルス整形手段）であり、
ＴＢは入力バッファ回路２１の出力信号である。また、
図２は図１の回路の動作を説明するための各端子での信
号波形を示す波形図である。
生回路を図について説明する。図１において、図１０と
同一符号は同一または相当部分を示し、２１はマスター
段のフリップフロップ１１の前段に設けられ、入力信号
Ｔを受け、これをマスター段のフリップフロップ１１に
出力する入力バッファ回路（パルス整形手段）であり、
ＴＢは入力バッファ回路２１の出力信号である。また、
図２は図１の回路の動作を説明するための各端子での信
号波形を示す波形図である。
【００２４】次に動作について説明する。ここでは説明
を簡略化するために、図４と同等の論理ゲート３１の前
段に入力バッファ２１を付加した図６に示す回路を用い
て図７を参照しつつ説明する。入力バッファ２１にて信
号処理された入力信号Ｔ（図７（ａ） 参照）は出力信
号ＴＢ（図７（ｂ） 参照）のようにパルスの立ち上が
り，立ち下がりが急峻となり遷移時間が短くなっている
。このため、論理ゲート３１を構成するＦＥＴの特性に
ばらつきがあって、そのしきい値電圧にΔＶの差があっ
ても図７（ｂ） に示すように信号の立ち上がり，立ち
下がりが急峻になっているため、値電圧差ΔＶによる位
相誤差が低減された信号（図７（ｃ） 参照）が得られ
、従って論理ゲート３１は入力信号Ｔのオフセット電圧
が基準信号ＲＥＦと一致していなくても位相誤差の小さ
い信号を出力する。
を簡略化するために、図４と同等の論理ゲート３１の前
段に入力バッファ２１を付加した図６に示す回路を用い
て図７を参照しつつ説明する。入力バッファ２１にて信
号処理された入力信号Ｔ（図７（ａ） 参照）は出力信
号ＴＢ（図７（ｂ） 参照）のようにパルスの立ち上が
り，立ち下がりが急峻となり遷移時間が短くなっている
。このため、論理ゲート３１を構成するＦＥＴの特性に
ばらつきがあって、そのしきい値電圧にΔＶの差があっ
ても図７（ｂ） に示すように信号の立ち上がり，立ち
下がりが急峻になっているため、値電圧差ΔＶによる位
相誤差が低減された信号（図７（ｃ） 参照）が得られ
、従って論理ゲート３１は入力信号Ｔのオフセット電圧
が基準信号ＲＥＦと一致していなくても位相誤差の小さ
い信号を出力する。
【００２５】以上、論理ゲートに入力バッファ回路２１
を用いた場合の特性を示したが、これは電流切替型論理
回路を用いて位相信号発生回路を構成した場合にも同様
の効果を奏する。例えばフリップフロップ１１の入力部
のＦＥＴのしきい値電圧Ｖｔｈの差がΔＶで、入力信号
Ｔが振幅Ａの正弦波であれば、９０°位相器の位相誤差
をθ°以内に抑えるためには、入力バッファ回路２１の
小信号での電圧増幅率Ｇを、Ｇ＝ΔＶ／Ａｓｉｎ（θ×
２） …（１）に設定すればよい。ただし電
圧増幅率Ｇが１以下となる場合はもちろん不要である。
を用いた場合の特性を示したが、これは電流切替型論理
回路を用いて位相信号発生回路を構成した場合にも同様
の効果を奏する。例えばフリップフロップ１１の入力部
のＦＥＴのしきい値電圧Ｖｔｈの差がΔＶで、入力信号
Ｔが振幅Ａの正弦波であれば、９０°位相器の位相誤差
をθ°以内に抑えるためには、入力バッファ回路２１の
小信号での電圧増幅率Ｇを、Ｇ＝ΔＶ／Ａｓｉｎ（θ×
２） …（１）に設定すればよい。ただし電
圧増幅率Ｇが１以下となる場合はもちろん不要である。
【００２６】このように本実施例によれば、入力バッフ
ァ回路２１を設け、入力信号Ｔの立上がり，立下がりを
急峻にした信号ＴＢをマスタースレーブフリップフロッ
プに入力するようにしたから、入力信号の遷移時の時間
が短縮され、入力信号Ｔのパルス幅がその周期の１／２
でない場合でも正確に所定の位相信号を得ることができ
、また回路を構成するＦＥＴの特性が所望値と異なって
いても正確に所定の位相信号を得ることができる。
ァ回路２１を設け、入力信号Ｔの立上がり，立下がりを
急峻にした信号ＴＢをマスタースレーブフリップフロッ
プに入力するようにしたから、入力信号の遷移時の時間
が短縮され、入力信号Ｔのパルス幅がその周期の１／２
でない場合でも正確に所定の位相信号を得ることができ
、また回路を構成するＦＥＴの特性が所望値と異なって
いても正確に所定の位相信号を得ることができる。
【００２７】なお、上記実施例ではフリップフロップ１
１の前段に入力バッファ回路２１を付加して入力信号Ｔ
の立上がり，立下がりを急峻にすることで、回路を構成
する素子の特性バラツキを補償するようにしたが、基準
信号ＲＥＦのレベルを変化させることによっても上記同
様の効果を得ることができる。
１の前段に入力バッファ回路２１を付加して入力信号Ｔ
の立上がり，立下がりを急峻にすることで、回路を構成
する素子の特性バラツキを補償するようにしたが、基準
信号ＲＥＦのレベルを変化させることによっても上記同
様の効果を得ることができる。
【００２８】すなわち図１２に示すように、フリップフ
ロップ１１，１２の出力信号ＯＵＴ１，ＯＵＴ２を位相
差比較回路１３に入力し、ここで出力信号ＯＵＴ１，Ｏ
ＵＴ２が予め設定された位相差であるか否かを検出し、
設定された位相差からずれがある場合、そのずれに応じ
た信号をフリップフロップの信号入力端子前段に設けた
レベルシフト回路に入力することで基準信号Ｔのレベル
を変化させて位相誤差を低減し、精度の向上を図ること
ができる。
ロップ１１，１２の出力信号ＯＵＴ１，ＯＵＴ２を位相
差比較回路１３に入力し、ここで出力信号ＯＵＴ１，Ｏ
ＵＴ２が予め設定された位相差であるか否かを検出し、
設定された位相差からずれがある場合、そのずれに応じ
た信号をフリップフロップの信号入力端子前段に設けた
レベルシフト回路に入力することで基準信号Ｔのレベル
を変化させて位相誤差を低減し、精度の向上を図ること
ができる。
【００２９】さらに、上記実施例では入力信号の位相を
９０°シフトするようにしたものについて説明したが、
入力バッファを多段接続して、その各々の基準信号ＲＥ
Ｆを変化させることにより、任意の位相を有する信号を
精度良く得ることもできる。以下詳述すると図８におい
て、図１と同一符号は同一または相当部分を示し、マス
ター段のフリップフロップ１１前段には２つの入力バッ
ファ２１，２２が接続されており、これら入力バッファ
回路２１，２２には図９に示すような基準信号ＲＥＦ１
．ＲＥＦ２が入力されている。
９０°シフトするようにしたものについて説明したが、
入力バッファを多段接続して、その各々の基準信号ＲＥ
Ｆを変化させることにより、任意の位相を有する信号を
精度良く得ることもできる。以下詳述すると図８におい
て、図１と同一符号は同一または相当部分を示し、マス
ター段のフリップフロップ１１前段には２つの入力バッ
ファ２１，２２が接続されており、これら入力バッファ
回路２１，２２には図９に示すような基準信号ＲＥＦ１
．ＲＥＦ２が入力されている。
【００３０】次にこの回路の動作を図９の信号波形図を
もとに説明する。図９（ａ） に示すように、入力信号
Ｔの波形として遷移時間の長い波形を用い、まず、入力
バッファ回路２１に入力される基準信号ＲＥＦ１の電圧
を変化させて入力信号のパルス幅を大幅に変化させた出
力信号ＴＢ１を得ることができる（図９（ｂ） 参照）
。さらに後段の入力バッファ２２によって基準信号ＲＥ
Ｆ２を変化させて図９（ｃ） に示すようにパルス幅を
変化させた出力信号ＴＢ１を得る。さらに基準信号ＲＥ
Ｆ３を調整することで精度よく位相変化量φに対応する
パルス幅を有するパルス（図９（ｄ） 参照）を得るこ
とができる。
もとに説明する。図９（ａ） に示すように、入力信号
Ｔの波形として遷移時間の長い波形を用い、まず、入力
バッファ回路２１に入力される基準信号ＲＥＦ１の電圧
を変化させて入力信号のパルス幅を大幅に変化させた出
力信号ＴＢ１を得ることができる（図９（ｂ） 参照）
。さらに後段の入力バッファ２２によって基準信号ＲＥ
Ｆ２を変化させて図９（ｃ） に示すようにパルス幅を
変化させた出力信号ＴＢ１を得る。さらに基準信号ＲＥ
Ｆ３を調整することで精度よく位相変化量φに対応する
パルス幅を有するパルス（図９（ｄ） 参照）を得るこ
とができる。
【００３１】このように遷移時間の長い入力信号Ｔを複
数の入力バッファ回路２１，２２を設け、異なる基準信
号ＲＥＦ１，ＲＥＦ２で整形して得られた出力信号ＴＢ
２を、位相信号発生回路を構成するフリップフロップ１
１，１２に入力することで、０°＜φ＜１８０°の位相
信号を精度よく発生することができる。
数の入力バッファ回路２１，２２を設け、異なる基準信
号ＲＥＦ１，ＲＥＦ２で整形して得られた出力信号ＴＢ
２を、位相信号発生回路を構成するフリップフロップ１
１，１２に入力することで、０°＜φ＜１８０°の位相
信号を精度よく発生することができる。
【００３２】
【発明の効果】以上のように、この発明に係る位相信号
発生回路によれば、マスタースレーブフリップフロップ
前段にパルス整形手段を設け、入力信号の立上がり，立
下がりを急峻にしたから、入力信号の遷移時の時間が短
縮され、素子特性のバラツキによらず精度の良い位相信
号を得ることができるという効果がある。
発生回路によれば、マスタースレーブフリップフロップ
前段にパルス整形手段を設け、入力信号の立上がり，立
下がりを急峻にしたから、入力信号の遷移時の時間が短
縮され、素子特性のバラツキによらず精度の良い位相信
号を得ることができるという効果がある。
【００３３】またパルス整形手段を複数個設け、それぞ
れに異なる基準電圧を印加し、入力信号の立上がり，立
下がりを急峻にするととに、そのパルス幅を変化させる
ようにしたから、入力信号のパルス幅に依存しない任意
の位相信号を精度高く得ることができるという効果があ
る。
れに異なる基準電圧を印加し、入力信号の立上がり，立
下がりを急峻にするととに、そのパルス幅を変化させる
ようにしたから、入力信号のパルス幅に依存しない任意
の位相信号を精度高く得ることができるという効果があ
る。
【図１】本発明の一実施例による位相信号発生回路を示
す図。
す図。
【図２】本発明の一実施例による位相信号発生回路の動
作波形図。
作波形図。
【図３】本発明及び従来の位相信号発生回路を構成する
マスター・スレーブフリップフロップの回路図。
マスター・スレーブフリップフロップの回路図。
【図４】従来の位相信号発生回路の問題点を説明するた
めの電流切替型論理ゲートの回路図。
めの電流切替型論理ゲートの回路図。
【図５】従来の位相信号発生回路の問題点を説明するた
めの電流切替型論理ゲートの動作波形図。
めの電流切替型論理ゲートの動作波形図。
【図６】本発明の一実施例による位相信号発生回路の動
作原理を説明するための入力バッファ付論理ゲート回路
の回路図。
作原理を説明するための入力バッファ付論理ゲート回路
の回路図。
【図７】本発明の一実施例による位相信号発生回路の動
作原理を説明するための入力バッファ付論理ゲート回路
の動作波形図。
作原理を説明するための入力バッファ付論理ゲート回路
の動作波形図。
【図８】本発明の第３の実施例による位相信号発生回路
を示す図。
を示す図。
【図９】本発明の第３の実施例による位相信号発生回路
の動作波形図。
の動作波形図。
【図１０】従来の位相信号発生回路を示す図。
【図１１】従来の位相信号発生回路の動作波形図。
【図１２】本発明の第２の実施例による位相信号発生回
路を示す図。
路を示す図。
１１ フリップフロップ（マスター段）
１２ フリップフロップ（スレーブ段）
１３ 位相差比較回路 １４ レベルシフト回路２１，２２
入力バッファ回路 Ｔ 入力信号 ＯＵＴ１，ＯＵＴ２ 位相信号発生
回路の出力端子 Ｊ１１〜Ｊ２１，Ｊ１，Ｊ２ 電界効果型トランジス
タＲ１，Ｒ２，Ｒ１１〜Ｒ２２ 抵抗
１２ フリップフロップ（スレーブ段）
１３ 位相差比較回路 １４ レベルシフト回路２１，２２
入力バッファ回路 Ｔ 入力信号 ＯＵＴ１，ＯＵＴ２ 位相信号発生
回路の出力端子 Ｊ１１〜Ｊ２１，Ｊ１，Ｊ２ 電界効果型トランジス
タＲ１，Ｒ２，Ｒ１１〜Ｒ２２ 抵抗
Claims (3)
- 【請求項１】 電界効果型トランジスタを用いて構成
されたマスタースレーブフリップフロップを有し、基準
信号及び入力信号を基にして信号処理を行い、複数の異
なる位相信号を発生する位相信号発生回路において、上
記マスタースレーブフリップフロップ前段に、上記入力
信号の立上がり，立下がりを急峻にするパルス整形手段
を設けたことを特徴とする位相信号発生回路。 - 【請求項２】 請求項１記載の位相信号発生回路にお
いて、上記位相信号を入力とし、位相信号の位相差を基
準値と比較し、比較結果に応じた信号を出力する位相差
比較手段と、該位相差比較手段出力を受け上記基準信号
のレベルをシフトさせ、上記位相信号の位相差が基準値
と一致するよう補正する基準信号レベルシフト手段とを
設けたことを特徴とする位相信号発生回路。 - 【請求項３】 請求項１記載の位相信号発生回路にお
いて、上記パルス整形手段を複数個設け、これをそれぞ
れに異なる基準信号を入力して、入力信号の立上がり，
立下がりを急峻にするとともに、そのパルス幅を変化さ
せるようにしたことを特徴とする位相信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3177409A JPH04373210A (ja) | 1991-06-21 | 1991-06-21 | 位相信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3177409A JPH04373210A (ja) | 1991-06-21 | 1991-06-21 | 位相信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04373210A true JPH04373210A (ja) | 1992-12-25 |
Family
ID=16030427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3177409A Pending JPH04373210A (ja) | 1991-06-21 | 1991-06-21 | 位相信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04373210A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09307414A (ja) * | 1996-05-13 | 1997-11-28 | Nec Corp | ９０゜移相器 |
| US7388416B2 (en) | 2005-01-07 | 2008-06-17 | Fujitsu Limited | Latch circuit, 4-phase clock generator, and receiving circuit |
| JP2012060431A (ja) * | 2010-09-09 | 2012-03-22 | Toshiba Corp | 時間計測回路およびデジタル位相同期回路 |
| WO2013128790A1 (ja) * | 2012-02-29 | 2013-09-06 | パナソニック株式会社 | 時間デジタル変換器およびそれを備えたａ／ｄ変換器 |
-
1991
- 1991-06-21 JP JP3177409A patent/JPH04373210A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09307414A (ja) * | 1996-05-13 | 1997-11-28 | Nec Corp | ９０゜移相器 |
| US7388416B2 (en) | 2005-01-07 | 2008-06-17 | Fujitsu Limited | Latch circuit, 4-phase clock generator, and receiving circuit |
| JP2012060431A (ja) * | 2010-09-09 | 2012-03-22 | Toshiba Corp | 時間計測回路およびデジタル位相同期回路 |
| WO2013128790A1 (ja) * | 2012-02-29 | 2013-09-06 | パナソニック株式会社 | 時間デジタル変換器およびそれを備えたａ／ｄ変換器 |
| US9081370B2 (en) | 2012-02-29 | 2015-07-14 | Panasonic Intellectual Property Management Co., Ltd. | Time-to-digital converter and an A/D converter including the same |
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