JP2016163156A

JP2016163156A - 電子回路およびカメラ

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Publication number: JP2016163156A
Application number: JP2015039318A
Authority: JP
Inventors: 秀央小林; Hidehisa Kobayashi; 和男山崎; Kazuo Yamazaki; 樋山　拓己; Takumi Hiyama; 拓己樋山
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2015-02-27
Filing date: 2015-02-27
Publication date: 2016-09-05
Anticipated expiration: 2035-02-27
Also published as: US20160255248A1; US10504831B2; CN105933622A; JP6463169B2; US9947615B2; CN105933622B; US20180197814A1

Abstract

【課題】回路面積の増大を抑制しつつ信号の伝達を高速化するための有利な技術を提供する。【解決手段】電子回路は、第１信号群および第２信号群を生成する生成回路と、前記第１信号群および前記第２信号群を伝送する伝送路とを備える。前記第１信号群は、基準クロックの立ち上がりエッジおよび立ち下がりエッジの一方である第１エッジにのみ同期した複数の信号で構成され、前記第２信号群は、前記基準クロックの立ち上がりエッジおよび立ち下がりエッジの他方である第２エッジにのみ同期した複数の信号で構成される。前記伝送路は、前記第１信号群を構成する複数の信号を伝送する複数の第１伝送線と、前記第２信号群を構成する複数の信号を伝送する複数の第２伝送線とを含み、前記複数の第１伝送線と前記複数の第２伝送線とは交互に配置されている。【選択図】図１

Description

本発明は、電子回路およびカメラに関する。

信号線間の距離が小さくなると、信号線間の寄生容量が問題となってくる。特に、隣接する２本の信号線に互いに逆相の信号が出力される場合に、該２本の信号線の間の寄生容量によって信号の遷移が遅延する。特許文献１には、隣接する２本の信号線に互いに逆相の信号が伝達される場合の問題を解決することを目的とする発明が記載されている。具体的には、特許文献１には、互いに同相の信号を伝達する複数の信号配線からなる第１の信号配線群および第１の信号配線群とは逆相の信号を伝達する複数の信号配線からなる第２の信号配線群を有する半導体記憶装置が記載されている。この半導体装置では、第１の信号配線群と第２の信号配線群との距離が同一信号配線群内の信号配線間距離より大きい。

特開平２−２８４４９号公報

特許文献１に記載されたように信号線間の距離を大きくすることによって寄生容量に起因する信号の遷移の遅延を低減する方法では、信号線群が占める領域が大きくなり、これが回路面積の増大をもたらしうる。

本発明は、回路面積の増大を抑制しつつ信号の伝達を高速化するための有利な技術を提供することを目的とする。

本発明の１つの側面は、第１信号群および第２信号群を生成する生成回路と、前記第１信号群および前記第２信号群を伝送する伝送路とを備える電子回路に係り、該電子回路において、前記第１信号群は、基準クロックの立ち上がりエッジおよび立ち下がりエッジの一方である第１エッジにのみ同期した複数の信号で構成され、前記第２信号群は、前記基準クロックの立ち上がりエッジおよび立ち下がりエッジの他方である第２エッジにのみ同期した複数の信号で構成され、前記伝送路は、前記第１信号群を構成する複数の信号を伝送する複数の第１伝送線と、前記第２信号群を構成する複数の信号を伝送する複数の第２伝送線とを含み、前記複数の第１伝送線と前記複数の第２伝送線とは交互に配置されている。

本発明によれば、回路面積の増大を抑制しつつ信号の伝達を高速化するための有利な技術が提供される。

第１実施形態の電子回路またはカウンタの構成を示す図。第１実施形態の動作例を示す図。伝送路を構成する複数の伝送線の配置を例示する図。第２実施形態の電子回路またはカウンタの構成を示す図。第２実施形態の動作例を示す図。第２実施形態の他の動作例を示す図。第２実施形態の更に他の動作例を示す図。第３実施形態の電子回路または固体撮像装置の構成を示す図。第３実施形態の電子回路または固体撮像装置の一部の構成を示す図。第３実施形態の電子回路または固体撮像装置の他の一部の構成を示す図。第３実施形態の電子回路または固体撮像装置の動作例を示す図。

以下、添付図面を参照しながら本発明をその例示的な実施形態を通して説明する。

図１を参照しながら本発明の第１実施形態の電子回路１について説明する。電子回路１は、第１信号群および第２信号群を生成する生成回路ＧＣと、第１信号群および第２信号群を伝送する伝送路ＴＰとを備える。第１信号群は、基準クロックＣＬＫの立ち上がりエッジおよび立ち下がりエッジの一方である第１エッジにのみ同期した複数の信号ＯＵＴ０、ＯＵＴ１で構成される。第２信号群は、基準クロックＣＬＫの立ち上がりエッジおよび立ち下がりエッジの他方である第２エッジにのみ同期した複数の信号ＯＵＴ２、ＯＵＴ３で構成される。伝送路ＴＰは、第１信号群を構成する複数の信号ＯＵＴ０、ＯＵＴ１を伝送する複数の第１伝送線１００、１２０と、第２信号群を構成する複数の信号ＯＵＴ２、ＯＵＴ３を伝送する複数の第２伝送線１１０、１３０とを含む。複数の第１伝送線１００、１２０と複数の第２伝送線１１０、１３０とは交互に配置されている。換言すると、複数の第１伝送線１００、１２０と複数の第２伝送線１１０、１３０とは、第１伝送線１００、第２伝送線１１０、第１伝送線１１０、第２伝送線１３０の順で配置されている。

生成回路ＧＣは、論理回路ＬＣおよびタイミング調整回路ＴＣを含みうる。論理回路ＬＣは、基準クロックＣＬＫに従って動作して、複数ビットの信号Ｑ０、Ｑ１、Ｑ２、Ｑ３を生成する。タイミング調整回路ＴＣは、論理回路ＬＣから出力される複数ビットの信号Ｑ０、Ｑ１、Ｑ２、Ｑ３に従って、複数の第１伝送線１００、１１０に出力される第１信号群、および、複数の第２信号線１１０、１３０に出力される第２信号群を生成する。

タイミング調整回路ＴＣは、複数の第１フリップフロップ６０、７０、および、複数の第２フリップフロップ８０、９０を含みうる。複数の第１フリップフロップ６０、７０は、基準クロックＣＬＫの立ち上がりエッジおよび立ち下がりエッジの一方である第１エッジに従って同期化を行うことによって、第１信号群を構成する複数の信号ＯＵＴ０、ＯＵＴ１を生成する。複数の第２フリップフロップ８０、９０は、基準クロックＣＬＫの立ち上がりエッジおよび立ち下がりエッジの他方である第２エッジに従って同期化を行うことによって、第２信号群を構成する複数の信号ＯＵＴ２、ＯＵＴ３を生成する。

タイミング調整回路ＴＣは、信号線５２、５４を含みうる。信号線５２は、複数の第１フリップフロップ６０、７０に対して、基準クロックＣＬＫの立ち上がりエッジおよび立ち下がりエッジの一方である第１エッジを提供する。信号線５４は、複数の第２フリップフロップ８０、９０に対して、基準クロックＣＬＫの立ち上がりエッジおよび立ち下がりエッジの他方である第２エッジを提供する。一例において、信号線５２は、基準クロックＣＬＫを供給する信号線であり、信号線５４は、基準クロックＣＬＫをインバータ５０によって反転した反転基準クロックを供給する信号線である。

信号線５２と信号線５４とは、互いに交差しないように配置されることが好ましい。これは、信号線５２、５４を通して伝達される基準クロックＣＬＫおよび反転クロック信号の鈍りを低減するために有利である。図１に示された例では、互いに重ならない第１矩形領域および第２矩形領域を定義し、第１矩形領域の中に複数の第１フリップフロップ６０、７０が配列され、第２矩形領域の中に複数の第２フリップフロップ８０、９０が配列されている。このような構成は、信号線５２と信号線５４とが互いに交差しない配置を提供するために有利である。一方、例えば、複数の第１フリップフロップ６０、７０と第２フリップフロップ８０、９０とを交互に配置する構成では、信号線５２と信号線５４が交差しうる。

第１実施形態では、論理回路ＬＣは、基準クロックＣＬＫに従ってカウント動作を行うカウンタでありうる。該カウンタによるカウントの形式は、例えば、アップカウントまたはダウンカウントでありうるが、他の形式であってもよい。他の例において、論理回路ＬＣは、例えば、複数ビットの信号Ｑ０、Ｑ１、Ｑ２、Ｑ３の信号としてランダムな値を有する信号を生成する回路、あるいは、入力された信号を処理して得られる値を出力する回路でありうる。

図１に示された例では、論理回路ＬＣは、複数のフリップフロップ１０、２０、３０、４０を直列接続して構成されたカウンタである。複数のフリップフロップ１０、２０、３０、４０は、クロック端子ＣＫ、データ入力端子Ｄ、データ出力端子Ｑ、反転データ出力端子ＱＢおよびリセット端子Ｒを有する。

１段目のフリップフロップ１０のクロック端子ＣＫには、基準クロックＣＬＫが供給される。フリップフロップ１０の反転データ出力端子ＱＢとフリップフロップ１０のデータ入力端子Ｄとが接続され、フリップフリップ１０のデータ出力端子Ｑから信号Ｑ０が出力される。

２段目のフリップフロップ２０のクロック端子ＣＫには、１段目のフリップフロップ１０の反転データ出力端子ＱＢが接続され、１段目のフリップフロップ１０の反転データ出力ＱＢ０が供給される。フリップフロップ２０の反転データ出力端子ＱＢとフリップフロップ２０のデータ入力端子Ｄとが接続され、フリップフロップ２０の出力端子Ｑから信号Ｑ１が出力される。

３段目のフリップフロップ３０のクロック端子ＣＫには、２段目のフリップフロップ２０の反転データ出力端子ＱＢが接続され、２段目のフリップフロップ２０の反転データ出力ＱＢ１が供給される。フリップフロップ３０の反転データ出力端子ＱＢとフリップフロップ３０のデータ入力端子Ｄとが接続され、フリップフロップ３０の出力端子Ｑから信号Ｑ２が出力される。

４段目のフリップフロップ４０のクロック端子ＣＫには、３段目のフリップフロップ３０の反転データ出力端子ＱＢが接続され、３段目のフリップフロップ３０の反転データ出力ＱＢ２が供給される。フリップフロップ４０の反転データ出力端子ＱＢとフリップフロップ４０のデータ入力端子Ｄとが接続され、フリップフロップ４０の出力端子Ｑから信号Ｑ３が出力される。フリップフロップ１０、２０、３０、４０のリセット端子Ｒには、初期化時にリセット信号RESが供給される。

図２には、図１に示された電子回路１の動作が記載されている。初期状態では、リセット信号ＲＥＳがローレベルにされることによって信号Ｑ０、Ｑ１、Ｑ２、Ｑ３はローレベルにリセットされているものとする。１段目のフリップフロップ１０の出力である信号Ｑ０は、基準クロックＣＬＫの１つ目の立ち上がりエッジの時刻ｔ１でローレベルからハイレベルに遷移し、基準クロックＣＬＫの２つ目の立ち上がりエッジの時刻ｔ２でハイレベルからローレベルに遷移する。このように、信号Ｑ０は、基準クロックＣＬＫの立ち上がりエッジに従ってトグルする。

２段目のフリップフロップ２０は、クロック端子ＣＫに１段目のフリップフロップ１０の反転データ出力端子ＱＢが接続されている。このため、２段目のフリップフロップ２０は、１段目のフリップフロップ１０の反転データ出力ＱＢ０がローレベルからハイレベルに遷移したことに応じて、その出力である信号Ｑ１を変化させる。具体的には、２段目のフリップフロップ２０は、カウントの開始後に１段目のフリップフロップ１０の出力である信号Ｑが最初にハイレベルからローレベルに遷移する時刻ｔ２において、出力である信号Ｑ１をローレベルからハイレベルに遷移させる。そして、２段目のフリップフロップ２０は、信号Ｑ０が２回目にハイレベルからローレベルに遷移する時刻ｔ４において、信号Ｑ１をローレベルからハイレベルに遷移させる。このように、信号Ｑ１は、信号Ｑ０がハイレベルからローレベルに遷移する度に、即ち、信号Ｑ０の立ち下がりエッジ（信号ＱＢ０の立ち上がりエッジ）に従ってトグルする。

３段目以降のフリップフロップ３０、４０についても、各クロック端子ＣＫに前段のフリップフロップの反転データ出力端子ＱＢが接続されている。したがって、３段目以降のフリップフロップ３０、４０の動作は、２段目のフリップフロップ２０の動作と同様であり、前段のフリップフロップのデータ出力端子Ｑの出力がローレベルからハイレベルに遷移する度にトグルする。換言すると、フリップフロップ３０、４０は、反転データ出力端子ＱＢの出力がハイレベルからローレベルに遷移する度にトグルする。

以上のように、フリップフロップ１０、２０、３０、４０で構成される論理回路ＬＣとしてのカウンタは、アップカウント動作を行って信号Ｑ０、Ｑ１、Ｑ２、Ｑ３を生成する。信号Ｑ０、Ｑ１、Ｑ２、Ｑ３は、第１フリップフロップ６０、７０、第２フリップフロップ８０、９０を含むタイミング調整回路ＴＣを介して信号ＯＵＴ０、ＯＵＴ１、ＯＵＴ２、ＯＵＴ３として伝送線１００、１１０、１２０、１３０に出力される。

第１フリップフロップ６０、７０のクロック端子ＣＫには、信号線５２を介して基準クロックＣＬＫが供給され、それぞれのデータ入力端子Ｄには、信号Ｑ０、Ｑ１が供給される。よって、第１フリップフロップ６０、７０のデータ出力端子Ｑからの出力である信号ＯＵＴ０、ＯＵＴ１は、信号Ｑ０、Ｑ１をそれぞれ基準クロックＣＬＫの１周期分だけ遅延させた信号となる。一方、第２フリップフロップ８０、９０のクロック端子ＣＫには、インバータ５０および信号線５４を介して、基準クロックＣＬＫを反転させた反転基準クロックが供給され、それぞれのデータ入力端子Ｑには信号Ｑ２、Ｑ３が供給される。よって、第２フリップフロップ８０、９０のデータ出力端子Ｑからの出力である信号ＯＵＴ２、ＯＵＴ３は、信号Ｑ２、Ｑ３をそれぞれ基準クロックＣＬＫの半周期分だけ遅延させた信号となる。つまり、信号ＯＵＴ２、ＯＵＴ３は、時刻ｔａ、ｔｂ、ｔｃにおいて、基準クロックＣＬＫの立ち下がりエッジに従って遷移する。

信号ＯＵＴ０、ＯＵＴ１、ＯＵＴ２、ＯＵＴ３は、伝送路ＴＰを構成する伝送線１００、１２０、１１０、１３０にそれぞれ出力される。ここで、カウント値の第１、第２ビットである信号ＯＵＴ０、ＯＵＴ１は、第１伝送線１００、１２０に出力され、カウント値の第３、第４ビットである信号ＯＵＴ２、ＯＵＴ３は、第２伝送線１１０、１３０に出力される。図１に例示されているように、第１伝送線１００、１２０と第２伝送線１１０、１３０とは交互に配置されている。したがって、信号ＯＵＴ０、ＯＵＴ１、ＯＵＴ２、ＯＵＴ３が出力される伝送線１００、１２０、１１０、１３０において、隣り合う伝送線の信号が同時に遷移することはない。これにより、伝送線１００、１２０、１１０、１３０間の寄生容量に起因する信号の遷移の遅延が低減される。また、伝送線１００、１２０、１１０、１３０の間隔を小さくするとともに均一化することができる。これは、電子回路１の回路面積の増大を抑制しつつ信号の伝達を高速化するために有利である。

図３には、伝送路ＴＰを構成する伝送線１００、１２０、１１０、１３０の例が示されている。図３（ａ）は、伝送線１００、１２０、１１０、１３０が同一の層に配置された例であり、図３（ｂ）は、伝送線１００、１２０、１１０、１３０が互いに異なる層に配置された例である。伝送線１００、１２０、１１０、１３０は、典型的には、層間絶縁膜１４０によって相互に絶縁されている。伝送線１００、１２０、１１０、１３０は、例えば、アルミニウムまたは銅などの導電材料によって構成されうる。図３には示されていないが、伝送線１００、１２０、１１０、１３０の寄生容量の均一化のために、伝送線１００の隣り（図３（ａ）では左、図３（ｂ）では上）および伝送線１３０の隣り（図３（ａ）では右、図３（ｂ）では下）にダミーの伝送線を配置してもよい。また、伝送線１００、１２０、１１０、１３０を長く引き回す場合には、バッファを介在させてもよい。また、信号ＯＵＴ０、ＯＵＴ１、ＯＵＴ２、ＯＵＴ３を伝送する伝送線１００、１２０、１１０、１３０と信号ＯＵＴ０、ＯＵＴ１、ＯＵＴ２、ＯＵＴ３の伝送先の回路との間に同期化回路を設けてもよい。この同期化回路は、信号ＯＵＴ０、ＯＵＴ１、ＯＵＴ２、ＯＵＴ３を立ち上りエッジおよび立ち下がりエッジの一方にのみ同期化させる。実施形態３は、このような同期化回路を備える例である。

図４を参照しながら本発明の第２実施形態の電子回路２について説明する。なお、第２実施形態として言及しない事項は、第１実施形態に従いうる。第２実施形態では、第１信号群および第２信号群を生成する生成回路ＧＣは、論理回路ＬＣの代わりに論理回路ＬＣ２を備えている。論理回路ＬＣ２は、グレイコードカウンタである。論理回路ＬＣ２は、バイナリカウンタ１５０と、ＥＸＯＲゲート（排他的論理和ゲート）１６０、１７０、１８０、１９０とを含む。ＥＸＯＲゲート１６０、１７０、１８０、１９０は、バイナリカウンタ１５０から出力されるバイナリコードのカウント値である信号Ｑ０、Ｑ１、Ｑ２、Ｑ３からグレイコードの信号Ｓ０、Ｓ１、Ｓ２、Ｓ３を生成する。バイナリカウンタ１５０は、例えば、第１実施形態における論理回路ＬＣと同様の構成を有しうるが、他の構成を有してもよい。バイナリカウンタ１５０は、この例では、基準クロックＣＬＫに従ってカウント動作を実行して、バイナリコードのカウント値である信号Ｑ０、Ｑ１、Ｑ２、Ｑ３を生成する。バイナリカウンタ１５０は、リセット端子ＲＳに供給されるリセット信号ＲＥＳがアクティブレベルになることに応じて信号Ｑ０、Ｑ１、Ｑ２、Ｑ３を初期値にリセットする。

図５には、図４に示された電子回路２の動作が記載されている。バイナリカウンタ１５０から出力される信号Ｑ０、Ｑ１、Ｑ２、Ｑ３は、時刻ｔ１０までは、図２と同じようにバイナリコードのカウント値である。時刻ｔ１０でバイナリカウンタ１５０のリセット端子ＲＳに供給されるリセット信号ＲＥＳがアクティブレベルになり、信号Ｑ０、Ｑ１、Ｑ２、Ｑ３が全て０にリセットされる。ここで、一例において、リセット信号ＲＥＳは、信号Ｑ０、Ｑ１、Ｑ２、Ｑ３が所定値になったことを検知するデコーダ（不図示）によって与えられうる。リセット信号ＲＥＳがアクティブレベルとなった後、時刻ｔ１１〜１５において、時刻ｔ１〜ｔ５と同じカウント値の信号Ｑ０、Ｑ１、Ｑ２、Ｑ３が出力される。

なお、Ｑ０とＱ１とのＥＸＯＲであるＳ０、Ｑ１とＱ２とのＥＸＯＲであるＳ１、Ｑ２とＱ３とのＥＸＯＲであるＳ２、Ｑ３とＧＮＤ（ローレベル）とのＥＸＯＲであるＳ３は、図５に示されようにグレイコードのカウント値である。グレイコードのカウント値である信号Ｓ０、Ｓ１、Ｓ２、Ｓ３において、同一タイミングで遷移する信号は基本的には１つである。しかし、時刻ｔ１０においてバイナリカウンタ１５０のカウント値がリセットされるタイミングで、信号Ｓ０、Ｓ２、Ｓ３が同時に遷移する。よって、グレイコードカウンタにおいても、例えば、０から９までのカウントを繰り返すような場合は、複数の信号が同時に遷移しうる。そこで、タイミング調整回路ＳＣによって基準クロックＣＬＫの立ち上がり、立ち下がりエッジの一方である第１エッジにのみ同期した第１信号群と基準クロックＣＬＫの立ち上がり、立ち下がりエッジの他方である第２エッジにのみ同期した第２号群とが生成される。そして、第１信号群を構成する複数の信号ＯＵＴ０、ＯＵＴ１を伝送する複数の第１伝送線１００、１２０と、第２信号群を構成する複数の信号ＯＵＴ２、ＯＵＴ３を伝送する複数の第２伝送線１１０、１３０とは、交互に配置されている。

図５に示された例では、カウント値Ｑ０、Ｑ１、Ｑ２、Ｑ３をリセットする機能によってカウント範囲が設定される。これに代えて、または、これに加えて、図６に例示されるように、カウント値Ｑ０、Ｑ１、Ｑ２、Ｑ３をセットする機能によってカウント範囲が設定されてもよい。図６に示された例では、信号Ｑ０、Ｑ１、Ｑ２、Ｑ３の初期値が１、０、１、０に設定され、時刻ｔ１からカウント動作が開始している。この場合も、時刻ｔ１において、信号Ｓ０、Ｓ１、Ｓ２が同時に遷移している。また、図５では、信号Ｑ０、Ｑ１、Ｑ２、Ｑ３で示されるカウント値が１ずつカウントアップするが、２以上の値ずつカウントアップする場合も、グレイコードを構成する複数の信号が同時に遷移しうる。図７に示された例では、Ｑ０、Ｑ１、Ｑ２、Ｑ３が３ずつカウントアップする。時刻ｔ１以前ではカウント値は０、時刻ｔ１〜ｔ２ではカウント値は３、時刻ｔ２〜ｔ３ではカウント値は６、時刻ｔ３〜ｔ４ではカウント値は９となっている。図７に示された例において、時刻ｔ２でＳ０、Ｓ１、Ｓ２が同時に遷移している。

第２実施形態においても、第１実施形態において説明したようなダミーの伝送線が設けられることが好ましい。

図８、９を参照しながら本発明の第３実施形態の電子回路３について説明する。電子回路３は、固体撮像装置として構成されている。電子回路３は、カウンタ２４０およびカウンタ２７０を備えている。カウンタ２４０は、第１実施形態の電子回路１としてのカウンタまたは第２実施形態の電子回路２としてのカウンタで構成されうる。また、カウンタ２４０は、第１実施形態の電子回路１としてのカウンタまたは第２実施形態の電子回路２としてのカウンタで構成されうる。一つの好ましい例において、カウンタ２４０は、第１実施形態の電子回路１としてのカウンタで構成され、カウンタ２４０は、第２実施形態の電子回路２としてのカウンタで構成されうる。

電子回路３は、画素アレイＧＡ、垂直走査回路２１０、水平走査回路２６０、Ａ／Ｄ（アナログ／デジタル）変換器２２０、メモリ２５０、参照電圧発生器２３０および出力部２８０を備えうる。画素アレイＧＡは、複数の行および複数の列を構成するように配列された複数の画素２００を含む。各画素２００は、光電変換素子（例えば、フォトダイオード）を含む。各画素２００は、光電変換素子で光電変換によって発生した電荷に応じた信号を出力する増幅部を含んでもよい。垂直走査回路２１０および水平走査回路２６０の一方あるいは両方は、画素アレイＧＡにおける画素２００を選択する選択回路である。

垂直走査回路２１０は、画素アレイＧＡにおける画素２００を行単位で選択する。垂直走査回路２１０によって選択された行の画素２００の信号（アナログ信号）は、Ａ／Ｄ変換器２２０によってデジタル信号に変換される。Ａ／Ｄ変換器２２０は、画素アレイＧＡにおける各列に対して設けられうる。カウンタ２４０は、複数のＡ／Ｄ変換器２２０に対して共通に設けられ、カウント動作によってｎビット（ｎは自然数）のカウント値を生成する。ただし、複数のカウンタ２４０を備えて、例えば、所定数のＡ／Ｄ変換器２２０ごとに対して１つのカウンタ２４０を割り当ててもよい。

Ａ／Ｄ変換器２２０は、例えば、画素２００の出力信号と参照電圧発生器２３０から出力される参照信号とを比較する比較器を含みうる。参照信号は、時間とともに変化する信号（例えば、ランプ信号）である。比較器は、画素２００の出力信号と参照信号との大小関係を示す比較結果信号を出力する。画素２００の出力信号と参照信号との大小関係が反転すると比較結果信号が変化する。メモリ２５０は、比較結果信号の変化をトリガとして、カウンタ２４０から供給されているカウント値を保持する。これにより、画素２００からの画素信号に応じたデジタル値（カウント値）がメモリ２５０によって保持される。

水平走査回路２６０は、カウンタ２７０から供給されるカウント値に従って、画素アレイＧＡの複数の行にそれぞれ対応する複数のメモリ２５０を順に選択し、選択されたメモリ２５０の信号を出力部２８０に転送させる。

図９には、図８の領域Ａの構成の具体例が示されている。メモリ２５０は、それぞれ１ビットの情報を保持する複数のメモリ２５２で構成される。カウンタ２４０は、例えば、第１実施形態の電子回路１としてのカウンタで構成されうる。カウンタ２４０が発生するカウント値（前述のＯＵＴ０、ＯＵＴ２、ＯＵＴ１、ＯＵＴ３・・・）は、伝送線１００、１１０、１２０、１３０を含む伝送路ＴＰに出力される。ここで、カウント値は、第１実施形態として例示された構成では、４ビットのカウント値であるが、このビット数は自由に決定されうる。伝送路ＴＰは、カウンタ２４０の構成要素として理解されてもよいし、他のブロックの構成要素として理解されてもよい。基準クロックＣＬＫは、基準クロック線９０を介してカウンタ２４０に供給される。

伝送線１００、１２０、１１０、１３０に出力される信号（カウント値）ＯＵＴ０、ＯＵＴ１、ＯＵＴ２、ＯＵＴ３は、同期化回路を介してメモリ２５０に供給される。同期化回路は、信号ＯＵＴ０、ＯＵＴ１、ＯＵＴ２、ＯＵＴ３を基準クロックＣＬＫの全てを基準クロックＣＬＫの立ち上がりエッジおよび立ち下がりエッジの一方のみに同期するように同期化する。図９に示された例では、伝送線１００、１２０に出力される信号ＯＵＴ０、ＯＵＴ１は、基準クロックＣＬＫの立ち上がりエッジに同期した信号であり、バッファ３００、３２０を介して、該当するビットの信号を保持するメモリ２５０に供給される。一方、伝送線１１０、１３０に出力される信号ＯＵＴ２、ＯＵＴ３は、基準クロックＣＬＫの立ち下がりエッジに同期した信号である。そこで、伝送線１１０、１３０に出力される信号ＯＵＴ２、ＯＵＴ３は、基準クロックＣＬＫの立ち上がりエッジに従って動作するフリップフロップ３１０、３３０によって同期化されて、該当するビットの信号を保持するメモリ２５０に供給される。

信号ＯＵＴ０、ＯＵＴ１、ＯＵＴ２、ＯＵＴ３を上記のような構成で伝送することにより、上記のように、伝送線１００、１２０、１１０、１３０の間隔を小さくするとともに均一化することができる。

これに加えて、第３実施形態によれば、次のような効果も提供されうる。従来の方式では、複数の伝送線における相互の容量結合による影響（信号の遷移速度）は、カウント値（信号が遷移するビットの数）に強く依存する。よって、従来の方式でメモリ２５０にカウント値を供給した場合、１つのカウント値から他のカウント値に遷移する時間がそれらのカウント値に強く依存し、Ａ／Ｄ変換のリニアリティが低下しうる。一方、第３実施形態では、伝送線１００、１１０、１２０、１３０における相互の容量結合による影響が低減されるので、１つのカウント値から他のカウント値に遷移する時間が均一化され、これによりＡ／Ｄ変換のリニアリティが向上しうる。

バッファ３００、３２０の駆動能力とフリップフロップ３１０、３３０の駆動能力は、互いに等しいことが好ましい。また、第３実施形態においても、伝送線１００、１３０の隣にダミーの伝送線を設けることが好ましい。加えて、伝送線２９０に付随する寄生容量を伝送線１００、１１０、１２０、１３０とそろえるように、伝送線２９０の両側にダミーの伝送線を設けてもよい。これは、フリップフロップ３１０、３３０の出力は、伝送線２９０を伝送された基準クロックＣＬＫに従って遷移するからである。つまり、伝送線２９０の寄生容量が伝送線１００、１２０の寄生容量と大きく異なると、バッファ３００、３２０の出力の遷移のタイミングとフリップフロップ３１０、３３０の出力の遷移のタイミングとがずれてしまう。

図１０には、図８の領域Ｂの構成の具体例が示されている。カウンタ２７０は、例えば、第２実施形態の電子回路２としてのカウンタで構成されている。ただし、カウント値としての信号ＯＵＴ０、ＯＵＴ２、ＯＵＴ１、ＯＵＴ３は、伝送線３４０、３５０、３６０、３７０に出力される。伝送線３４０、３５０、３６０、３７０は、伝送線３４０、３５０、３６０、３７０の順に配置される。

水平走査回路２６０は、複数の単位回路３９０、４００、４１０によって構成されるデコーダである。基準クロックＣＬＫは、基準クロック線３８０を介して、カウンタ２７０、および、水平走査回路２６０は、複数の単位回路３９０、４００、４１０に供給される。

水平走査回路２６０を構成する複数の単位回路３９０、４００、４１０の各々は、上位デコーダ４２０、フリップフロップ４３０、下位デコーダ４４０を含む。上位デコーダ４２０の入力端子ＩＮ１、ＩＮ２にはＯＵＴ３、ＯＵＴ４が入力され、上位デコーダ４２０の出力はフリップフロップ４３０に供給される。ここで、単位回路３９０、４００、４１０の構成は、ほぼ同一であるが、上位デコーダ４２０のどの出力端子をフリップフロップ４３０のデータ端子Ｄに接続するかが異なっている。単位回路３９０においてはＵ１、単位回路４００においてはＵ２、単位回路４１０においてはＵ３が、フリップフロップ４３０のデータ端子Ｄに接続されている。フリップフロップ４３０のクロック端子ＣＫには基準クロックＣＬＫが供給され、出力端子Ｑは下位デコーダ４４０のイネーブル端子ＥＮに接続されている。下位デコーダ４４０の入力端子ＩＮ１、ＩＮ２には、ＯＵＴ１、ＯＵＴ２が供給され、デコード結果を出力端子ＯＵＴ＜３：０＞に出力する。

図１１には、図１０に示された構成のタイミング図が示されている。カウンタ２７０から出力される信号ＯＵＴ０、ＯＵＴ１、ＯＵＴ２、ＯＵＴ３は、グレイコードのカウント値を示す信号である。信号ＯＵＴ０、ＯＵＴ１は、基準クロックＣＬＫの立ち上がりエッジに同期する信号であり、信号ＯＵＴ２、ＯＵＴ３は、基準クロックＣＬＫの立ち下がりエッジに同期する信号である。

カウンタ２７０から出力される信号ＯＵＴ０、ＯＵＴ１は、基準クロックＣＬＫの立ち上がりエッジに同期してカウントアップするグレイカウント信号となっている。ＯＵＴ０、ＯＵＴ１で構成されるカウント値は、時刻ｔ１でカウント値が０から１へ、時刻ｔ２でカウント値が１から２へ、時刻ｔ３でカウント値が２から３へ、時刻ｔ４でカウント値が０へと変化し、以降は同様な動作を繰り返す。すなわち、ＯＵＴ０、ＯＵＴ１で構成されるカウント値は、０から３までのカウントを繰り返す。一方、カウンタ２７０から出力される信号ＯＵＴ２、ＯＵＴ３は、基準クロックＣＬＫの立ち下がりエッジに同期してカウントアップするグレイカウント信号となっている。ＯＵＴ２、ＯＵＴ３で構成されるカウント値が０から３まで変化する周期は、ＯＵＴ０、ＯＵＴ１で構成されるカウント値が０から３まで変化する周期の１／４である。ＯＵＴ２、ＯＵＴ３で構成されるカウント値は、時刻ｔｂでカウント値が０から１へ、時刻ｔｃでカウント値が１から２へ、時刻ｔｄでカウント値が２から３へと変化している。

上位デコーダ４２０のそれぞれの出力端子Ｕ１、Ｕ２、Ｕ３は、入力端子ＩＮ１、ＩＮ２に供給されるＯＵＴ０、ＯＵＴ１で構成されるカウント値がそれぞれ０、１、２となった際にハイレベルとなる。よって、単位回路３９０において、フリップフロップ４３０の入力信号となるＵ１は、時刻ｔａからｔｂにおいてハイレベルとなる。また、単位回路４００において、フリップフロップ４３０の入力信号となるＵ２は、時刻ｔｂからｔｃにおいてハイレベルとなる。また、単位回路４１０において、フリップフロップ４３０の入力信号となるＵ３は、時刻ｔｃからｔｄにおいてハイレベルとなる。

単位回路３９０のフリップフロップ４３０は、Ｕ１の立ち上がりを基準クロックＣＬＫの半周期分だけ遅延させる（つまり、基準クロックＣＬＫの立ち上がりエッジに同期して信号ＥＮ１をハイレベルにする）。単位回路４００のフリップフロップ４３０は、Ｕ２の立ち上がりを基準クロックＣＬＫの半周期分だけ遅延させる（つまり、基準クロックＣＬＫの立ち上がりエッジに同期して信号ＥＮ２をハイレベルにする）。単位回路４１０のフリップフロップ４３０は、Ｕ３の立ち上がりエッジを基準クロックＣＬＫの半周期分だけ遅延させる（つまり、基準クロックＣＬＫの立ち上がりエッジに信号ＥＮ３をハイレベルにする）。

各下位デコーダ４４０においては、イネーブル端子ＥＮｘ（ｘは１〜３）がローレベルの場合は、出力端子ＯＵＴ＜３：０＞が全てローレベルとなる。一方、イネーブル端子ＥＮｘがハイレベルの場合は、入力端子ＩＮ１、ＩＮ２から入力されるカウント信号のカウント値がそれぞれ０、１、２、３となった際に、出力端子ＯＵＴ＜０＞、ＯＵＴ＜１＞、ＯＵＴ＜２＞、ＯＵＴ＜３＞がそれぞれハイレベルとなる。よって、ＥＮ１がハイとなる時刻ｔ０からｔ４において単位回路３９０の下位デコーダ４４０の出力端子ＯＵＴ＜３：０＞が順次にハイレベルとなる。すなわち、ＤＯＵＴ＜０＞、＜１＞、＜２＞、＜３＞が順次にハイレベルとなる。また、ＥＮ２がハイとなる時刻ｔ４からｔ８において単位回路４００の下位デコーダ４４０の出力端子ＯＵＴ＜３：０＞が順次にハイレベルとなる。すなわち、ＤＯＵＴ＜４＞、＜５＞、＜６＞、＜７＞が順次にハイレベルとなる。また、ＥＮ３がハイとなる時刻ｔ８からｔ１２において単位回路４１０の下位デコーダ４４０の出力端子ＯＵＴ＜３：０＞が順次にハイレベルとなる。すなわち、ＤＯＵＴ＜８＞、＜９＞、＜１０＞、＜１１＞が順次にハイレベルとなる。

第３実施形態によれば、前述の伝送線１００、１１０、１２０、１３０における相互の容量結合による影響が低減されるのと同様に、伝送線３４０、３５０、３６０、３７０における相互の容量結合による影響が低減される。これにより、伝送線３４０、３５０、３６０、３７０を介して伝送されるカウント値が１つのカウント値から他のカウント値に遷移する時間が均一化される。これにより、ＤＯＵＴ＜０＞〜＜１２＞のパルス幅をより均一化することができ、メモリ２５０のデータを出力部２８０へ出力する期間を均一化することができる。よって、極端に読み出す時間が短い列が生じることを防止し、より高速な読み出し動作を行うことが可能となる。伝送線３４０、３５０、３６０、３７０、３８０に付随する寄生容量はそろえることが好ましい。

なお、上記例では、カウンタ２７０が水平走査回路２６０に接続されている構成を示したが、垂直走査回路２１０にカウンタ２７０が接続されている構成としてもよい。上記例では、カウンタ２４０に接続された伝送線１００〜１３０とカウンタ２７０に接続された伝送線３４０〜３７０との其々において、立ち上がりエッジに同期した信号を伝送する伝送線と立ち下がりエッジに同期した信号を伝送する伝送線とが交互に配置される。これに代えて、カウンタ２４０に接続された伝送線１００、１１０、１２０、１３０において、立ち上がりエッジに同期した信号を伝送する伝送線と、立ち下がりエッジに同期した信号を伝送する伝送線とが交互に配置されるようにしてもよい。あるいは、カウンタ２７０に接続された伝送線３４０、３５０、３６０、３７０において、立ち上がりエッジに同期した信号を伝送する伝送線と、立ち下がりエッジに同期した信号を伝送する伝送線とが交互に配置されるようにしてもよい。

以下、上記の電子回路としての固体撮像装置の応用例として、該固体撮像装置が組み込まれたカメラについて例示的に説明する。カメラの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に備える装置（例えば、パーソナルコンピュータ、携帯端末）も含まれる。カメラは、上記の実施形態として例示された本発明に係る固体撮像装置と、該固体撮像装置から出力される信号を処理する処理部とを含む。該処理部は、例えば、Ａ／Ｄ変換器、および、該Ａ／Ｄ変換器から出力されるデジタルデータを処理するプロセッサを含みうる。

１：電子回路、ＧＣ：生成回路、ＬＣ：論理回路、ＴＣ：タイミング調整回路、１００：第１伝送線、１１０：第２伝送線、１２０：第１伝送線、１３０：第２伝送線

Claims

第１信号群および第２信号群を生成する生成回路と、前記第１信号群および前記第２信号群を伝送する伝送路とを備える電子回路であって、
前記第１信号群は、基準クロックの立ち上がりエッジおよび立ち下がりエッジの一方である第１エッジにのみ同期した複数の信号で構成され、前記第２信号群は、前記基準クロックの立ち上がりエッジおよび立ち下がりエッジの他方である第２エッジにのみ同期した複数の信号で構成され、
前記伝送路は、前記第１信号群を構成する複数の信号を伝送する複数の第１伝送線と、前記第２信号群を構成する複数の信号を伝送する複数の第２伝送線とを含み、前記複数の第１伝送線と前記複数の第２伝送線とは交互に配置されている、
ことを特徴とする電子回路。
前記生成回路は、前記基準クロックに従って動作して複数ビットの信号を生成する論理回路と、前記論理回路から出力される前記複数ビットの信号に従って前記第１信号群および前記第２信号群を生成するタイミング調整回路とを含む、
ことを特徴とする請求項１に記載の電子回路。
前記タイミング調整回路は、前記第１エッジに従って同期化を行うことによって前記第１信号群を生成する複数の第１フリップフロップと、前記第２エッジに従って同期化を行うことによって前記第２信号群を生成する複数の第２フリップフロップとを含み、
前記複数の第１フリップフロップに前記第１エッジを提供する信号線と、前記複数の第２フリップフロップに前記第２エッジを提供する信号線とが互いに交差してない、
ことを特徴とする請求項２に記載の電子回路。
前記論理回路は、前記基準クロックに従ってカウント動作を行うカウンタを含む、
ことを特徴とする請求項２又は３に記載の電子回路。
前記カウンタは、バイナリカウンタである、
ことを特徴とする請求項４に記載の電子回路。
前記カウンタは、グレイコードカウンタである、
ことを特徴とする請求項４に記載の電子回路。
前記カウンタは、カウント値をリセットする機能およびカウント値をセットする機能の少なくとも一方を有することを特徴とする請求項６に記載の電子回路。
複数の画素を有する画素アレイと、
前記画素アレイからの信号をＡ／Ｄ変換するＡ／Ｄ変換器と、を更に備え、
前記カウンタによるカウント値が前記Ａ／Ｄ変換器に供給される、
ことを特徴とする請求項４乃至７のいずれか１項に記載の電子回路。
複数の画素を有する画素アレイと、
前記画素アレイにおける画素を選択するための選択回路を更に備え、
前記第１信号群および前記第２信号群は、前記伝送路を介して前記選択回路に供給される、
ことを特徴とする請求項４乃至７のいずれか１項に記載の電子回路。
前記伝送路を介して送られてくる前記第１信号群および前記第２信号群を前記第１エッジおよび前記第２エッジの一方にのみ同期するように同期化する同期化回路を更に備える、
ことを特徴とする請求項１乃至９のいずれか１項に記載の電子回路。
請求項８又は９に記載の電子回路を固体撮像装置として備えることを特徴とするカメラ。