JP6978365B2 - 時間デジタル変換回路及び時間デジタル変換方法 - Google Patents
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Description
先ず、バーニア形の遅延チェーンを用いた、比較例の時間デジタル変換回路の動作について説明する。図9は、比較例の時間デジタル変換回路の各信号のタイミングチャートを示す。比較例の時間デジタル変換回路遅延チェーンは、図1の構成から複数のコンテナ13とコントローラ15とが省かれ、複数の遅延段の捕捉データF0〜Fnを出力とするように構成される。
図10は、本発明の一実施形態に係る時間デジタル変換回路の各信号のタイミングチャートである。図10において、qm0〜qm3(mは0〜nのいずれか)は、m段目のコンテナ13における4つの保持回路133の保持データを示す。OUTmは、m段目のコンテナ13の出力データを示す。また、図10は各遅延段を通過する同一のクロック信号に同一の番号を付している。データの値「D0−0、D0−1、…、Dn−8」は1又は0の二値データである。
図11は、本発明の他の実施形態に係る時間デジタル変換回路のコントローラの構成の一例を示すブロックダイアグラムである。図1のコントローラ15は、図11のように2つのフリップフロップa1と2つのインバータIV2とを有する分周器15Aから構成してもよい。このような回路でも、同様に選択信号SEL0、SEL1を生成することができる。
11 バーニア形の遅延チェーン
13 コンテナ(記憶処理部)
15 コントローラ
131 カウンタ
132 セレクタ
133 保持回路(記憶部)
134、135 マルチプレクサ
IV インバータ
ck1〜ckn クロック信号
F0〜Fn 捕捉データ
q0〜q3、q00〜qn3 保持データ
OUT0〜OUTn 出力データ
Claims (8)
- 複数の遅延回路が直列に接続されかつ測定の対象信号が伝送される伝送路と、前記遅延回路とは異なる遅延量を有する複数のクロック遅延回路が直列に接続されたクロック伝送路と、前記伝送路の複数の遅延段及び前記クロック伝送路の複数の遅延段にそれぞれ対応して設けられ、前記クロック伝送路の対応する遅延段に到達したクロック信号に基づき、前記伝送路の対応する遅延段の信号レベルを捕捉する複数の捕捉部と、を有するバーニア形遅延チェーンと、
前記複数の捕捉部にそれぞれ対応して設けられた複数の記憶処理部と、
前記複数の記憶処理部の出力を制御するコントローラとを備え、
前記複数の記憶処理部の各々は、対応する前記捕捉部の複数回分の捕捉結果を記憶可能な記憶部と、対応する前記捕捉部の捕捉結果を前記記憶部に順次記憶させる処理部と、を有し、
前記コントローラは、1つのクロック信号が前記クロック伝送路に伝送されたことにより前記複数の捕捉部に捕捉されかつ前記複数の記憶処理部に記憶された複数の捕捉結果を含んだ出力データを、前記複数の記憶処理部から一斉に出力させる、
時間デジタル変換回路。 - 前記複数の記憶処理部の各々は、前記クロック伝送路の対応する遅延段に到達したクロック信号に同期して、前記捕捉結果を順次記憶し、
前記コントローラは、前記クロック伝送路に順次供給されるクロック信号に同期して、前記出力データを順次出力させる、
請求項1記載の時間デジタル変換回路。 - 前記記憶処理部は、
対応する前記捕捉部の捕捉結果をクロック信号に基づき保持可能な複数の保持回路と、
前記クロック伝送路の対応する遅延段に順次到達するクロック信号を、順次、前記複数の保持回路に分配する分配部と、
前記コントローラの制御に基づき前記複数の保持回路に保持された前記複数回分の捕捉結果のいずれかを出力するマルチプレクサと、
を備える請求項1又は請求項2記載の時間デジタル変換回路。 - 前記複数の記憶処理部の各々はk回分の捕捉結果を記憶可能であり、
前記コントローラは、前記伝送路の最後の遅延段に対応する前記記憶処理部から最も新しく記憶された捕捉結果を出力させる、
請求項1から請求項3のいずれか一項に記載の時間デジタル変換回路。 - 前記クロック信号の周期pと、前記記憶部が記憶可能な前記捕捉結果の数kと、前記対象信号が前記伝送路の始端から最後の遅延段に到達する時間Tとは、
p×k≧Tの関係を満たす、
請求項1から請求項4のいずれか一項に記載の時間デジタル変換回路。 - デジタル値に変換できる最大の時間間隔が、前記クロック信号の周期以上である、
請求項1から請求項5のいずれか一項に記載の時間デジタル変換回路。 - 複数の遅延回路が直列に接続されかつ測定の対象信号が伝送される伝送路と、前記遅延回路と遅延量が異なる複数のクロック遅延回路が直列に接続されたクロック伝送路と、前記伝送路の複数の遅延段及び前記クロック伝送路の複数の遅延段にそれぞれ対応して設けられ、前記クロック伝送路の対応する遅延段に到達したクロック信号に基づき、前記伝送路の対応する遅延段の信号レベルを捕捉する複数の捕捉部と、を有するバーニア形遅延チェーンと、
前記複数の捕捉部にそれぞれ対応して設けられた複数の記憶部と、を用いた時間デジタル変換方法であって、
前記複数の記憶部の各々に、対応する前記捕捉部の複数回分の捕捉結果を順次記憶させ、
1つのクロック信号に基づいて前記複数の捕捉部に捕捉されかつ前記複数の記憶部に記憶された複数の捕捉結果を含む出力データを、前記複数の記憶部から一斉に出力させる
時間デジタル変換方法。 - 前記複数の記憶部の各々には、前記クロック伝送路の対応する遅延段に到達したクロック信号に同期して、前記捕捉結果を記憶させる一方、
前記クロック伝送路に順次供給されるクロック信号に同期して、前記出力データを順次出力させる、
請求項7記載の時間デジタル変換方法。
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JP2018063456A JP6978365B2 (ja) | 2018-03-29 | 2018-03-29 | 時間デジタル変換回路及び時間デジタル変換方法 |
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