CN112821889B - 输出控制电路、数据传输方法和电子设备 - Google Patents

输出控制电路、数据传输方法和电子设备 Download PDF

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CN112821889B CN201911126421.8A CN201911126421A CN112821889B CN 112821889 B CN112821889 B CN 112821889B CN 201911126421 A CN201911126421 A CN 201911126421A CN 112821889 B CN112821889 B CN 112821889B
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Abstract

本公开提供了一种输出控制电路、数据传输方法和电子设备。输出控制电路包括：串并转换电路，配置为对输入的串行数据进行串并转换，从而得到至少一组并行数据；中间级缓存电路，配置为按照在所述串并转换电路中的串并转换的先后顺序将至少一组并行数据划分为至少两个类别的子组并行数据，并对至少两个类别的子组并行数据进行缓存；锁存输出电路，包括多个锁存阵列，每一个锁存阵列配置为接收任一类别的子组并行数据，并对任一类别的子组并行数据中的任一子组并行数据进行锁存输出；以及选择控制电路，配置为在任一子组并行数据的有效脉冲持续时间内，控制多个锁存阵列中针对任一子组并行数据的锁存阵列对任一子组并行数据进行锁存输出。

Description

输出控制电路、数据传输方法和电子设备
技术领域
本公开总体上涉及控制技术领域，具体地，涉及一种输出控制电路、数据传输方法和电子设备。
背景技术
在复杂控制中，经常涉及大量数据传输过程。为了正确实施数据传输，要求设计合理的输出控制电路。如果输出控制电路的逻辑功能和电路结构不合理，则可能导致时序发生错位，不能正确完成数据传输。
发明内容
本公开实施例提出了一种输出控制电路、数据传输方法和电子设备。
根据本公开实施例的一个方面，提供了一种输出控制电路，包括：依次连接的串并转换电路、中间级缓存电路、锁存输出电路和选择控制电路。其中，串并转换电路配置为对串行数据进行串并转换，从而得到至少一组并行数据。中间级缓存电路配置为接收上述至少一组并行数据，并按照在串并转换电路中的串并转换的先后顺序将上述至少一组并行数据划分为至少两个类别的子组并行数据，并对上述至少两个类别的子组并行数据进行缓存。锁存输出电路包括多个锁存阵列，多个锁存阵列中的每一个锁存阵列分别配置为接收上述至少两个类别的子组并行数据中的任一类别的子组并行数据，并对该任一类别的子组并行数据中的任一子组并行数据进行锁存输出。以及，选择控制电路配置为在任一子组并行数据的有效脉冲持续时间内，控制上述多个锁存阵列中针对该任一子组并行数据的锁存阵列对上述任一子组并行数据进行锁存输出。
例如，串并转换电路包括：采样信号发生器和并联的M个第一锁存器。其中，采样信号发生器包括M个输出端，该M个输出端配置为输出彼此之间的有效脉冲沿顺序相差第一设定时间的M个采样脉冲信号。M个第一锁存器各自包括第一输入端、第二输入端、以及输出端。M个第一锁存器的第一输入端均配置为接收上述串行数据，M个第一锁存器中的第m个第一锁存器的第二输入端电连接至采样信号发生器的第m个输出端。第m个第一锁存器配置为基于第m个采样脉冲信号对上述串行数据中的任一M位序列中的第m位数据进行锁存输出，第m个第一锁存器的输出端输出针对上述任一M位序列的一组并行数据中的第m位数据。其中，M为大于1的整数，m为大于等于1且小于等于M的整数。
例如，中间级缓存电路包括M个第二锁存器。M个第二锁存器分为P个第二锁存器组。P个第二锁存器组中的第p个第二锁存器组包括上述M个第二锁存器中的第[(p-1)×M/P]+1个第二锁存器至第p×M/P个第二锁存器。其中，上述M个第二锁存器各自包括第一输入端、第二输入端、以及输出端，上述M个第二锁存器中的第m个第二锁存器的第一输入端电连接至第m个第一锁存器的输出端；上述M个第二锁存器的第二输入端配置为接收时钟信号。上述第p个第二锁存器组中的M/P个第二锁存器的输出端配置为输出：针对上述任一M位序列的一组并行数据的、上述至少两个类别的子组并行数据中的第p个类别的子组并行数据。其中，P为大于1的整数，p为大于等于1且小于等于P的整数，M能够被P整除。
例如，上述多个锁存阵列包括P×N个锁存阵列，上述P×N个锁存阵列分为P个锁存阵列组，上述P个锁存阵列组中的第p个锁存阵列组包括N个锁存阵列。上述P×N个锁存阵列各自包括第一输入端、第二输入端和输出端。其中，第p个第二锁存器组中的M/P个第二锁存器的输出端均电连接至第p个锁存阵列组中的N个锁存阵列的第一输入端。其中，N为正整数，当上述串行数据包括X位数据时，N＝X/M，其中X为大于1的整数。
例如，当m＝p×M/P时，第p个第二锁存器组中的M/P个第二锁存器的第二输入端均电连接至采样信号发生器的第m个输出端。
例如，选择控制电路包括环形计数器和多个开关电路。环形计数器配置为在任一子组并行数据的有效脉冲持续时间内，控制多个开关电路中针对该任一子组并行数据的一个开关电路输出控制信号，从而利用该控制信号控制上述多个锁存阵列中针对该任一子组并行数据的锁存阵列对该任一子组并行数据进行锁存输出。
例如，上述多个开关电路包括P×N个开关电路，所述P×N个开关电路各自包括第一输入端、第二输入端、以及输出端。环形计数器包括级联的N级第三锁存器。N级第三锁存器各自包括第一输入端、第二输入端、以及输出端。N级第三锁存器中的第n级第三锁存器配置为：对P个开关电路进行控制。第n级第三锁存器的第二输入端与第n+1级第三锁存器的第二输入端所接收的时钟信号彼此之间的有效脉冲沿相差第二设定时间。第n级第三锁存器的输出端电连接至第n+1级第三锁存器的第一输入端以及受第n级第三锁存器控制的上述P个开关电路的第二输入端。受第n级第三锁存器控制的上述P个开关电路中的第p个开关电路的输出端电连接至：第p个锁存阵列组的N个锁存阵列中的第n个锁存阵列的第二输入端。上述P×N个开关电路的第一输入端配置为接收时钟信号，其中任意两个相邻的开关电路的第一输入端所接收的两个时钟信号之间的有效脉冲沿相差第三设定时间。其中，n为大于等于1且小于等于N的整数。
例如，所述第一锁存器、所述第二锁存器和所述第三锁存器中的至少一个为D型锁存器。
根据本公开实施例的另一方面，提供了一种数据传输方法，包括：将待传输的串行数据发送至根据上述各实施例所述的输出控制电路。其中，由串并转换电路对输入的串行数据进行串并转换，从而得到至少一组并行数据。由中间级缓存电路接收所述至少一组并行数据，并按照在串并转换电路中的串并转换的先后顺序将上述至少一组并行数据划分为至少两个类别的子组并行数据，并对上述至少两个类别的子组并行数据进行缓存。由锁存输出电路中的每个锁存阵列接收所述至少两个类别的子组并行数据中的任一类别的子组并行数据。并且，由选择控制电路在任一类别的子组并行数据中的任一子组并行数据的有效脉冲持续时间内，控制所述多个锁存阵列中针对上述任一子组并行数据的锁存阵列对所述任一子组并行数据进行锁存输出。
根据本公开实施例的另一方面，提供了一种电子设备，该电子设备包括根据上述各实施例所述的输出控制电路。
根据本公开实施例的技术方案，串并转换电路异步地完成串行数据中各位数据的串并转换。中间级缓存电路通过与串并转换电路的配合，对属于同一组并行数据的不同类别的子组并行数据按照在串并转换电路中的串并转换的先后顺序依次进行缓存。锁存输出电路基于选择控制电路的控制，通过不同的锁存阵列对不同类别的子组并行数据进行锁存输出。该电路设计方式能够降低不同类别的子组并行数据之间在串并转换过程的影响、以及在锁存输出过程的影响，使得一个子组并行数据的有效脉冲持续时间理论上可以从该子组并行数据完成串并转换的时刻持续至下一个同一类别的子组并行数据完成串并转换的时刻，故每个子组并行数据的有效脉冲持续时间远大于1个初始时钟周期。由此，根据本公开实施例的输出控制电路显著地增大了输出控制电路的时间冗余，从而提高数据传输过程的准确性。
附图说明
为了更清楚地说明本公开实施例或传统的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。下图中：
图1示意性地示出了根据本公开实施例的输出控制电路的框图；
图2A示意性地示出了一种设计方式的输出控制电路的移位寄存器的示例框图；
图2B示意性地示出了图2A所示的移位寄存器的时序图；
图3A示意性地示出了根据本公开实施例的图1所示的串并转换电路的示例框图；
图3B示意性地示出了根据本公开实施例的图3A所示的串并转换电路的时序图；
图4示意性地示出了根据本公开实施例的图1所示的中间级缓存电路、锁存输出电路和选择控制电路的示例框图；
图5示意性地示出了根据本公开实施例的图4所示的选择控制电路的示例框图；
图6A示意性地示出了一种设计方式的输出控制电路的示例框图；
图6B示意性地示出了图6A所示的输出控制电路的时序图；
图7A示意性地示出了根据本公开实施例的图1所示的输出控制电路的示例框图；
图7B示意性地示出了图7A所示的输出控制电路的时序图；
图7C示意性地示出了图7A所示的选择控制电路的示例框图；以及
图8A和图8B示意性示出了根据本公开实施例的数据传输方法的流程图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部。基于所描述的本公开实施例，本领域普通技术人员在无需创造性劳动的前提下获得的所有其他实施例都属于本公开保护的范围。应注意，贯穿附图，相同的元素由相同或相近的附图标记来表示。在以下描述中，一些具体实施例仅用于描述目的，而不应该理解为对本公开有任何限制，而只是本公开实施例的示例。
在可能导致对本公开的理解造成混淆时，将省略常规结构或构造。应注意，图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。
除非另外定义，本公开实施例使用的技术术语或科学术语应当是本领域技术人员所理解的通常意义。本公开实施例中使用的“第一”、“第二”以及类似词语并不表示任何顺序、数量或重要性，而只是用于区分不同的组成部分。
此外，在本公开实施例的描述中，术语“相连”或“连接至”可以是指两个组件直接连接，也可以是指两个组件之间经由一个或多个其他组件相连。此外，这两个组件可以通过有线或无线方式相连或相耦合。
在本公开实施例的描述中，术语“有效脉冲沿”指代能够触发相关器件基于脉冲边沿执行操作的脉冲沿。在一些实施例中，可以利用脉冲信号的上升沿触发相关器件执行操作，则脉冲信号的上升沿即为有效脉冲沿。在其他实施例中，可以利用脉冲信号的下降沿触发相关器件执行操作，则脉冲信号的下降沿即为有效脉冲沿。
在本公开实施例的描述中，术语“有效电平”指代能够使基于电平执行操作的器件执行操作的信号的电平。在一些实施例中，器件可以基于高电平执行操作，则高电平为有效电平。在其他实施例中，有效电平也可以是低电平。
此外，在本公开实施例的描述中，术语“有效脉冲持续时间”指代有效电平的持续时间段。
在数据传输过程中，通常需要使用控制数据输出的时序逻辑电路(SequentialLogic Circuit)，本文称之为“输出控制电路”。例如在发送端与接收端之间进行数据传输场景中，发送端将待传输的串行数据发送至输出控制电路，由该输出控制电路对该串行数据进行处理，并将处理结果输出至接收端。其中，发送端和接收端可以是相互独立的设备，也可以是同一设备中的不同模块、器件、部件等。输出控制电路可以独立于发送端和接收端设置，也可以设置于发送端中或设置于接收端中，在此不做限制。
一种输出控制电路的设计方式在于采用移位寄存器(Shift Register)对串行数据进行串行-并行转换(下文简称为“串并转换”)，再将移位寄存器移位得到的并行数据进行输出。由于移位寄存器进行串并转换的工作原理是在时钟信号的控制下，将输入其中的数据依次移位而得到并行数据，因此移位寄存器针对串行数据所得到的并行数据为同步得到且有效脉冲持续时间仅为1个初始时钟周期。故基于此种设计的输出控制电路将并行数据从移位寄存器读取到输出端的时间冗余(Time Redundancy)仅有1个初始时钟周期，在电路内部配线较长的情况下会因为延迟导致时序发生错位，不能正确完成数据传输。
图1示意性地示出了根据本公开实施例的输出控制电路100的框图。
如图1所示，输出控制电路100可以包括：依次连接的串并转换电路110、中间级缓存电路120、锁存输出电路130、以及选择控制电路140。
串并转换电路110配置为对输入的串行数据进行串并转换，从而得到至少一组并行数据。其中，输入的串行数据的数据长度可以是任一组并行数据的数据宽度的整数倍。任一组并行数据中的各数据并非同步转换得到，而是具有串并转换的先后顺序。例如，在需要得到一组数据宽度为4位(bit)的并行数据的情况下，串并转换的先后顺序可以是：先进行这4位数据中的第1位数据的串并转换，然后进行第2位数据的串并转换，再进行第3位数据的串并转换，最后进行第4位数据的串并转换。在其他例子中，串并转换电路110可以按照其他顺序执行串并转换操作，从而得到各种数据宽度的并行数据，在此不做限制。需要说明的是，本文中的“并行数据”是指针对输入的串行数据的有效并行数据，而不是指并行输出的任意数据。
中间级缓存电路120配置为接收所述至少一组并行数据，并按照在串并转换电路110中的串并转换的先后顺序将上述至少一组并行数据划分为至少两个类别的子组并行数据，并对上述至少两个类别的子组并行数据进行缓存。每组并行数据均可以按照串并转换的先后顺序被划分为至少两个类别的子组并行数据。示例性地，对于上文中需要得到一组数据宽度为4位的并行数据的例子，可以将率先完成串并转换的第1位数据和第2位数据组成第一类别的子组并行数据，将稍晚完成串并转换的第3位数据和第4位数据组成第二类别的子组并行数据。本例中，中间级缓存电路120可以在第2位数据的串并转换完成后即对第一类别的子组并行数据进行缓存以供后续锁存输出电路130进行输出，无需等待第3位数据和第4位数据的串并转换的完成。接着，中间级缓存电路120可以在第4位数据的串并转换完成后对第二类别的子组并行数据进行缓存以供后续锁存输出电路130进行输出。
锁存输出电路130可以包括多个锁存阵列131，每个锁存阵列包括一个或多个锁存器，每一个锁存阵列131分别配置为接收上述至少两个类别的子组并行数据中的任一类别的子组并行数据，并对该任一类别的子组并行数据中的任一子组并行数据进行锁存输出。示例性地，在上文的例子中，每组并行数据被划分为两个类别的子组并行数据。如果串并转换电路120得到3组并行数据，则在输出控制电路100针对输入的串行数据的输出控制过程中，第一类别的子组并行数据共包括3个子组并行数据，第二类别的子组并行数据共包括3个子组并行数据。锁存输出电路130中的每个锁存阵列131可以配置为接收第一类别的子组并行数据，或者接收第二类别的子组并行数据，并且每个锁存阵列131基于选择控制电路140的控制，对接收到的任一类别的子组并行数据中的一个子组并行数据进行锁存输出。
选择控制电路140可以配置为在任一子组并行数据的有效脉冲持续时间内，控制上述多个锁存阵列131中针对该任一子组并行数据的锁存阵列131对该任一子组并行数据进行锁存输出。其中，当一个子组并行数据包括多位数据时，该子组并行数据的有效脉冲持续时间为该多位数据的有效脉冲持续时间的重合区间。不同类别的子组并行数据通过不同的锁存阵列131进行输出，不同类别的子组并行数据之间的输出过程不相互影响。
本领域技术人员可以理解，依据本公开实施例所设计的输出控制电路100，串并转换电路110异步地完成串行数据中各位数据的串并转换，中间级缓存电路120通过与串并转换电路110的配合，对属于同一组并行数据的不同类别的子组并行数据按照在串并转换电路110中的串并转换的先后顺序依次进行缓存。锁存输出电路130基于选择控制电路140的控制，通过不同的锁存阵列131对不同类别的子组并行数据进行锁存输出。该电路设计方式最大程度地降低不同类别的子组并行数据之间在串并转换过程的影响、以及在锁存输出过程的影响，使得一个子组并行数据的有效脉冲持续时间理论上可以从该子组并行数据完成串并转换的时刻持续至下一个同一类别的子组并行数据完成串并转换的时刻，故每个子组并行数据的有效脉冲持续时间远大于1个初始时钟周期，显著地增大了输出控制电路的时间冗余，提高数据传输过程的准确性。
可以理解，上文所举例子中的串行数据的数据长度、并行数据的组数、并行数据的数据宽度、每组并行数据划分得到的类别数目等等仅为示例性说明，可以根据实际需要进行选择和设置，在此不做限制。
下面参考图2A、图2B、图3A和图3B，示例性地对根据本公开实施例的串并转换电路的工作原理进行说明。
图2A示意性地示出了一种设计方式的输出控制电路的移位寄存器的示例框图。图2B示意性地示出了图2A所示的移位寄存器的时序图。
一种设计方式中采用移位寄存器进行串并转换。图2A所示电路是由4个级联的边沿触发方式的D触发器(D Flip-Flop，简写为DFF)组成的4位移位寄存器，其中第1个触发器的输入端D接收串行数据SIN，其余的每个触发器的输入端D均与前一级触发器的输出端电连接。每个触发器的触发端C接收初始时钟信号CLK。每个触发器的复位端RST接收复位信号SRST。
图2B示出了该移位寄存器的时序图。串行数据SIN中的每一位数据按照传输时间的先后顺序依次移入移位寄存器，初始时钟信号CLK的每个有效脉冲沿均会使得移位寄存器中的数据右移1位。例如串行数据SIN包括4位数据，经过4个有效脉冲沿后，串行输入的4位数据全部移入移位寄存器中，同时在4个触发器的输出端得到了并行数据，位于如图2B所示的初始时钟信号CLK的第5个有效脉冲持续时间内。待初始时钟信号CLK的下一个有效脉冲到达时，该并行数据又会因数据移位而发生变化。因此针对串行数据SIN的并行数据的有效脉冲持续时间仅为1个初始时钟周期，后续输出动作只能在该1个初始时钟周期中进行，容易在数据传输过程中出现错误。且由于4个D触发器的输出(Q00～Q03)始终处于动态移位过程，无法将并行数据划分为子部分分别进行输出处理。
图3A示意性地示出了根据本公开实施例的图1所示的串并转换电路110的示例框图。
如图3A所示，串并转换电路110可以包括：采样信号发生器111以及相互并联的M个第一锁存器(Latch，简写为LAT)112。
采样信号发生器111包括M个输出端(A0～AM-1)，该M个输出端(A0～AM-1)配置为分别输出彼此之间的有效脉冲沿顺序相差第一设定时间的M个采样脉冲信号(S0～SM-1)。M个第一锁存器112各自包括第一输入端D1、第二输入端C1、以及输出端Q1。第一输入端D1均配置为接收待传输的串行数据SIN。M个第一锁存器112中的第m个第一锁存器112的第二输入端C1电连接至采样信号发生器111的第m个输出端Am-1。第m个第一锁存器112配置为基于采样信号发生器111输出的第m个采样脉冲信号Sm-1对待传输的串行数据SIN中的任一M位序列中的第m位数据进行锁存输出。第m个第一锁存器112的输出端Q1输出针对上述任一M位序列的一组并行数据Q1(m-1)中的第m位数据。其中，M为大于1的整数，m为大于等于1且小于等于M的整数。
为了便于说明串并转换电路110的工作原理，示例性地，在图3A所示的例子中，例如M＝4，则m∈{1，2，3，4}。采样信号发生器111可以是一个顺序脉冲发生器，包括4个输出端(A0～A3)。4个第一锁存器112相互并联，每个第一锁存器112除了包括第一输入端D1、第二输入端C1和输出端Q1之外，还包括复位端RST。4个第一锁存器112的复位端RST均配置为接收复位信号SRST。第m个第一锁存器112以第m个采样脉冲信号Sm-1作为时钟信号对串行数据SIN进行锁存输出。
图3B示意性地示出了根据本公开实施例的图3A所示的串并转换电路110的时序图。
如图3B所示，采样信号发生器111基于初始时钟信号CLK分别输出彼此之间的有效脉冲沿顺序相差第一设定时间的4个采样脉冲信号(S0～S3)。例如，4个采样脉冲信号(S0～S3)的信号时序如图3B中所示，第一设定时间为1个初始时钟周期。串行数据SIN的信号时序如图3B中所示，例如串行数据SIN的有效数据长度为4位，按照传输时间的先后顺序包括4位序列“1”、“0”、“1”和“0”。第1个第一锁存器112的输出Q10在串行数据SIN和第1个采样脉冲信号S0的作用下，在第1个采样脉冲信号S0的上升沿到达后变为高电平并保持，实现了对串行数据SIN中传输的第1位数据“1”的串并转换。第2个第一锁存器112的输出Q11在串行数据SIN和第2个采样脉冲信号S1的作用下，在第2个采样脉冲信号S1的上升沿到达后依然保持为低电平，实现了对串行数据SIN中传输的第2位数据“0”的串并转换。第3个第一锁存器112的输出Q12在串行数据SIN和第3个采样脉冲信号S2的作用下，在第3个采样脉冲信号S2的上升沿到达后变为高电平并保持，实现了对串行数据SIN中传输的第3位数据“1”的串并转换。第4个第一锁存器112的输出Q13在串行数据SIN和第4个采样脉冲信号S3的作用下，在第4个采样脉冲信号S3的上升沿到达后依然保持为低电平，实现了对串行数据SIN中传输的第4位数据“0”的串并转换。4个第一锁存器112的输出(Q10～Q13)中的有效部分“1”、“0”、“1”和“0”构成了一组数据宽度为4位的并行数据。
由图3A和图3B可知，串行数据SIN中的每一位数据在经过串并转换后的有效脉冲持续时间远大于1个初始时钟周期，且在串并转换电路110中各数据不发生移位。故可以将先完成串并转换的数据与后完成串并转换的数据分开进行后续输出处理。留给后续输出动作较大的时间冗余，即便在初始时钟频率较大的情况下数据传输也不易出现错误。
下面参考图4和图5，示例性地对根据本公开实施例的中间级缓存电路、锁存输出电路和选择控制电路的工作原理进行说明。
图4示意性地示出了根据本公开实施例的图1所示的中间级缓存电路120、锁存输出电路130和选择控制电路140的示例框图。
如图4所示，配合于包括并联的M个第一锁存器112的串并转换电路110，中间级缓存电路120可以包括M个第二锁存器121。M个第二锁存器121可以分为P个第二锁存器组(中间级缓存电路120中每个虚线框表示一个第二锁存器组)，表示将任一并行数据Data划分为P个类别的子组并行数据。该P个第二锁存器组中的第p个第二锁存器组包括上述M个第二锁存器121中的第[(p-1)×M/P]+1个第二锁存器121至第p×M/P个第二锁存器121。第p个第二锁存器组配置为输出：针对串行数据SIN中任一M位序列的一组并行数据的第p个类别的子组并行数据。其中，P为大于1的整数，p为大于等于1且小于等于P的整数，M能够被P整除。
上述M个第二锁存器121各自包括第一输入端D2、第二输入端C2、以及输出端Q2，M个第二锁存器121中的第m个第二锁存器121的第一输入端D2电连接至上文所述的第m个第一锁存器112的输出端Q1。示例性地，对于第p个第二锁存器组，在该第二锁存器组中的所有第二锁存器121的第一输入端D2均接收到完成串并转换的数据后即可进行锁存输出。第二锁存器121可以通过第二输入端C2的输入进行锁存输出的时序控制。例如m＝p×M/P，第m个第二锁存器121在第p个第二锁存器组中接收数据的时间最晚，则第p个第二锁存器组中的M/P个第二锁存器121的第二输入端C2可以均电连接至图3A所示的采样信号发生器111的第m个输出端Am-1。
例如，根据实际需要，设置M＝12，P＝2，表征输出控制电路100需要将串行数据SIN中的每个12位序列进行串并转换得到数据宽度为12位的一组并行数据。且对于每组并行数据，先完成串并转换的数据先进入中间级缓存电路120进行缓存。示例性地，中间级缓存电路120中的第1个第二锁存器121至第6个第二锁存器121被划分为第1个第二锁存器组，分别接收先完成串并转换的第1位至第6位数据，并对该第1位至第6位数据分别进行锁存输出，得到第一类别的子组并行数据。中间级缓存电路120中的第7个第二锁存器121至第12个第二锁存器121被划分为第2个第二锁存器组，分别接收后完成串并转换的第7位至第12位数据，并对该第7位至第12位数据分别进行锁存输出，得到第二类别的子组并行数据。
继续参见图4，根据本公开的实施例，配合于上述中间级缓存电路120，锁存输出电路130中的可以包括P×N个锁存阵列131。该P×N个锁存阵列131可以分为P个锁存阵列组(锁存输出电路130中每个虚线框表示一个第二锁存阵列组)，每个锁存阵列组包括N个锁存阵列131。P个锁存阵列组与上述中间级缓存电路120的P个第二锁存器组一一对应，也即与P个类别的子组并行数据一一对应。上述P×N个锁存阵列131各自包括第一输入端D4、第二输入端C4和输出端Q4。上述第p个第二锁存器组中的每个第二锁存器121的输出端Q2均电连接至第p个锁存阵列组中的各个锁存阵列131的第一输入端。其中，N为正整数，当串行数据SIN包括X位数据时，N＝X/M，其中X为大于1的整数，串并转换电路110对串行数据SIN进行串并转换得到N组并行数据，每组并行数据的数据宽度为M位。
图5示意性地示出了根据本公开实施例的图4所示的选择控制电路140的示例框图。
如图5所示，配合于上述锁存输出电路130，选择控制电路140可以包括环形计数器141和P×N个开关电路142。P×N个开关电路142与上文所述的P×N个锁存阵列131一一对应。
环形计数器141配置为在任一子组并行数据的有效脉冲持续时间内，控制P×N个开关电路142中针对该任一子组并行数据的一个开关电路142输出控制信号，从而利用该控制信号控制P×N个锁存阵列131中针对该任一子组并行数据的锁存阵列131对该任一子组并行数据进行锁存输出。
根据本公开的实施例，P×N个开关电路142中，针对第p个类别的开关电路142包括N个开关电路142。P×N个开关电路142各自包括第一输入端IN、第二输入端SW、以及输出端OUT。环形计数器141包括级联的N级第三锁存器1411。N级第三锁存器1411各自包括第一输入端D3、第二输入端C3、以及输出端Q3。
N级第三锁存器1411中的第n级第三锁存器1411配置为对P个开关电路142进行控制。其中，第n级第三锁存器1411的输出端Q3电连接至第n+1级第三锁存器1411的第一输入端D3。第n级第三锁存器1411的第二输入端C3与第n-1级第三锁存器1411的第二输入端C3所接收的时钟信号彼此之间的有效脉冲沿相差第二设定时间。第n级第三锁存器1411的输出端Q3电连接至第n+1级第三锁存器1411的第一输入端D3以及受第n级第三锁存器1411控制的P个开关电路142的第二输入端SW。受第n级第三锁存器1411控制的P个开关电路142中的第p个开关电路142的输出端OUT电连接至：上述第p个锁存阵列组的N个锁存阵列131中的第n个锁存阵列131的第二输入端C4。P×N个开关电路142的第一输入端配置为接收时钟信号，P×N个开关电路142中任意两个相邻的开关电路142的第一输入端IN所接收的时钟信号彼此之间的有效脉冲沿相差第三设定时间。其中，在N级第三锁存器1411中第N级与第1级相连接的情况下，n为大于等于1且小于等于N的整数，当n等于N时，将第1级第三锁存器1411作为第n+1级第三锁存器1411，当n等于1时，将第N级第三锁存器1411作为第n-1级第三锁存器1411。
例如，在显示设备传输176×176的显示数据的场景中，由于一行数据量为176个RGB信号，故一行数据量为176×3＝528位数据。下面以传输528位数据为例对输出控制电路进行示例性说明。本例中，输入的串行数据SIN的数据长度为528位，设计输出控制电路中的M为12，即设计串并转换后得到的每组并行数据的数据宽度为12位，则输出控制电路需要对528/12＝44组并行数据进行输出。
图6A示意性地示出了一种设计方式的输出控制电路的示例框图。图6B示意性地示出了图6A所示的输出控制电路的时序图。
如图6A和图6B所示，一种设计方式的输出控制电路600可以包括：12位移位寄存器610、前级计数器620、44位计数器630、组合逻辑电路640、以及44个锁存阵列650(锁存阵列(1)～锁存阵列(44))。其中，移位寄存器对串行数据SIN进行串并转换的工作原理在上文针对图2A和图2B的说明中已详细叙述，在此不再赘述。
12位移位寄存器610和前级计数器620使用同一初始时钟信号CLK。前级计数器620基于使能信号En和初始时钟信号CLK进行计数，计数结果M12_Cnt每累计至12便输出一个计数输出M44_Cnt_Clk，该计数输出M44_Cnt_Clk作为44位计数器630的时钟信号。44位计数器630基于该时钟信号M44_Cnt_Clk进行计数，每次计数结果M44_Cnt发生变化时通过组合逻辑电路640产生一个控制信号(控制信号M44_Cnt_1至M44_Cnt_44之一)。一个控制信号可以控制44个锁存阵列650中的一个锁存阵列650对移位寄存器610输出的并行数据Data[11:0]进行数据锁存和输出。依照此逻辑，依次分别控制44个锁存阵列650将移位寄存器610串并转换得到的44组并行数据锁存到输出端。依据图2A和图2B所示的移位寄存器的工作原理，每个时钟周期都会使移位寄存器里的值发生变化，即并行数据的有效脉冲持续时间为1个时钟周期。因此控制信号(控制信号M44_Cnt_1～M44_Cnt_44之一)必须在正确的一个时钟周期内开启一个锁存阵列对正确的12位数据进行锁存输出。但因为电路内配线本身会使信号发生延迟，因此在一个时钟周期的时间冗余内很难保证每一个锁存阵列都能锁存到正确的数据。
图7A示意性地示出了根据本公开实施例的图1所示的输出控制电路的示例框图。图7B示意性地示出了图7A所示的输出控制电路的时序图。图7C示意性地示出了图7A所示的选择控制电路的示例框图。
如图7A和7B所示，输出控制电路100可以包括：中间级缓存电路120、锁存输出电路130和选择控制电路140。与图6A和图6B所示的一种设计方式相比，根据本公开实施例的输出控制电路100采用串并转换电路110(图7A中没有示出)将串行数据SIN转换为44组并行数据Data[11:0]。其中，串并转换电路110对串行数据SIN进行串并转换的工作原理在上文针对图3A和图3B的说明中已详细叙述，本例中仅需将M设置为12即可，重复的部分不再赘述。
中间级缓存电路120对串并转换得到的并行数据Data[11:0]进行缓存。例如，按照在串并转换电路110中的串并转换的先后顺序将每组并行数据Data[11:0]划分为a类别的子组并行数据Data_a和b类别的子组并行数据Data_b。相应地，中间级缓存电路120中的12个第二锁存器121可划分为第1个第二锁存器组和第2个第二锁存器组。第1个第二锁存器组中的6个第二锁存器121分别对一组并行数据Data[11:0]中的Data[11:6]进行锁存输出，得到子组并行数据Data_a。第2个第二锁存器组中的6个第二锁存器121分别对一组并行数据Data[11:0]中的Data[5:0]进行锁存输出，得到子组并行数据Data_b。其中每个第二锁存器121基于其第二输入端C2接收的时钟信号对其第一输入端D2接收的数据进行锁存输出。最终能够得到针对44组并行数据Data[11:0]划分得到的88个子组并行数据(Data_a_1～Data_a_44，Data_b_1～Data_b_44)。
锁存输出电路130包括88个锁存阵列131(锁存阵列(1a)～锁存阵列(44a)，锁存阵列(1b)～锁存阵列(44b))。每个锁存阵列131包括6个锁存器。其中，a类别的子组并行数据(Data_a_1～Data_a_44)中的每一个均分别输入至锁存阵列131(锁存阵列(1a)～锁存阵列(44a))的第一输入端D4。b类别的子组并行数据(Data_b_1～Data_b_44)中的每一个均分别输入至锁存阵列131(锁存阵列(1b)～锁存阵列(44b))的第一输入端D4。每个锁存阵列131基于第二输入端C4接收的控制信号对第一输入端D4接收到的子组并行数据进行锁存输出。
选择控制电路140在任一子组并行数据的有效脉冲持续时间内，产生针对该子组并行数据的控制信号并将该控制信号发送至锁存输出电路130，从而控制针对该子组并行数据的一个锁存阵列131对该子组并行数据进行输出。
如图7B和7C所示，示例性地，选择控制电路140可以包括环形计数器141和88个开关电路142。与图6A和图6B所示的一种设计方式相比，本公开实施例将44位计数器630的44位行波计数改为44位环形计数。环形计数器141包括级联且首尾相接的44级第三锁存器1411，第n级第三锁存器1411的输出端Q3的输出Cnt_n作为第n+1级第三锁存器1411的第一输入端D3的输入。其中，n为大于等于1且小于等于44的整数，在n＝44的情况下，将第1级第三锁存器1411作为第n+1级第三锁存器1411，在n＝1的情况下，将第44级第三锁存器1411作为第n-1级第三锁存器1411。使能信号En触发环形计数器141开始工作。环形计数器141利用交替式第三锁存器1411进行计数。例如，利用辅助时钟信号Q0和Q2交替输入至各第三锁存器1411的第二输入端C3，各第三锁存器1411基于辅助时钟信号进行采样输出，以实现环形计数。并在每次计数后得到一个计数脉冲(Cnt_1～Cnt_44之一)。44级第三锁存器1411中的第n级第三锁存器1411的输出端Q3电连接至2个开关电路142的第二输入端SW。故可以通过计数脉冲高电平期间暂时打开针对同一计数脉冲的2个开关电路142，即控制这2个开关电路将输入其第一输入端IN的辅助控制信号Q0～Q3中的两个传送出去，从而产生2个控制信号。并通过调节辅助控制信号Q0～Q3之间的时序关系，可以调节2个控制信号的有效脉冲持续时间相同或不同。
例如，环形计数器141第一次计数得到计数脉冲Cnt_1，通过Cnt_1暂时打开接收计数脉冲Cnt_1的2个开关电路的开关，将辅助控制信号Q1和Q2输出，即可得到两个控制信号Ctrl_1a与Ctrl_1b。其中，控制信号Ctrl_1a触发锁存阵列(1a)进行锁存输出，控制信号Ctrl_1b触发锁存阵列(1b)进行锁存输出。在本方案中，如图7B所示，辅助控制信号Q0～Q3的有效脉冲无重合，则每次仅有一个锁存阵列131进行锁存输出。
继续参考图7B，输出控制电路100在初始时钟信号CLK的作用下实施相应逻辑功能。图7B仅示出计数脉冲Cnt_1～Cnt_4、控制信号Ctrl_1a、Ctrl_1b、Ctrl_2a和Ctrl_2b的时序图以做示例性说明。通过设置输入中间级缓存电路120中各第二锁存器121的第二输入端C2的时钟信号，使得每个a类别的子组并行数据中，Data[11:9]同步输出，Data[8:6]同步输出。且每个b类别的子组并行数据中，Data[5:3]同步输出，Data[2:0]同步输出。其中，针对一个a类别的子组并行数据的控制信号的有效脉冲可以设置于在Data[11:9]和Data[8:6]共同的有效脉冲持续时间内，该有效脉冲持续时间占有9个初始时钟周期左右。针对一个b类别的子组并行数据的控制信号的有效脉冲可以设置于在Data[5:3]和Data[2:0]共同的有效脉冲持续时间内，该有效脉冲持续时间占有9个初始时钟周期左右。因此为锁存输出电路130留有充分的时间冗余来对每个子组并行数据进行锁存输出，且不同类别的子组并行数据的锁存输出之间不冲突。
根据本公开的实施例，第一锁存器、第二锁存器和第三锁存器中的至少一个可以为D型锁存器(D Latch)。
通过本公开实施例所设计的输出控制电路，可以使数据传递输出时具有更大的时序冗余度，从而可以促进提高电路的最大工作频率，适合用于数据传输配线较长，即配线产生的延迟较大的电路中。
根据本公开实施例，还提供了一种数据传输方法，下面分别从发送端的角度进行说明。应注意，以下方法中各个步骤的序号仅作为该步骤的表示以便描述，而不应被看作表示该各个步骤的执行顺序。除非明确指出，否则该方法不需要完全按照所示顺序来执行。
图8A和图8B示意性示出了根据本公开实施例的数据传输方法的流程图。
如图8A所示，该方法可以包括以下步骤S810。
在步骤S810，将待传输的串行数据发送至输出控制电路，由输出控制电路对串行数据进行处理并向接收端输出处理结果。
其中，本步骤S810所使用的输出控制电路可以是根据本公开实施例的输出控制电路100，该输出控制电路100的工作原理在上文中已详细说明，重复的部分不再赘述。本步骤S810所使用的输出控制电路可以包括串并转换电路、中间级缓存电路、锁存输出电路以及选择控制电路。
进一步地，如图8B所示，步骤S810包括以下子步骤：
在子步骤S811，由串并转换电路对串行数据进行串并转换，从而得到至少一组并行数据。
在子步骤S812，由中间级缓存电路按照在串并转换电路中的串并转换的先后顺序将至少一组并行数据划分为至少两个类别的子组并行数据，并对至少两个类别的子组并行数据进行缓存。
在子步骤S813，由锁存输出电路中的每个锁存阵列接收至少两个类别的子组并行数据中的任一类别的子组并行数据。
在子步骤S814，由选择控制电路在任一类别的子组并行数据中的任一子组并行数据的有效脉冲持续时间内，控制锁存输出电路中的多个锁存阵列中针对任一子组并行数据的锁存阵列对任一子组并行数据进行锁存输出。
本公开还提供了一种电子设备，该电子设备可以是如智能电视、智能手机、个人计算机、平板电脑、智能手表、智能眼镜等各种电子设备，在此不做显示。该电子设备包括上文所述的输出控制电路，可以用以执行上文所述的数据传输方法。
应当注意的是，在以上的描述中，仅以示例的方式，示出了本公开实施例的技术方案，但并不意味着本公开实施例局限于上述步骤和结构。在可能的情形下，可以根据需要对步骤和结构进行调整和取舍。因此，某些步骤和单元并非实施本公开实施例的总体发明思想所必需的元素。
至此已经结合优选实施例对本公开进行了描述。应该理解，本领域技术人员在不脱离本公开实施例的精神和范围的情况下，可以进行各种其它的改变、替换和添加。因此，本公开实施例的范围不局限于上述特定实施例，而应由所附权利要求所限定。

Claims (10)

1.一种输出控制电路，包括：
依次连接的串并转换电路、中间级缓存电路、锁存输出电路和选择控制电路；
所述串并转换电路，配置为对输入的串行数据进行串并转换，从而得到至少一组并行数据；
所述中间级缓存电路，配置为接收所述至少一组并行数据，并按照在所述串并转换电路中的串并转换的先后顺序将所述至少一组并行数据划分为至少两个类别的子组并行数据，并对所述至少两个类别的子组并行数据进行缓存；
所述锁存输出电路，包括多个锁存阵列，所述多个锁存阵列中的每一个锁存阵列分别配置为接收所述至少两个类别的子组并行数据中的任一类别的子组并行数据，并对所述任一类别的子组并行数据中的任一子组并行数据进行锁存输出；以及
所述选择控制电路，配置为在所述任一子组并行数据的有效脉冲持续时间内，控制所述多个锁存阵列中针对所述任一子组并行数据的锁存阵列对所述任一子组并行数据进行锁存输出；
其中，所述中间级缓存电路包括：
M个第二锁存器，所述M个第二锁存器分为P个第二锁存器组，所述P个第二锁存器组中的第p个第二锁存器组包括所述M个第二锁存器中的第[(p-1)×M/P]+1个第二锁存器至第p×M/P个第二锁存器；
其中，P为大于1的整数，p为大于等于1且小于等于P的整数，M能够被P整除。
2.根据权利要求1所述的输出控制电路，其中，所述串并转换电路包括：
采样信号发生器，所述采样信号发生器包括M个输出端，所述M个输出端配置为输出彼此之间的有效脉冲沿顺序相差第一设定时间的M个采样脉冲信号；以及
并联的M个第一锁存器，所述M个第一锁存器各自包括第一输入端、第二输入端、以及输出端；
所述M个第一锁存器的第一输入端均配置为接收所述串行数据，所述M个第一锁存器中的第m个第一锁存器的第二输入端电连接至所述采样信号发生器的第m个输出端；
所述第m个第一锁存器配置为基于第m个采样脉冲信号对所述串行数据中的任一M位序列中的第m位数据进行锁存输出，所述第m个第一锁存器的输出端输出针对所述任一M位序列的一组并行数据中的第m位数据；
其中，M为大于1的整数，m为大于等于1且小于等于M的整数。
3.根据权利要求2所述的输出控制电路，其中，所述M个第二锁存器各自包括第一输入端、第二输入端、以及输出端，所述M个第二锁存器中的第m个第二锁存器的第一输入端电连接至所述第m个第一锁存器的输出端；所述M个第二锁存器的第二输入端配置为接收时钟信号；所述第p个第二锁存器组中的M/P个第二锁存器的输出端配置为输出：所述至少两个类别的子组并行数据中的第p个类别的子组并行数据；
其中，P为大于1的整数，p为大于等于1且小于等于P的整数，M能够被P整除。
4.根据权利要求3所述的输出控制电路，其中，
所述多个锁存阵列包括P×N个锁存阵列，所述P×N个锁存阵列分为P个锁存阵列组，所述P个锁存阵列组中的第p个锁存阵列组包括N个锁存阵列，所述P×N个锁存阵列各自包括第一输入端、第二输入端和输出端；
其中，所述第p个第二锁存器组中的M/P个第二锁存器的输出端均电连接至所述第p个锁存阵列组中的N个锁存阵列的第一输入端；
其中，N为正整数，当所述串行数据包括X位数据时，N=X/M，其中X为大于1的整数。
5.根据权利要求3所述的输出控制电路，其中，当m=p×M/P时，所述第p个第二锁存器组中的M/P个第二锁存器的第二输入端均电连接至所述采样信号发生器的第m个输出端。
6.根据权利要求4所述的输出控制电路，其中，所述选择控制电路包括：
多个开关电路；以及
环形计数器，配置为在所述任一子组并行数据的有效脉冲持续时间内，控制所述多个开关电路中针对所述任一子组并行数据的一个开关电路输出控制信号，从而利用所述控制信号控制所述多个锁存阵列中针对所述任一子组并行数据的锁存阵列对所述任一子组并行数据进行锁存输出。
7.根据权利要求6所述的输出控制电路，其中，
所述多个开关电路包括P×N个开关电路，所述P×N个开关电路各自包括第一输入端、第二输入端、以及输出端；
所述环形计数器包括级联的N级第三锁存器，所述N级第三锁存器各自包括第一输入端、第二输入端、以及输出端，所述N级第三锁存器中的第n级第三锁存器配置为对P个开关电路进行控制；
所述第n级第三锁存器的第二输入端与所述第n+1级第三锁存器的第二输入端所接收的时钟信号彼此之间的有效脉冲沿相差第二设定时间；
所述第n级第三锁存器的输出端电连接至第n+1级第三锁存器的第一输入端，以及受所述第n级第三锁存器的控制的所述P个开关电路的第二输入端；
受所述第n级第三锁存器控制的所述P个开关电路中的第p个开关电路的输出端电连接至：所述第p个锁存阵列组的N个锁存阵列中的第n个锁存阵列的第二输入端；
所述开关电路的第一输入端配置为接收时钟信号；以及
任意两个相邻的开关电路的第一输入端所接收的两个时钟信号之间的有效脉冲沿相差第三设定时间；
其中，n为大于等于1且小于等于N的整数。
8.根据权利要求7所述的输出控制电路，其中，所述第一锁存器、所述第二锁存器和所述第三锁存器中的至少一个为D型锁存器。
9.一种数据传输方法，包括：
将待传输的串行数据发送至根据权利要求1~8之一所述的输出控制电路，其中
由所述串并转换电路对所述串行数据进行串并转换，从而得到至少一组并行数据；
由所述中间级缓存电路接收所述至少一组并行数据，并按照在所述串并转换电路中的串并转换的先后顺序将所述至少一组并行数据划分为至少两个类别的子组并行数据，并对所述至少两个类别的子组并行数据进行缓存；
由所述锁存输出电路中的每个锁存阵列接收所述至少两个类别的子组并行数据中的任一类别的子组并行数据；以及
由所述选择控制电路在任一类别的子组并行数据中的任一子组并行数据的有效脉冲持续时间内，控制所述多个锁存阵列中针对所述任一子组并行数据的锁存阵列对所述任一子组并行数据进行锁存输出。
10.一种电子设备，所述电子设备包括权利要求1~8之一所述的输出控制电路。
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