JP3471268B2 - 論理回路 - Google Patents
論理回路Info
- Publication number
- JP3471268B2 JP3471268B2 JP35150199A JP35150199A JP3471268B2 JP 3471268 B2 JP3471268 B2 JP 3471268B2 JP 35150199 A JP35150199 A JP 35150199A JP 35150199 A JP35150199 A JP 35150199A JP 3471268 B2 JP3471268 B2 JP 3471268B2
- Authority
- JP
- Japan
- Prior art keywords
- node
- bit lines
- latch circuits
- input bit
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/106—Data output latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
- G11C7/1012—Data reordering during input/output, e.g. crossbars, layers of multiplexers, shifting or rotating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Dram (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はメモリセルアレイか
ら同時に読み出された複数の信号ビット等をシリアル化
して出力する論理回路に関し、特に、その動作制御に必
要な制御信号のタイミングマージンの拡大を図った論理
回路に関する。
ら同時に読み出された複数の信号ビット等をシリアル化
して出力する論理回路に関し、特に、その動作制御に必
要な制御信号のタイミングマージンの拡大を図った論理
回路に関する。
【０００２】
【従来の技術】メモリにおいて、入力された１つのアド
レスに基づいて複数のメモリセルのアドレスを同時に指
定する方法がある。この方法は、入力されたアドレスに
基づいて次に選択されるアドレスが定められるバースト
レングスとよばれるメモリの仕様があり、このバースト
レングスにより可能となるものである。そして、同時に
指定された複数のアドレスに格納されているデータのう
ち複数のデータがシリアルにバースト出力されている。
また、カス（ＣＡＳ）レーテンシ規格によって、アドレ
スが入力されてからデータビットの外部への出力が開始
されるまでの時間が規定されている。
レスに基づいて複数のメモリセルのアドレスを同時に指
定する方法がある。この方法は、入力されたアドレスに
基づいて次に選択されるアドレスが定められるバースト
レングスとよばれるメモリの仕様があり、このバースト
レングスにより可能となるものである。そして、同時に
指定された複数のアドレスに格納されているデータのう
ち複数のデータがシリアルにバースト出力されている。
また、カス（ＣＡＳ）レーテンシ規格によって、アドレ
スが入力されてからデータビットの外部への出力が開始
されるまでの時間が規定されている。
【０００３】図７は従来の論理回路の構成を示すブロッ
ク図である。この従来の論理回路はメモリセルアレイか
ら同時にアドレス指定された４ビットの信号（バースト
レングス：４）をパラレルに入力しシリアルにバースト
出力する回路である。
ク図である。この従来の論理回路はメモリセルアレイか
ら同時にアドレス指定された４ビットの信号（バースト
レングス：４）をパラレルに入力しシリアルにバースト
出力する回路である。
【０００４】図７に示すように、従来の論理回路には、
メモリセルアレイに接続された４本の入力ビット線ＢＬ
１乃至ＢＬ４が設けられている。入力ビット線ＢＬ１に
は、ラッチ回路Ｌ１及びＬ５が接続され、入力ビット線
ＢＬ２には、ラッチ回路Ｌ２及びＬ６が接続され、入力
ビット線ＢＬ３には、ラッチ回路Ｌ３及びＬ７が接続さ
れ、入力ビット線ＢＬ４には、ラッチ回路Ｌ４及びＬ８
が接続されている。ラッチ回路Ｌ１乃至Ｌ４から第１の
ラッチ回路群が構成され、ラッチ回路Ｌ５乃至Ｌ８から
第２のラッチ回路群が構成されている。
メモリセルアレイに接続された４本の入力ビット線ＢＬ
１乃至ＢＬ４が設けられている。入力ビット線ＢＬ１に
は、ラッチ回路Ｌ１及びＬ５が接続され、入力ビット線
ＢＬ２には、ラッチ回路Ｌ２及びＬ６が接続され、入力
ビット線ＢＬ３には、ラッチ回路Ｌ３及びＬ７が接続さ
れ、入力ビット線ＢＬ４には、ラッチ回路Ｌ４及びＬ８
が接続されている。ラッチ回路Ｌ１乃至Ｌ４から第１の
ラッチ回路群が構成され、ラッチ回路Ｌ５乃至Ｌ８から
第２のラッチ回路群が構成されている。
【０００５】ラッチ回路Ｌ１及びＬ５の入力端とこれら
の共通接続点との間には、夫々スイッチＳＷ１及びＳＷ
５が設けられている。スイッチＳＷ１及びＳＷ５は夫々
制御信号ｔ1及びｔ2により制御される。また、ラッチ回
路Ｌ３及びＬ７の入力端とこれらの共通接続点との間に
は、夫々スイッチＳＷ３及びＳＷ７が設けられている。
スイッチＳＷ３及びＳＷ７は夫々制御信号ｔ1及びｔ2に
より制御される。
の共通接続点との間には、夫々スイッチＳＷ１及びＳＷ
５が設けられている。スイッチＳＷ１及びＳＷ５は夫々
制御信号ｔ1及びｔ2により制御される。また、ラッチ回
路Ｌ３及びＬ７の入力端とこれらの共通接続点との間に
は、夫々スイッチＳＷ３及びＳＷ７が設けられている。
スイッチＳＷ３及びＳＷ７は夫々制御信号ｔ1及びｔ2に
より制御される。
【０００６】一方、ラッチ回路Ｌ２及びＬ６の入力端と
これらの共通接続点との間には、夫々スイッチＳＷ２及
びＳＷ６が設けられている。スイッチＳＷ２及びＳＷ６
は夫々制御信号ｔ1及びｔ2により制御される。また、ラ
ッチ回路Ｌ４及びＬ８の入力端とこれらの共通接続点と
の間には、夫々スイッチＳＷ４及びＳＷ８が設けられて
いる。スイッチＳＷ４及びＳＷ８は夫々制御信号ｔ1及
びｔ2により制御される。
これらの共通接続点との間には、夫々スイッチＳＷ２及
びＳＷ６が設けられている。スイッチＳＷ２及びＳＷ６
は夫々制御信号ｔ1及びｔ2により制御される。また、ラ
ッチ回路Ｌ４及びＬ８の入力端とこれらの共通接続点と
の間には、夫々スイッチＳＷ４及びＳＷ８が設けられて
いる。スイッチＳＷ４及びＳＷ８は夫々制御信号ｔ1及
びｔ2により制御される。
【０００７】ラッチ回路Ｌ１乃至Ｌ８の出力端はノード
Ｎ１に共通接続されており、ノードＮ１とラッチ回路Ｌ
１乃至Ｌ８の出力端との間に夫々スイッチＳＷ１１乃至
ＳＷ１８が設けられている。スイッチＳＷ１１乃至ＳＷ
１８は夫々制御信号ｔA乃至ｔHにより制御される。
Ｎ１に共通接続されており、ノードＮ１とラッチ回路Ｌ
１乃至Ｌ８の出力端との間に夫々スイッチＳＷ１１乃至
ＳＷ１８が設けられている。スイッチＳＷ１１乃至ＳＷ
１８は夫々制御信号ｔA乃至ｔHにより制御される。
【０００８】また、ノードＮ１が接続された出力回路１
０１が設けられている。出力回路１０１内には、ノード
Ｎ１に一端が接続されたスイッチＳＷ２１が設けられて
いる。スイッチＳＷ２１は制御信号ｔzにより制御され
る。そして、スイッチＳＷ２１の他端が出力端子ＯＵＴ
に接続されている。
０１が設けられている。出力回路１０１内には、ノード
Ｎ１に一端が接続されたスイッチＳＷ２１が設けられて
いる。スイッチＳＷ２１は制御信号ｔzにより制御され
る。そして、スイッチＳＷ２１の他端が出力端子ＯＵＴ
に接続されている。
【０００９】次に、上述のように構成された従来の論理
回路の動作について説明する。図８は従来の論理回路の
動作を示すタイミングチャートである。
回路の動作について説明する。図８は従来の論理回路の
動作を示すタイミングチャートである。
【００１０】従来の論理回路は、外部クロックＣＬＫに
同期して動作する。外部クロックＣＬＫの１周期は、例
えば１０ｎ秒である。また、ＣＡＳレーテンシ（ＣＬ）
は２であり、アドレスがメモリセルアレイに入力されて
から２クロック後にそのアドレスに格納されているデー
タビットが出力される。
同期して動作する。外部クロックＣＬＫの１周期は、例
えば１０ｎ秒である。また、ＣＡＳレーテンシ（ＣＬ）
は２であり、アドレスがメモリセルアレイに入力されて
から２クロック後にそのアドレスに格納されているデー
タビットが出力される。
【００１１】４ビットのデータが同時にメモリから読み
出されると、４ビットのデータがパラレルに入力ビット
線ＢＬ１乃至ＢＬ４を伝播する。これらのデータを
Ｄ1、Ｄ2、Ｄ3及びＤ4とする。その後、順次読み出され
るデータをＤ5、Ｄ6、Ｄ7、Ｄ8…とする。その後、制御
信号ｔ1が立ち上がりスイッチＳＷ１乃至ＳＷ４がオン
状態となる。この結果、第１のラッチ回路群を構成する
ラッチ回路Ｌ１乃至Ｌ４に夫々データＤ1乃至Ｄ4がラッ
チされる。
出されると、４ビットのデータがパラレルに入力ビット
線ＢＬ１乃至ＢＬ４を伝播する。これらのデータを
Ｄ1、Ｄ2、Ｄ3及びＤ4とする。その後、順次読み出され
るデータをＤ5、Ｄ6、Ｄ7、Ｄ8…とする。その後、制御
信号ｔ1が立ち上がりスイッチＳＷ１乃至ＳＷ４がオン
状態となる。この結果、第１のラッチ回路群を構成する
ラッチ回路Ｌ１乃至Ｌ４に夫々データＤ1乃至Ｄ4がラッ
チされる。
【００１２】その後、１クロック毎に制御信号ｔ2及び
ｔ1が交互に立ち上がり、データＤ5乃至Ｄ8が夫々第２
のラッチ回路群を構成するラッチ回路Ｌ５乃至Ｌ８にラ
ッチされ、データＤ9乃至Ｄ12が夫々ラッチ回路Ｌ１乃
至Ｌ４にラッチされ、メモリセルアレイから読み出され
たデータは４ビットずつ異なるラッチ回路群に交互にラ
ッチされる。
ｔ1が交互に立ち上がり、データＤ5乃至Ｄ8が夫々第２
のラッチ回路群を構成するラッチ回路Ｌ５乃至Ｌ８にラ
ッチされ、データＤ9乃至Ｄ12が夫々ラッチ回路Ｌ１乃
至Ｌ４にラッチされ、メモリセルアレイから読み出され
たデータは４ビットずつ異なるラッチ回路群に交互にラ
ッチされる。
【００１３】一方、ラッチ回路Ｌ１乃至Ｌ８の出力側で
は、制御信号ｔA、ｔB、ｔC、ｔD、ｔE、ｔF、ｔG及び
ｔHが外部クロックＣＬＫの１／４クロック毎に順次立
ち上がる。また、制御信号ｔzは全ての制御信号ｔA乃至
ｔHと同じタイミングで立ち上がる。なお、制御信号ｔA
はデータＤ9がラッチされるタイミングより１クロック
以上前に立ち上がる。これよりも遅いタイミングで制御
信号ｔAが立ち上がった場合、データＤ9乃至Ｄ12がラッ
チされるタイミングにおいて少なくともデータＤ4が出
力されていないため、このデータが破壊されてしまう。
は、制御信号ｔA、ｔB、ｔC、ｔD、ｔE、ｔF、ｔG及び
ｔHが外部クロックＣＬＫの１／４クロック毎に順次立
ち上がる。また、制御信号ｔzは全ての制御信号ｔA乃至
ｔHと同じタイミングで立ち上がる。なお、制御信号ｔA
はデータＤ9がラッチされるタイミングより１クロック
以上前に立ち上がる。これよりも遅いタイミングで制御
信号ｔAが立ち上がった場合、データＤ9乃至Ｄ12がラッ
チされるタイミングにおいて少なくともデータＤ4が出
力されていないため、このデータが破壊されてしまう。
【００１４】このようにして、メモリセルアレイから同
時に読み出された４ビットのデータがシリアル化されて
出力される。
時に読み出された４ビットのデータがシリアル化されて
出力される。
【００１５】
【発明が解決しようとする課題】しかしながら、上述の
従来の論理回路においては、制御信号ｔzが全ての制御
信号ｔA乃至ｔHと同じタイミングで立ち上がっているた
め、その１周期の長さは、図８に示すように、外部クロ
ックＣＬＫの１周期の長さの１／４倍となる。外部クロ
ックＣＬＫの１周期の長さが１０ｎ秒である場合、制御
信号ｔzの１周期の長さは２．５ｎ秒と極めて短いもの
となり、デューティー比を５０％とすると、その立ち上
げ及び立ち下げの制御は１．２５ｎ秒毎に行う必要があ
る。従って、そのタイミングマージンは極めて狭く、そ
の制御が困難であるという問題点がある。また、制御信
号ｔA乃至ｔHに関しては、制御信号ｔzほどではないに
しても、２．５ｎ秒毎に立ち上げ及び立ち下げの制御を
行う必要があるため、そのタイミングマージンも狭い。
従来の論理回路においては、制御信号ｔzが全ての制御
信号ｔA乃至ｔHと同じタイミングで立ち上がっているた
め、その１周期の長さは、図８に示すように、外部クロ
ックＣＬＫの１周期の長さの１／４倍となる。外部クロ
ックＣＬＫの１周期の長さが１０ｎ秒である場合、制御
信号ｔzの１周期の長さは２．５ｎ秒と極めて短いもの
となり、デューティー比を５０％とすると、その立ち上
げ及び立ち下げの制御は１．２５ｎ秒毎に行う必要があ
る。従って、そのタイミングマージンは極めて狭く、そ
の制御が困難であるという問題点がある。また、制御信
号ｔA乃至ｔHに関しては、制御信号ｔzほどではないに
しても、２．５ｎ秒毎に立ち上げ及び立ち下げの制御を
行う必要があるため、そのタイミングマージンも狭い。
【００１６】前述のように、複数のデータビットを同時
に読み出しシリアル化して出力するためには、これらの
データをラッチするラッチ回路が少なくとも同時に読み
出されるデータビット数と同数必要とされる。しかし、
ＣＡＳレーテンシ規格によってデータビットの出力が遅
らせられたり、データの保持期間を長く設定することが
できないような場合に、ラッチ回路から全てのデータが
出力される前に次の新たなデータがメモリセルアレイか
ら到達すると、既にラッチされているデータが破壊され
てしまう。これを防止するためにラッチ回路の数を増や
すことも可能であるが、バーストレングスが長くなるほ
ど、また、動作が高速になるほど、メモリセルアレイか
らの同時読み出し数を増加する必要があるため、それに
伴うラッチ数の増加は極めて大きなものとなり、省面積
化及び低コスト化等の観点から好ましいものではない。
このため、新たなデータがメモリセルアレイから到達す
る前に、ラッチされている全てのデータを高速に動作す
る制御信号ｔzを使用して出力する必要がある。しかし
ながら、前述のように、制御信号ｔzのタイミングマー
ジンは極めて狭く、その立ち上げ及び立ち下げの制御が
困難であるという問題点がある。
に読み出しシリアル化して出力するためには、これらの
データをラッチするラッチ回路が少なくとも同時に読み
出されるデータビット数と同数必要とされる。しかし、
ＣＡＳレーテンシ規格によってデータビットの出力が遅
らせられたり、データの保持期間を長く設定することが
できないような場合に、ラッチ回路から全てのデータが
出力される前に次の新たなデータがメモリセルアレイか
ら到達すると、既にラッチされているデータが破壊され
てしまう。これを防止するためにラッチ回路の数を増や
すことも可能であるが、バーストレングスが長くなるほ
ど、また、動作が高速になるほど、メモリセルアレイか
らの同時読み出し数を増加する必要があるため、それに
伴うラッチ数の増加は極めて大きなものとなり、省面積
化及び低コスト化等の観点から好ましいものではない。
このため、新たなデータがメモリセルアレイから到達す
る前に、ラッチされている全てのデータを高速に動作す
る制御信号ｔzを使用して出力する必要がある。しかし
ながら、前述のように、制御信号ｔzのタイミングマー
ジンは極めて狭く、その立ち上げ及び立ち下げの制御が
困難であるという問題点がある。
【００１７】本発明はかかる問題点に鑑みてなされたも
のであって、高速動作下においても制御信号に広いタイ
ミングマージンを確保することができ、動作精度を向上
させることができる論理回路を提供することを目的とす
る。
のであって、高速動作下においても制御信号に広いタイ
ミングマージンを確保することができ、動作精度を向上
させることができる論理回路を提供することを目的とす
る。
【００１８】
【課題を解決するための手段】本発明に係る論理回路
は、偶数本の入力ビット線と、前記偶数本の入力ビット
線を夫々伝播する複数の信号ビットを第１のタイミング
で同時にラッチする複数個のラッチ回路からなる第１の
ラッチ回路群と、前記偶数本の入力ビット線を夫々伝播
する複数の信号ビットを第２のタイミングで同時にラッ
チする複数個のラッチ回路からなる第２のラッチ回路群
と、前記偶数本の入力ビット線のうち半分の入力ビット
線を伝播する信号をラッチする複数個の前記ラッチ回路
の出力端がワイアドオアされた第１のノードと、前記偶
数本の入力ビット線のうち残りの半分の入力ビット線を
伝播する信号をラッチする複数個の前記ラッチ回路の出
力端がワイアドオアされた第２のノードと、前記第１及
び第２のノードがワイアドオアされた第３のノードと、
次の信号ビットをラッチする前までに前記第１及び第２
のラッチ回路群に対し一方のラッチ回路群にラッチされ
ている信号ビットを前記第１のノードへ順次出力した後
に他方のラッチ回路群にラッチされている信号ビットを
前記第２のノードへ順次出力させる第１の制御手段と、
前記第１及び第２のノードに順次出力された信号ビット
を、前記両ノードから交互に前記第３のノードへ出力す
る第２の制御手段と、を有することを特徴とする。
は、偶数本の入力ビット線と、前記偶数本の入力ビット
線を夫々伝播する複数の信号ビットを第１のタイミング
で同時にラッチする複数個のラッチ回路からなる第１の
ラッチ回路群と、前記偶数本の入力ビット線を夫々伝播
する複数の信号ビットを第２のタイミングで同時にラッ
チする複数個のラッチ回路からなる第２のラッチ回路群
と、前記偶数本の入力ビット線のうち半分の入力ビット
線を伝播する信号をラッチする複数個の前記ラッチ回路
の出力端がワイアドオアされた第１のノードと、前記偶
数本の入力ビット線のうち残りの半分の入力ビット線を
伝播する信号をラッチする複数個の前記ラッチ回路の出
力端がワイアドオアされた第２のノードと、前記第１及
び第２のノードがワイアドオアされた第３のノードと、
次の信号ビットをラッチする前までに前記第１及び第２
のラッチ回路群に対し一方のラッチ回路群にラッチされ
ている信号ビットを前記第１のノードへ順次出力した後
に他方のラッチ回路群にラッチされている信号ビットを
前記第２のノードへ順次出力させる第１の制御手段と、
前記第１及び第２のノードに順次出力された信号ビット
を、前記両ノードから交互に前記第３のノードへ出力す
る第２の制御手段と、を有することを特徴とする。
【００１９】本発明においては、複数のラッチ回路の出
力端が第１及び第２のノードに半分ずつ接続され、第２
の制御手段により第１及び第２のノードに順次出力され
た信号ビットが両ノードから交互に第３のノードへ出力
されるので、複数のラッチ回路にラッチされた信号ビッ
トが第３のノードからシリアル化されて出力される。こ
のとき、第２の制御手段は第１及び第２のノードと第３
のノードとの導通を交互に切替えればよいので、そのた
めの制御信号を信号ビット出力の度に立ち上げる必要は
ない。このため、制御信号のタイミングマージンを広く
確保することができる。
力端が第１及び第２のノードに半分ずつ接続され、第２
の制御手段により第１及び第２のノードに順次出力され
た信号ビットが両ノードから交互に第３のノードへ出力
されるので、複数のラッチ回路にラッチされた信号ビッ
トが第３のノードからシリアル化されて出力される。こ
のとき、第２の制御手段は第１及び第２のノードと第３
のノードとの導通を交互に切替えればよいので、そのた
めの制御信号を信号ビット出力の度に立ち上げる必要は
ない。このため、制御信号のタイミングマージンを広く
確保することができる。
【００２０】なお、前記第１の制御手段は、前記偶数本
の入力ビット線のうち半分の入力ビット線を伝播する信
号をラッチする複数個の前記ラッチ回路の出力端と前記
第１のノードとの間に夫々設けられた複数の第１の切替
手段と、前記偶数本の入力ビット線のうち残りの半分の
入力ビット線を伝播する信号をラッチする複数個の前記
ラッチ回路の出力端と前記第２のノードとの間に夫々設
けられた複数の第２の切替手段と、を有することができ
る。
の入力ビット線のうち半分の入力ビット線を伝播する信
号をラッチする複数個の前記ラッチ回路の出力端と前記
第１のノードとの間に夫々設けられた複数の第１の切替
手段と、前記偶数本の入力ビット線のうち残りの半分の
入力ビット線を伝播する信号をラッチする複数個の前記
ラッチ回路の出力端と前記第２のノードとの間に夫々設
けられた複数の第２の切替手段と、を有することができ
る。
【００２１】また、前記第２の制御手段は、前記第１の
ノードと前記第３のノードとの間の導通／非導通と前記
第２のノードと前記第３のノードとの間の導通／非導通
とを排他的に制御するものであってもよい。この場合、
前記第２の制御手段は、周期的に変化するパルス信号の
立ち上がり及び立ち下がりの両エッジによって前記導通
／非導通を制御するものであってもよい。
ノードと前記第３のノードとの間の導通／非導通と前記
第２のノードと前記第３のノードとの間の導通／非導通
とを排他的に制御するものであってもよい。この場合、
前記第２の制御手段は、周期的に変化するパルス信号の
立ち上がり及び立ち下がりの両エッジによって前記導通
／非導通を制御するものであってもよい。
【００２２】更に、前記偶数本の入力ビット線は、前記
信号ビットが複数ビット同時に読み出されるメモリセル
アレイとの間に設けられ、その入力先の入力ビット線を
前記メモリセルアレイにおけるアドレスに関連づけて選
択するマルチプレクサに接続されていてもよい。
信号ビットが複数ビット同時に読み出されるメモリセル
アレイとの間に設けられ、その入力先の入力ビット線を
前記メモリセルアレイにおけるアドレスに関連づけて選
択するマルチプレクサに接続されていてもよい。
【００２３】
【発明の実施の形態】以下、本発明の実施例に係る論理
回路について、添付の図面を参照して具体的に説明す
る。第１の実施例はメモリセルアレイから同時にアドレ
ス指定された２ビットの信号ビット（バーストレング
ス：２）をパラレルに入力しシリアルにバースト出力す
る回路である。図１は本発明の第１の実施例に係る論理
回路の構成を示すブロック図である。
回路について、添付の図面を参照して具体的に説明す
る。第１の実施例はメモリセルアレイから同時にアドレ
ス指定された２ビットの信号ビット（バーストレング
ス：２）をパラレルに入力しシリアルにバースト出力す
る回路である。図１は本発明の第１の実施例に係る論理
回路の構成を示すブロック図である。
【００２４】図１に示すように、第１の実施例には、メ
モリセルアレイに接続された２本の入力ビット線ＢＬ１
及びＢＬ２が設けられている。入力ビット線ＢＬ１に
は、ラッチ回路Ｌ１及びＬ３が接続され、入力ビット線
ＢＬ２には、ラッチ回路Ｌ２及びＬ４が接続されてい
る。ラッチ回路Ｌ１及びＬ２から第１のラッチ回路群が
構成され、ラッチ回路Ｌ３及びＬ４から第２のラッチ回
路群が構成されている。各ラッチ回路は、例えば一方の
出力が他方の入力に、他方の出力が一方の入力に接続さ
れた２個のインバータから構成されているが、このよう
な構成に限定されるものではない。
モリセルアレイに接続された２本の入力ビット線ＢＬ１
及びＢＬ２が設けられている。入力ビット線ＢＬ１に
は、ラッチ回路Ｌ１及びＬ３が接続され、入力ビット線
ＢＬ２には、ラッチ回路Ｌ２及びＬ４が接続されてい
る。ラッチ回路Ｌ１及びＬ２から第１のラッチ回路群が
構成され、ラッチ回路Ｌ３及びＬ４から第２のラッチ回
路群が構成されている。各ラッチ回路は、例えば一方の
出力が他方の入力に、他方の出力が一方の入力に接続さ
れた２個のインバータから構成されているが、このよう
な構成に限定されるものではない。
【００２５】ラッチ回路Ｌ１及びＬ３の入力端とこれら
の共通接続点との間には、夫々スイッチＳＷ１及びＳＷ
３が設けられている。スイッチＳＷ１及びＳＷ３は夫々
制御信号ｔ1及びｔ2により制御される。また、ラッチ回
路Ｌ１及びＬ３の出力端は第１のノードＮ１にワイヤド
オアされており、ノードＮ１とラッチ回路Ｌ１及びＬ３
の出力端との間に夫々スイッチＳＷ１１及びＳＷ１３が
設けられている。スイッチＳＷ１１及びＳＷ１３は夫々
制御信号ｔA及びｔCにより制御される。
の共通接続点との間には、夫々スイッチＳＷ１及びＳＷ
３が設けられている。スイッチＳＷ１及びＳＷ３は夫々
制御信号ｔ1及びｔ2により制御される。また、ラッチ回
路Ｌ１及びＬ３の出力端は第１のノードＮ１にワイヤド
オアされており、ノードＮ１とラッチ回路Ｌ１及びＬ３
の出力端との間に夫々スイッチＳＷ１１及びＳＷ１３が
設けられている。スイッチＳＷ１１及びＳＷ１３は夫々
制御信号ｔA及びｔCにより制御される。
【００２６】一方、ラッチ回路Ｌ２及びＬ４の入力端と
これらの共通接続点との間には、夫々スイッチＳＷ２及
びＳＷ４が設けられている。スイッチＳＷ２及びＳＷ４
は夫々制御信号ｔ1及びｔ2により制御される。また、ラ
ッチ回路Ｌ２及びＬ４の出力端は第２のノードＮ２にワ
イヤドオアされており、ノードＮ２とラッチ回路Ｌ２及
びＬ４の出力端との間に夫々スイッチＳＷ１２及びＳＷ
１４が設けられている。スイッチＳＷ１２及びＳＷ１４
は夫々制御信号ｔB及びｔDにより制御される。制御信号
ｔ1及びｔ2の周期は外部クロックＣＬＫの２クロック分
に相当する。
これらの共通接続点との間には、夫々スイッチＳＷ２及
びＳＷ４が設けられている。スイッチＳＷ２及びＳＷ４
は夫々制御信号ｔ1及びｔ2により制御される。また、ラ
ッチ回路Ｌ２及びＬ４の出力端は第２のノードＮ２にワ
イヤドオアされており、ノードＮ２とラッチ回路Ｌ２及
びＬ４の出力端との間に夫々スイッチＳＷ１２及びＳＷ
１４が設けられている。スイッチＳＷ１２及びＳＷ１４
は夫々制御信号ｔB及びｔDにより制御される。制御信号
ｔ1及びｔ2の周期は外部クロックＣＬＫの２クロック分
に相当する。
【００２７】また、ノードＮ１及びＮ２が接続された出
力回路１が設けられている。出力回路１でノードＮ１及
びＮ２は第３のノードＮ３にワイヤドオアされており、
このノードＮ３とノードＮ１及びＮ２との間に夫々スイ
ッチＳＷ２１及びＳＷ２２が設けられている。スイッチ
ＳＷ２１及びＳＷ２２は夫々制御信号ｔx及びｔyにより
制御される。そして、ノードＮ３が出力端子ＯＵＴに接
続されている。制御信号ｔx及びｔyの１周期の長さは外
部クロックＣＬＫの１クロック分に相当する。従って、
１クロックが１０ｎ秒の場合、制御信号ｔx及びｔyの１
周期の長さも１０ｎ秒となる。このため、制御信号ｔx
及びｔyのデューティー比を５０％とすると、５ｎ秒毎
に立ち上げ及び立ち下げを制御すればよい。
力回路１が設けられている。出力回路１でノードＮ１及
びＮ２は第３のノードＮ３にワイヤドオアされており、
このノードＮ３とノードＮ１及びＮ２との間に夫々スイ
ッチＳＷ２１及びＳＷ２２が設けられている。スイッチ
ＳＷ２１及びＳＷ２２は夫々制御信号ｔx及びｔyにより
制御される。そして、ノードＮ３が出力端子ＯＵＴに接
続されている。制御信号ｔx及びｔyの１周期の長さは外
部クロックＣＬＫの１クロック分に相当する。従って、
１クロックが１０ｎ秒の場合、制御信号ｔx及びｔyの１
周期の長さも１０ｎ秒となる。このため、制御信号ｔx
及びｔyのデューティー比を５０％とすると、５ｎ秒毎
に立ち上げ及び立ち下げを制御すればよい。
【００２８】なお、各スイッチは、例えばＰチャネルト
ランジスタから構成されている。
ランジスタから構成されている。
【００２９】次に、上述のように構成された第１の実施
例の動作について説明する。図２は本発明の第１の実施
例に係る論理回路の動作を示すタイミングチャートであ
る。
例の動作について説明する。図２は本発明の第１の実施
例に係る論理回路の動作を示すタイミングチャートであ
る。
【００３０】第１の実施例の論理回路は、外部クロック
ＣＬＫに同期して動作する。外部クロックＣＬＫの１周
期は、例えば１０ｎ秒である。また、ＣＡＳレーテンシ
（ＣＬ）は、例えば２であり、アドレスがメモリセルア
レイに入力されてから２クロック後にそのアドレスに格
納されているデータビットが出力される。
ＣＬＫに同期して動作する。外部クロックＣＬＫの１周
期は、例えば１０ｎ秒である。また、ＣＡＳレーテンシ
（ＣＬ）は、例えば２であり、アドレスがメモリセルア
レイに入力されてから２クロック後にそのアドレスに格
納されているデータビットが出力される。
【００３１】２ビットの信号ビット（データ）が同時に
メモリセルアレイから読み出されると、２ビットのデー
タがパラレルに入力ビット線ＢＬ１及びＢＬ２を伝播す
る。これらのデータをＤ1及びＤ2とする。その後、順次
読み出されるデータをＤ3、Ｄ4、Ｄ5、Ｄ6…とする。そ
の後、制御信号ｔ1が立ち上がりスイッチＳＷ１及びＳ
Ｗ２がオン状態となる。この結果、第１のラッチ回路群
を構成するラッチ回路Ｌ１及びＬ２に夫々データＤ1及
びＤ2がラッチされる。
メモリセルアレイから読み出されると、２ビットのデー
タがパラレルに入力ビット線ＢＬ１及びＢＬ２を伝播す
る。これらのデータをＤ1及びＤ2とする。その後、順次
読み出されるデータをＤ3、Ｄ4、Ｄ5、Ｄ6…とする。そ
の後、制御信号ｔ1が立ち上がりスイッチＳＷ１及びＳ
Ｗ２がオン状態となる。この結果、第１のラッチ回路群
を構成するラッチ回路Ｌ１及びＬ２に夫々データＤ1及
びＤ2がラッチされる。
【００３２】その後、１クロック毎に制御信号ｔ2及び
ｔ1が交互に立ち上がり、データＤ3及びＤ4が夫々第２
のラッチ回路群を構成するラッチ回路Ｌ３及びＬ４にラ
ッチされ、データＤ5及びＤ6が夫々ラッチ回路Ｌ１及び
Ｌ２にラッチされ、２ビットずつ異なるラッチ回路群に
交互にラッチされる。
ｔ1が交互に立ち上がり、データＤ3及びＤ4が夫々第２
のラッチ回路群を構成するラッチ回路Ｌ３及びＬ４にラ
ッチされ、データＤ5及びＤ6が夫々ラッチ回路Ｌ１及び
Ｌ２にラッチされ、２ビットずつ異なるラッチ回路群に
交互にラッチされる。
【００３３】一方、ラッチ回路Ｌ１乃至Ｌ４の出力側で
は、制御信号ｔA、ｔB、ｔC及びｔDが外部クロックＣＬ
Ｋの半クロック毎に順次立ち上がる。また、制御信号ｔ
xは制御信号ｔA及びｔCと同じタイミングで立ち上が
り、制御信号ｔyは制御信号ｔB及びｔDと同じタイミン
グで立ち上がる。
は、制御信号ｔA、ｔB、ｔC及びｔDが外部クロックＣＬ
Ｋの半クロック毎に順次立ち上がる。また、制御信号ｔ
xは制御信号ｔA及びｔCと同じタイミングで立ち上が
り、制御信号ｔyは制御信号ｔB及びｔDと同じタイミン
グで立ち上がる。
【００３４】このように、本実施例によれば、出力回路
１における制御信号ｔx及びｔyの１周期の長さを外部ク
ロックＣＬＫの１クロック分に相当させても、パラレル
に入力された２ビットのデータを順次シリアルに出力す
ることができる。従って、制御信号ｔx及びｔyの立ち上
げ及び立ち下げの制御が容易になり、広いマージンを確
保することができる。例えば、１クロックが１０ｎ秒で
あれば、制御信号ｔx及びｔyの立ち上げ及び立ち下げの
制御を５ｎ秒毎とすることができる。
１における制御信号ｔx及びｔyの１周期の長さを外部ク
ロックＣＬＫの１クロック分に相当させても、パラレル
に入力された２ビットのデータを順次シリアルに出力す
ることができる。従って、制御信号ｔx及びｔyの立ち上
げ及び立ち下げの制御が容易になり、広いマージンを確
保することができる。例えば、１クロックが１０ｎ秒で
あれば、制御信号ｔx及びｔyの立ち上げ及び立ち下げの
制御を５ｎ秒毎とすることができる。
【００３５】なお、図２に示す動作では、制御信号
ｔA、ｔB、ｔC及びｔDがハイとなっている期間が半クロ
ック分となっているが、この期間を１クロック分として
それらのデューティー比を５０％としてもよい。これ
は、例えば制御信号ｔA及びｔBの両信号がハイとなって
いても、制御信号ｔx及びｔyが排他的に切替わるので、
ラッチ回路Ｌ１及びＬ２の出力端が同時に出力端子ＯＵ
Ｔまで導通することはないためである。このように制御
信号ｔA、ｔB、ｔC及びｔDのデューティー比を５０％と
することにより、これらの立ち上げ及び立ち下げのマー
ジンがより広くなる。例えば、１クロックが１０ｎ秒で
あれば、制御信号ｔA、ｔB、ｔC及びｔDの立ち上げ及び
立ち下げの制御を１０ｎ秒毎とすることができる。
ｔA、ｔB、ｔC及びｔDがハイとなっている期間が半クロ
ック分となっているが、この期間を１クロック分として
それらのデューティー比を５０％としてもよい。これ
は、例えば制御信号ｔA及びｔBの両信号がハイとなって
いても、制御信号ｔx及びｔyが排他的に切替わるので、
ラッチ回路Ｌ１及びＬ２の出力端が同時に出力端子ＯＵ
Ｔまで導通することはないためである。このように制御
信号ｔA、ｔB、ｔC及びｔDのデューティー比を５０％と
することにより、これらの立ち上げ及び立ち下げのマー
ジンがより広くなる。例えば、１クロックが１０ｎ秒で
あれば、制御信号ｔA、ｔB、ｔC及びｔDの立ち上げ及び
立ち下げの制御を１０ｎ秒毎とすることができる。
【００３６】また、第１の実施例では、データがラッチ
回路Ｌ１乃至Ｌ４にラッチされている期間が約２クロッ
クに設定され、ラッチ回路が４個設けられているが、デ
ータがラッチされている期間がより長く設定された場合
には、より多くのラッチ回路が必要になる。これは、既
にラッチされているデータが出力されていない状態で、
次のデータが入力されると、データがその衝突により破
壊されるためである。
回路Ｌ１乃至Ｌ４にラッチされている期間が約２クロッ
クに設定され、ラッチ回路が４個設けられているが、デ
ータがラッチされている期間がより長く設定された場合
には、より多くのラッチ回路が必要になる。これは、既
にラッチされているデータが出力されていない状態で、
次のデータが入力されると、データがその衝突により破
壊されるためである。
【００３７】第１の実施例では、制御信号ｔx及びｔyが
別個の信号とされているが、これらを１つの信号から生
成されるものとしてもよい。図３は出力回路の変形例を
示す回路図である。変形例の出力回路２には、インバー
タＩＶ１が設けられており、スイッチＳＷ２１が制御信
号ｔxと同様に変化する制御信号ｔx1により制御され、
スイッチＳＷ２２は制御信号ｔx1をインバータＩＶ１が
反転して生成された制御信号により制御される。このよ
うに構成された出力回路２を使用しても、前述の実施例
と同様の動作が行われる。
別個の信号とされているが、これらを１つの信号から生
成されるものとしてもよい。図３は出力回路の変形例を
示す回路図である。変形例の出力回路２には、インバー
タＩＶ１が設けられており、スイッチＳＷ２１が制御信
号ｔxと同様に変化する制御信号ｔx1により制御され、
スイッチＳＷ２２は制御信号ｔx1をインバータＩＶ１が
反転して生成された制御信号により制御される。このよ
うに構成された出力回路２を使用しても、前述の実施例
と同様の動作が行われる。
【００３８】また、メモリと第１の実施例の論理回路と
の間には、読み出されたデータを入力ビット線ＢＬ１及
びＢＬ２のどちらに乗せるかを選択するマルチプレクサ
が設けられている。このマルチプレクサは、後述の表１
乃至３に示すようなシーケンシャル読み出しとインタリ
ーヴ読み出しの切替えに用いられる。図４はマルチプレ
クサの例を示す回路図である。入力ビット線ＢＬ１及び
ＢＬ２にメモリの２本の出力ビット線ＢＬ１１及びＢＬ
１２が夫々スイッチＳＷ３１及びＳＷ３２を介して接続
されている。出力ビット線ＢＬ１１及びＢＬ１２はスイ
ッチＳＷ３１及びＳＷ３２の手前で分岐しており、その
先は夫々入力ビット線ＢＬ２及びＢＬ１に接続されてい
る。即ち、これらの分岐した信号線は交差している。そ
して、出力ビット線ＢＬ１１及びＢＬ１２から分岐した
２本の信号線には夫々スイッチＳＷ３３及びＳＷ３４が
設けられている。スイッチＳＷ３１乃至ＳＷ３４は、例
えばトランスファを形成するトランジスタである。スイ
ッチＳＷ３１及びＳＷ３２は最初に指定されたアドレス
のＬＳＢ（Least Significant Bit）を含む下位ビット
に相当する制御信号Ｙにより制御される。一方、スイッ
チＳＷ３３及びＳＷ３４は制御信号ＹをインバータＩＶ
２により反転した制御信号により制御される。
の間には、読み出されたデータを入力ビット線ＢＬ１及
びＢＬ２のどちらに乗せるかを選択するマルチプレクサ
が設けられている。このマルチプレクサは、後述の表１
乃至３に示すようなシーケンシャル読み出しとインタリ
ーヴ読み出しの切替えに用いられる。図４はマルチプレ
クサの例を示す回路図である。入力ビット線ＢＬ１及び
ＢＬ２にメモリの２本の出力ビット線ＢＬ１１及びＢＬ
１２が夫々スイッチＳＷ３１及びＳＷ３２を介して接続
されている。出力ビット線ＢＬ１１及びＢＬ１２はスイ
ッチＳＷ３１及びＳＷ３２の手前で分岐しており、その
先は夫々入力ビット線ＢＬ２及びＢＬ１に接続されてい
る。即ち、これらの分岐した信号線は交差している。そ
して、出力ビット線ＢＬ１１及びＢＬ１２から分岐した
２本の信号線には夫々スイッチＳＷ３３及びＳＷ３４が
設けられている。スイッチＳＷ３１乃至ＳＷ３４は、例
えばトランスファを形成するトランジスタである。スイ
ッチＳＷ３１及びＳＷ３２は最初に指定されたアドレス
のＬＳＢ（Least Significant Bit）を含む下位ビット
に相当する制御信号Ｙにより制御される。一方、スイッ
チＳＷ３３及びＳＷ３４は制御信号ＹをインバータＩＶ
２により反転した制御信号により制御される。
【００３９】このように構成されたマルチプレクサにお
いては、同時に読み出される２ビットのうち最初に指定
されたアドレスのＬＳＢを含む下位ビットに基づいて、
スイッチＳＷ３１及びＳＷ３２の組又はスイッチＳＷ３
３及びＳＷ３４の組のみがオン状態となる。このため、
出力ビット線ＢＬ１１及びＢＬ１２を伝播する信号が、
そのまま夫々入力ビット線ＢＬ１及びＢＬ２に乗るの
か、又は入れ替わって夫々入力ビット線ＢＬ２及びＢＬ
１に乗るのかが選択される。即ち、このマルチプレクサ
により、読み出されたデータがラッチ回路Ｌ１及びＬ３
の組又はラッチ回路Ｌ２及びＬ４の組のどちらにラッチ
されるのかが選択される。
いては、同時に読み出される２ビットのうち最初に指定
されたアドレスのＬＳＢを含む下位ビットに基づいて、
スイッチＳＷ３１及びＳＷ３２の組又はスイッチＳＷ３
３及びＳＷ３４の組のみがオン状態となる。このため、
出力ビット線ＢＬ１１及びＢＬ１２を伝播する信号が、
そのまま夫々入力ビット線ＢＬ１及びＢＬ２に乗るの
か、又は入れ替わって夫々入力ビット線ＢＬ２及びＢＬ
１に乗るのかが選択される。即ち、このマルチプレクサ
により、読み出されたデータがラッチ回路Ｌ１及びＬ３
の組又はラッチ回路Ｌ２及びＬ４の組のどちらにラッチ
されるのかが選択される。
【００４０】次に、本発明の第２の実施例について説明
する。第２の実施例はメモリセルアレイから同時にアド
レス指定された４ビットの信号ビット（バーストレング
ス：４）をパラレルに入力しシリアルにバースト出力す
る回路である。図５は本発明の第２の実施例に係る論理
回路の構成を示すブロック図である。
する。第２の実施例はメモリセルアレイから同時にアド
レス指定された４ビットの信号ビット（バーストレング
ス：４）をパラレルに入力しシリアルにバースト出力す
る回路である。図５は本発明の第２の実施例に係る論理
回路の構成を示すブロック図である。
【００４１】図５に示すように、第２の実施例には、メ
モリセルアレイに接続された４本の入力ビット線ＢＬ１
乃至ＢＬ４が設けられている。入力ビット線ＢＬ１に
は、ラッチ回路Ｌ１及びＬ５が接続され、入力ビット線
ＢＬ２には、ラッチ回路Ｌ２及びＬ６が接続され、入力
ビット線ＢＬ３には、ラッチ回路Ｌ３及びＬ７が接続さ
れ、入力ビット線ＢＬ４には、ラッチ回路Ｌ４及びＬ８
が接続されている。ラッチ回路Ｌ１乃至Ｌ４から第１の
ラッチ回路群が構成され、ラッチ回路Ｌ５乃至Ｌ８から
第２のラッチ回路群が構成されている。
モリセルアレイに接続された４本の入力ビット線ＢＬ１
乃至ＢＬ４が設けられている。入力ビット線ＢＬ１に
は、ラッチ回路Ｌ１及びＬ５が接続され、入力ビット線
ＢＬ２には、ラッチ回路Ｌ２及びＬ６が接続され、入力
ビット線ＢＬ３には、ラッチ回路Ｌ３及びＬ７が接続さ
れ、入力ビット線ＢＬ４には、ラッチ回路Ｌ４及びＬ８
が接続されている。ラッチ回路Ｌ１乃至Ｌ４から第１の
ラッチ回路群が構成され、ラッチ回路Ｌ５乃至Ｌ８から
第２のラッチ回路群が構成されている。
【００４２】ラッチ回路Ｌ１及びＬ５の入力端とこれら
の共通接続点との間には、夫々スイッチＳＷ１及びＳＷ
５が設けられている。スイッチＳＷ１及びＳＷ５は夫々
制御信号ｔ1及びｔ2により制御される。また、ラッチ回
路Ｌ３及びＬ７の入力端とこれらの共通接続点との間に
は、夫々スイッチＳＷ３及びＳＷ７が設けられている。
スイッチＳＷ３及びＳＷ７は夫々制御信号ｔ1及びｔ2に
より制御される。更に、ラッチ回路Ｌ１、Ｌ３、Ｌ５及
びＬ７の出力端は第１のノードＮ１にワイヤドオアされ
ており、ノードＮ１とラッチ回路Ｌ１、Ｌ３、Ｌ５及び
Ｌ７の出力端との間に夫々スイッチＳＷ１１、ＳＷ１
３、ＳＷ１５及びＳＷ１７が設けられている。スイッチ
ＳＷ１１、ＳＷ１３、ＳＷ１５及びＳＷ１７は夫々制御
信号ｔA、ｔC、ｔE及びｔGにより制御される。
の共通接続点との間には、夫々スイッチＳＷ１及びＳＷ
５が設けられている。スイッチＳＷ１及びＳＷ５は夫々
制御信号ｔ1及びｔ2により制御される。また、ラッチ回
路Ｌ３及びＬ７の入力端とこれらの共通接続点との間に
は、夫々スイッチＳＷ３及びＳＷ７が設けられている。
スイッチＳＷ３及びＳＷ７は夫々制御信号ｔ1及びｔ2に
より制御される。更に、ラッチ回路Ｌ１、Ｌ３、Ｌ５及
びＬ７の出力端は第１のノードＮ１にワイヤドオアされ
ており、ノードＮ１とラッチ回路Ｌ１、Ｌ３、Ｌ５及び
Ｌ７の出力端との間に夫々スイッチＳＷ１１、ＳＷ１
３、ＳＷ１５及びＳＷ１７が設けられている。スイッチ
ＳＷ１１、ＳＷ１３、ＳＷ１５及びＳＷ１７は夫々制御
信号ｔA、ｔC、ｔE及びｔGにより制御される。
【００４３】一方、ラッチ回路Ｌ２及びＬ６の入力端と
これらの共通接続点との間には、夫々スイッチＳＷ２及
びＳＷ６が設けられている。スイッチＳＷ２及びＳＷ６
は夫々制御信号ｔ1及びｔ2により制御される。また、ラ
ッチ回路Ｌ４及びＬ８の入力端とこれらの共通接続点と
の間には、夫々スイッチＳＷ４及びＳＷ８が設けられて
いる。スイッチＳＷ４及びＳＷ８は夫々制御信号ｔ1及
びｔ2により制御される。更に、ラッチ回路Ｌ２、Ｌ
４、Ｌ６及びＬ８の出力端は第２のノードＮ２にワイヤ
ドオアされており、ノードＮ２とラッチ回路Ｌ２、Ｌ
４、Ｌ６及びＬ８の出力端との間に夫々スイッチＳＷ１
２、ＳＷ１４、ＳＷ１６及びＳＷ１８が設けられてい
る。スイッチＳＷ１２、ＳＷ１４、ＳＷ１６及びＳＷ１
８は夫々制御信号ｔB、ｔD、ｔF及びｔHにより制御され
る。
これらの共通接続点との間には、夫々スイッチＳＷ２及
びＳＷ６が設けられている。スイッチＳＷ２及びＳＷ６
は夫々制御信号ｔ1及びｔ2により制御される。また、ラ
ッチ回路Ｌ４及びＬ８の入力端とこれらの共通接続点と
の間には、夫々スイッチＳＷ４及びＳＷ８が設けられて
いる。スイッチＳＷ４及びＳＷ８は夫々制御信号ｔ1及
びｔ2により制御される。更に、ラッチ回路Ｌ２、Ｌ
４、Ｌ６及びＬ８の出力端は第２のノードＮ２にワイヤ
ドオアされており、ノードＮ２とラッチ回路Ｌ２、Ｌ
４、Ｌ６及びＬ８の出力端との間に夫々スイッチＳＷ１
２、ＳＷ１４、ＳＷ１６及びＳＷ１８が設けられてい
る。スイッチＳＷ１２、ＳＷ１４、ＳＷ１６及びＳＷ１
８は夫々制御信号ｔB、ｔD、ｔF及びｔHにより制御され
る。
【００４４】また、第１の実施例と同様に、ノードＮ１
及びＮ２が接続された出力回路１が設けられている。出
力回路１でノードＮ１及びＮ２は第３のノードＮ３にワ
イヤドオアされており、このノードＮ３とノードＮ１及
びＮ２との間に夫々スイッチＳＷ２１及びＳＷ２２が設
けられている。スイッチＳＷ２１及びＳＷ２２は夫々制
御信号ｔx及びｔyにより制御される。そして、ノードＮ
３が出力端子ＯＵＴに接続されている。
及びＮ２が接続された出力回路１が設けられている。出
力回路１でノードＮ１及びＮ２は第３のノードＮ３にワ
イヤドオアされており、このノードＮ３とノードＮ１及
びＮ２との間に夫々スイッチＳＷ２１及びＳＷ２２が設
けられている。スイッチＳＷ２１及びＳＷ２２は夫々制
御信号ｔx及びｔyにより制御される。そして、ノードＮ
３が出力端子ＯＵＴに接続されている。
【００４５】なお、各スイッチは、例えばＰチャネルト
ランジスタから構成されている。
ランジスタから構成されている。
【００４６】次に、上述のように構成された第２の実施
例の動作について説明する。図６は本発明の第２の実施
例に係る論理回路の動作を示すタイミングチャートであ
る。
例の動作について説明する。図６は本発明の第２の実施
例に係る論理回路の動作を示すタイミングチャートであ
る。
【００４７】第２の実施例の論理回路は、外部クロック
ＣＬＫに同期して動作する。外部クロックＣＬＫの１周
期は、例えば１０ｎ秒である。また、ＣＡＳレーテンシ
（ＣＬ）は、例えば２であり、アドレスがメモリセルア
レイに入力されてから２クロック後にそのアドレスに格
納されているデータビットが出力される。
ＣＬＫに同期して動作する。外部クロックＣＬＫの１周
期は、例えば１０ｎ秒である。また、ＣＡＳレーテンシ
（ＣＬ）は、例えば２であり、アドレスがメモリセルア
レイに入力されてから２クロック後にそのアドレスに格
納されているデータビットが出力される。
【００４８】４ビットの信号ビット（データ）が同時に
メモリセルアレイから読み出されると、４ビットのデー
タがパラレルに入力ビット線ＢＬ１乃至ＢＬ４を伝播す
る。これらのデータをＤ1、Ｄ2、Ｄ3及びＤ4とする。そ
の後、順次読み出されるデータをＤ5、Ｄ6、Ｄ7、Ｄ8…
とする。その後、制御信号ｔ1が立ち上がりスイッチＳ
Ｗ１乃至ＳＷ４がオン状態となる。この結果、第１のラ
ッチ回路群を構成するラッチ回路Ｌ１乃至Ｌ４に夫々デ
ータＤ1乃至Ｄ4がラッチされる。
メモリセルアレイから読み出されると、４ビットのデー
タがパラレルに入力ビット線ＢＬ１乃至ＢＬ４を伝播す
る。これらのデータをＤ1、Ｄ2、Ｄ3及びＤ4とする。そ
の後、順次読み出されるデータをＤ5、Ｄ6、Ｄ7、Ｄ8…
とする。その後、制御信号ｔ1が立ち上がりスイッチＳ
Ｗ１乃至ＳＷ４がオン状態となる。この結果、第１のラ
ッチ回路群を構成するラッチ回路Ｌ１乃至Ｌ４に夫々デ
ータＤ1乃至Ｄ4がラッチされる。
【００４９】その後、１クロック毎に制御信号ｔ2及び
ｔ1が交互に立ち上がり、データＤ5乃至Ｄ8が夫々第２
のラッチ回路群を構成するラッチ回路Ｌ５乃至Ｌ８にラ
ッチされ、データＤ9及びＤ12が夫々ラッチ回路Ｌ１乃
至Ｌ４にラッチされ、メモリから読み出されたデータは
４ビットずつ異なるラッチ回路群に交互にラッチされ
る。
ｔ1が交互に立ち上がり、データＤ5乃至Ｄ8が夫々第２
のラッチ回路群を構成するラッチ回路Ｌ５乃至Ｌ８にラ
ッチされ、データＤ9及びＤ12が夫々ラッチ回路Ｌ１乃
至Ｌ４にラッチされ、メモリから読み出されたデータは
４ビットずつ異なるラッチ回路群に交互にラッチされ
る。
【００５０】一方、ラッチ回路Ｌ１乃至Ｌ８の出力側で
は、制御信号ｔA、ｔB、ｔC、ｔD、ｔE、ｔF、ｔG及び
ｔHが外部クロックＣＬＫの１／４クロック毎に順次立
ち上がる。また、制御信号ｔxは制御信号ｔA、ｔC、ｔE
及びｔGと同じタイミングで立ち上がり、制御信号ｔyは
制御信号ｔB、ｔD、ｔF及びｔHと同じタイミングで立ち
上がる。なお、制御信号ｔAはデータＤ9がラッチされる
タイミングより１クロック以上前に立ち上がる。これよ
りも遅いタイミングで制御信号ｔAが立ち上がった場
合、データＤ9乃至Ｄ12がラッチされるタイミングにお
いて少なくともデータＤ4が出力されていないため、こ
のデータが破壊されてしまう。
は、制御信号ｔA、ｔB、ｔC、ｔD、ｔE、ｔF、ｔG及び
ｔHが外部クロックＣＬＫの１／４クロック毎に順次立
ち上がる。また、制御信号ｔxは制御信号ｔA、ｔC、ｔE
及びｔGと同じタイミングで立ち上がり、制御信号ｔyは
制御信号ｔB、ｔD、ｔF及びｔHと同じタイミングで立ち
上がる。なお、制御信号ｔAはデータＤ9がラッチされる
タイミングより１クロック以上前に立ち上がる。これよ
りも遅いタイミングで制御信号ｔAが立ち上がった場
合、データＤ9乃至Ｄ12がラッチされるタイミングにお
いて少なくともデータＤ4が出力されていないため、こ
のデータが破壊されてしまう。
【００５１】このように、本実施例によれば、出力回路
１における制御信号ｔx及びｔyの１周期の長さを外部ク
ロックＣＬＫの半クロック分に相当させても、パラレル
に入力された４ビットのデータを順次シリアルに出力す
ることができる。従って、制御信号ｔx及びｔyの立ち上
げ及び立ち下げの制御が容易になり、広いマージンを確
保することができる。例えば、１クロックが１０ｎ秒で
あれば、立ち上げ及び立ち下げの制御を２．５ｎ秒毎と
することができる。
１における制御信号ｔx及びｔyの１周期の長さを外部ク
ロックＣＬＫの半クロック分に相当させても、パラレル
に入力された４ビットのデータを順次シリアルに出力す
ることができる。従って、制御信号ｔx及びｔyの立ち上
げ及び立ち下げの制御が容易になり、広いマージンを確
保することができる。例えば、１クロックが１０ｎ秒で
あれば、立ち上げ及び立ち下げの制御を２．５ｎ秒毎と
することができる。
【００５２】なお、図６に示す動作では、制御信号ｔA
乃至ｔHがハイとなっている期間が１／４クロック分と
なっているが、この期間を１／２クロック分としてそれ
らのデューティー比を５０％としてもよい。これは、例
えば制御信号ｔA及びｔBの両信号がハイとなっていて
も、制御信号ｔx及びｔyが排他的に切替わるので、ラッ
チ回路Ｌ１及びＬ２の出力端が同時に出力端子ＯＵＴま
で導通することはないためである。このように制御信号
ｔA乃至ｔHのデューティー比を５０％とすることによ
り、これらの立ち上げ及び立ち下げのマージンがより広
くなる。例えば、１クロックが１０ｎ秒であれば、立ち
上げ及び立ち下げの制御を５ｎ秒毎とすることができ
る。
乃至ｔHがハイとなっている期間が１／４クロック分と
なっているが、この期間を１／２クロック分としてそれ
らのデューティー比を５０％としてもよい。これは、例
えば制御信号ｔA及びｔBの両信号がハイとなっていて
も、制御信号ｔx及びｔyが排他的に切替わるので、ラッ
チ回路Ｌ１及びＬ２の出力端が同時に出力端子ＯＵＴま
で導通することはないためである。このように制御信号
ｔA乃至ｔHのデューティー比を５０％とすることによ
り、これらの立ち上げ及び立ち下げのマージンがより広
くなる。例えば、１クロックが１０ｎ秒であれば、立ち
上げ及び立ち下げの制御を５ｎ秒毎とすることができ
る。
【００５３】また、第２の実施例においては、データが
ラッチ回路Ｌ１乃至Ｌ８にラッチされている期間が約２
クロックに設定され、ラッチ回路が８個設けられている
が、データがラッチされている期間がより長く設定され
た場合には、第１の実施例と同様に、より多くのラッチ
回路が必要になる。
ラッチ回路Ｌ１乃至Ｌ８にラッチされている期間が約２
クロックに設定され、ラッチ回路が８個設けられている
が、データがラッチされている期間がより長く設定され
た場合には、第１の実施例と同様に、より多くのラッチ
回路が必要になる。
【００５４】第２の実施例では、制御信号ｔx及びｔyが
別個の信号とされているが、これらを１つの信号から生
成されるものとしてもよい。また、メモリと第２の実施
例の論理回路との間には、読み出されたデータを入力ビ
ット線ＢＬ１乃至ＢＬ４のいずれに乗せるかを選択する
マルチプレクサが設けられている。
別個の信号とされているが、これらを１つの信号から生
成されるものとしてもよい。また、メモリと第２の実施
例の論理回路との間には、読み出されたデータを入力ビ
ット線ＢＬ１乃至ＢＬ４のいずれに乗せるかを選択する
マルチプレクサが設けられている。
【００５５】なお、第１及び第２の実施例は、夫々同時
に読み出された２ビット及び４ビットのデータをシリア
ル化して出力するものであるが、本発明は、同時に読み
出された８ビット、１６ビット、…のデータをシリアル
化して出力するものに適用することもできる。
に読み出された２ビット及び４ビットのデータをシリア
ル化して出力するものであるが、本発明は、同時に読み
出された８ビット、１６ビット、…のデータをシリアル
化して出力するものに適用することもできる。
【００５６】また、第１及び第２の実施例では、複数の
ラッチ回路が２つのラッチ回路群に分けられているが、
４つのラッチ回路群等に分けられていてもよい。外部ク
ロックの周波数が高くなった場合に、出力回路の構成が
複雑になるものの、各制御信号のマージンの確保という
点で有効である。
ラッチ回路が２つのラッチ回路群に分けられているが、
４つのラッチ回路群等に分けられていてもよい。外部ク
ロックの周波数が高くなった場合に、出力回路の構成が
複雑になるものの、各制御信号のマージンの確保という
点で有効である。
【００５７】更に、第１及び第２の実施例においては、
ラッチ回路の出力端に接続されたスイッチの制御信号と
出力回路における制御信号とが同期しているものとして
説明しているが、実際には少なからず信号の伝播に遅延
が生じるので、出力回路における制御信号を遅延を考慮
して設計することが望ましい。
ラッチ回路の出力端に接続されたスイッチの制御信号と
出力回路における制御信号とが同期しているものとして
説明しているが、実際には少なからず信号の伝播に遅延
が生じるので、出力回路における制御信号を遅延を考慮
して設計することが望ましい。
【００５８】一般に、メモリの同時読み出しには、シー
ケンシャル読み出しとよばれるもの及びインタリーヴ読
み出しとよばれるものがある。下記表１乃至表３に各読
み出し方法における読み出し順を示す。なお、表１乃至
表３において、開始アドレスは２進法で示し、読み出し
順は１０進法で示す。
ケンシャル読み出しとよばれるもの及びインタリーヴ読
み出しとよばれるものがある。下記表１乃至表３に各読
み出し方法における読み出し順を示す。なお、表１乃至
表３において、開始アドレスは２進法で示し、読み出し
順は１０進法で示す。
【００５９】
【表１】
【００６０】
【表２】
【００６１】
【表３】
【００６２】本発明は、いずれの読み出し方法に対して
も適用可能である。
も適用可能である。
【００６３】
【発明の効果】以上詳述したように、本発明によれば、
第２の制御手段は第１及び第２のノードと第３のノード
との導通を交互に切替えればよいので、そのための制御
信号を信号ビット出力の度に立ち上げる必要はなく、制
御信号のタイミングマージンを広く確保することができ
る。また、第１のノードに出力端が接続された１個のラ
ッチ回路と第２のノードに出力端が接続された１個のラ
ッチ回路とが同時に各ノードに対して導通となったとし
ても、第２の制御手段により両ラッチ回路にラッチされ
たデータが第３のノードから出力されることはないの
で、第１の制御手段においても、制御信号のタイミング
マージンを広く確保することができる。
第２の制御手段は第１及び第２のノードと第３のノード
との導通を交互に切替えればよいので、そのための制御
信号を信号ビット出力の度に立ち上げる必要はなく、制
御信号のタイミングマージンを広く確保することができ
る。また、第１のノードに出力端が接続された１個のラ
ッチ回路と第２のノードに出力端が接続された１個のラ
ッチ回路とが同時に各ノードに対して導通となったとし
ても、第２の制御手段により両ラッチ回路にラッチされ
たデータが第３のノードから出力されることはないの
で、第１の制御手段においても、制御信号のタイミング
マージンを広く確保することができる。
【図１】本発明の第１の実施例に係る論理回路の構成を
示すブロック図である。
示すブロック図である。
【図２】本発明の第１の実施例に係る論理回路の動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図３】出力回路の変形例を示す回路図である。
【図４】マルチプレクサの例を示す回路図である。
【図５】本発明の第２の実施例に係る論理回路の構成を
示すブロック図である。
示すブロック図である。
【図６】本発明の第２の実施例に係る論理回路の動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図７】従来の論理回路の構成を示すブロック図であ
る。
る。
【図８】従来の論理回路の動作を示すタイミングチャー
トである。
トである。
１、２、１０１：出力回路
Ｌ１、Ｌ２、Ｌ３、Ｌ４、Ｌ５、Ｌ６、Ｌ７、Ｌ８：ラ
ッチ回路 ｔ1、ｔ2、ｔA、ｔB、ｔC、ｔD、ｔE、ｔF、ｔG、ｔH、
ｔx、ｔy、ｔx1、ｔz：制御信号
ッチ回路 ｔ1、ｔ2、ｔA、ｔB、ｔC、ｔD、ｔE、ｔF、ｔG、ｔH、
ｔx、ｔy、ｔx1、ｔz：制御信号
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平11−203863（ＪＰ，Ａ)
特開 平11−176158（ＪＰ，Ａ)
特開 平９−91955（ＪＰ，Ａ)
特開2000−137982（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/20
H03K 21/08
G11C 11/407
Claims (5)
- 【請求項１】 偶数本の入力ビット線と、前記偶数本の
入力ビット線を夫々伝播する複数の信号ビットを第１の
タイミングで同時にラッチする複数個のラッチ回路から
なる第１のラッチ回路群と、前記偶数本の入力ビット線
を夫々伝播する複数の信号ビットを第２のタイミングで
同時にラッチする複数個のラッチ回路からなる第２のラ
ッチ回路群と、前記偶数本の入力ビット線のうち半分の
入力ビット線を伝播する信号をラッチする複数個の前記
ラッチ回路の出力端がワイアドオアされた第１のノード
と、前記偶数本の入力ビット線のうち残りの半分の入力
ビット線を伝播する信号をラッチする複数個の前記ラッ
チ回路の出力端がワイアドオアされた第２のノードと、
前記第１及び第２のノードがワイアドオアされた第３の
ノードと、次の信号ビットをラッチする前までに前記第
１及び第２のラッチ回路群に対し一方のラッチ回路群に
ラッチされている信号ビットを前記第１のノードへ順次
出力した後に他方のラッチ回路群にラッチされている信
号ビットを前記第２のノードへ順次出力させる第１の制
御手段と、前記第１及び第２のノードに順次出力された
信号ビットを、前記両ノードから交互に前記第３のノー
ドへ出力する第２の制御手段と、を有することを特徴と
する論理回路。 - 【請求項２】 前記第１の制御手段は、前記偶数本の入
力ビット線のうち半分の入力ビット線を伝播する信号を
ラッチする複数個の前記ラッチ回路の出力端と前記第１
のノードとの間に夫々設けられた複数の第１の切替手段
と、前記偶数本の入力ビット線のうち残りの半分の入力
ビット線を伝播する信号をラッチする複数個の前記ラッ
チ回路の出力端と前記第２のノードとの間に夫々設けら
れた複数の第２の切替手段と、を有することを特徴とす
る請求項１に記載の論理回路。 - 【請求項３】 前記第２の制御手段は、前記第１のノー
ドと前記第３のノードとの間の導通／非導通と前記第２
のノードと前記第３のノードとの間の導通／非導通とを
排他的に制御するものであることを特徴とする請求項１
又は２に記載の論理回路。 - 【請求項４】 前記第２の制御手段は、周期的に変化す
るパルス信号の立ち上がり及び立ち下がりの両エッジに
よって前記導通／非導通を制御するものであることを特
徴とする請求項３に記載の論理回路。 - 【請求項５】 前記偶数本の入力ビット線は、前記信号
ビットが複数ビット同時に読み出されるメモリセルアレ
イとの間に設けられ、その入力先の入力ビット線を前記
メモリセルアレイにおけるアドレスに関連づけて選択す
るマルチプレクサに接続されていることを特徴とする請
求項１乃至４のいずれか１項に記載の論理回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35150199A JP3471268B2 (ja) | 1999-12-10 | 1999-12-10 | 論理回路 |
| US09/732,443 US6411128B2 (en) | 1999-12-10 | 2000-12-07 | Logical circuit for serializing and outputting a plurality of signal bits simultaneously read from a memory cell array or the like |
| KR1020000074141A KR100356356B1 (ko) | 1999-12-10 | 2000-12-07 | 논리회로 |
| TW089126240A TW506193B (en) | 1999-12-10 | 2000-12-08 | Logical circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35150199A JP3471268B2 (ja) | 1999-12-10 | 1999-12-10 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001168708A JP2001168708A (ja) | 2001-06-22 |
| JP3471268B2 true JP3471268B2 (ja) | 2003-12-02 |
Family
ID=18417731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35150199A Expired - Fee Related JP3471268B2 (ja) | 1999-12-10 | 1999-12-10 | 論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6411128B2 (ja) |
| JP (1) | JP3471268B2 (ja) |
| KR (1) | KR100356356B1 (ja) |
| TW (1) | TW506193B (ja) |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7120761B2 (en) * | 2000-12-20 | 2006-10-10 | Fujitsu Limited | Multi-port memory based on DRAM core |
| JP3717912B2 (ja) * | 2003-11-06 | 2005-11-16 | 沖電気工業株式会社 | インタリーブ装置 |
| US7167025B1 (en) | 2004-02-14 | 2007-01-23 | Herman Schmit | Non-sequentially configurable IC |
| US7425841B2 (en) | 2004-02-14 | 2008-09-16 | Tabula Inc. | Configurable circuits, IC's, and systems |
| US7276933B1 (en) * | 2004-11-08 | 2007-10-02 | Tabula, Inc. | Reconfigurable IC that has sections running at different looperness |
| US7743085B2 (en) | 2004-11-08 | 2010-06-22 | Tabula, Inc. | Configurable IC with large carry chains |
| US7224181B1 (en) * | 2004-11-08 | 2007-05-29 | Herman Schmit | Clock distribution in a configurable IC |
| US7268586B1 (en) * | 2004-11-08 | 2007-09-11 | Tabula, Inc. | Method and apparatus for accessing stored data in a reconfigurable IC |
| US7330050B2 (en) * | 2004-11-08 | 2008-02-12 | Tabula, Inc. | Storage elements for a configurable IC and method and apparatus for accessing data stored in the storage elements |
| US7317331B2 (en) | 2004-11-08 | 2008-01-08 | Tabula, Inc. | Reconfigurable IC that has sections running at different reconfiguration rates |
| US7342415B2 (en) | 2004-11-08 | 2008-03-11 | Tabula, Inc. | Configurable IC with interconnect circuits that also perform storage operations |
| US7236009B1 (en) | 2004-12-01 | 2007-06-26 | Andre Rohe | Operational time extension |
| US7272031B1 (en) * | 2005-03-15 | 2007-09-18 | Tabula, Inc. | Method and apparatus for reduced power cell |
| US7230869B1 (en) * | 2005-03-15 | 2007-06-12 | Jason Redgrave | Method and apparatus for accessing contents of memory cells |
| DE102006032131A1 (de) * | 2005-07-05 | 2007-01-11 | Samsung Electronics Co., Ltd., Suwon | Seriell-Parallel- und Parallel-Seriell-Wandler |
| US7372297B1 (en) | 2005-11-07 | 2008-05-13 | Tabula Inc. | Hybrid interconnect/logic circuits enabling efficient replication of a function in several sub-cycles to save logic and routing resources |
| US7679401B1 (en) | 2005-12-01 | 2010-03-16 | Tabula, Inc. | User registers implemented with routing circuits in a configurable IC |
| US7461362B1 (en) | 2005-12-01 | 2008-12-02 | Tabula, Inc. | Replacing circuit design elements with their equivalents |
| US7489162B1 (en) | 2005-12-01 | 2009-02-10 | Tabula, Inc. | Users registers in a reconfigurable IC |
| US7669097B1 (en) | 2006-03-27 | 2010-02-23 | Tabula, Inc. | Configurable IC with error detection and correction circuitry |
| US7529992B1 (en) | 2006-03-27 | 2009-05-05 | Tabula, Inc. | Configurable integrated circuit with error correcting circuitry |
| US7525344B2 (en) * | 2007-03-20 | 2009-04-28 | Tabula, Inc. | Configurable IC having a routing fabric with storage elements |
| US7535252B1 (en) | 2007-03-22 | 2009-05-19 | Tabula, Inc. | Configurable ICs that conditionally transition through configuration data sets |
| US7928761B2 (en) | 2007-09-06 | 2011-04-19 | Tabula, Inc. | Configuration context switcher with a latch |
| US8863067B1 (en) | 2008-02-06 | 2014-10-14 | Tabula, Inc. | Sequential delay analysis by placement engines |
| US8166435B2 (en) * | 2008-06-26 | 2012-04-24 | Tabula, Inc. | Timing operations in an IC with configurable circuits |
| WO2010033263A1 (en) | 2008-09-17 | 2010-03-25 | Tabula, Inc. | Controllable storage elements for an ic |
| WO2011123151A1 (en) | 2010-04-02 | 2011-10-06 | Tabula Inc. | System and method for reducing reconfiguration power usage |
| WO2013071183A1 (en) | 2011-11-11 | 2013-05-16 | Tabula, Inc. | Content addressable memory in integrated circuit |
| CN112821889B (zh) * | 2019-11-15 | 2024-02-20 | 京东方科技集团股份有限公司 | 输出控制电路、数据传输方法和电子设备 |
| GB2626959A (en) * | 2023-02-08 | 2024-08-14 | Pragmatic Semiconductor Ltd | Memory circuitry |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5714904A (en) * | 1994-06-06 | 1998-02-03 | Sun Microsystems, Inc. | High speed serial link for fully duplexed data communication |
| US6038185A (en) * | 1998-05-12 | 2000-03-14 | Atmel Corporation | Method and apparatus for a serial access memory |
| US6067267A (en) * | 1998-08-12 | 2000-05-23 | Toshiba America Electronic Components, Inc. | Four-way interleaved FIFO architecture with look ahead conditional decoder for PCI applications |
-
1999
- 1999-12-10 JP JP35150199A patent/JP3471268B2/ja not_active Expired - Fee Related
-
2000
- 2000-12-07 KR KR1020000074141A patent/KR100356356B1/ko not_active IP Right Cessation
- 2000-12-07 US US09/732,443 patent/US6411128B2/en not_active Expired - Lifetime
- 2000-12-08 TW TW089126240A patent/TW506193B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US20010003429A1 (en) | 2001-06-14 |
| KR100356356B1 (ko) | 2002-10-19 |
| JP2001168708A (ja) | 2001-06-22 |
| TW506193B (en) | 2002-10-11 |
| US6411128B2 (en) | 2002-06-25 |
| KR20010062206A (ko) | 2001-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3471268B2 (ja) | 論理回路 | |
| US4567579A (en) | Dynamic memory with high speed nibble mode | |
| JP2500740B2 (ja) | デュアルポ―トメモリ | |
| JP2740063B2 (ja) | 半導体記憶装置 | |
| US4603403A (en) | Data output circuit for dynamic memory device | |
| US20020023191A1 (en) | Semiconductor memory device and memory system using the same | |
| US7355899B2 (en) | Pipe latch circuit of multi-bit prefetch-type semiconductor memory device with improved structure | |
| US6687181B2 (en) | Semiconductor memory device with less data transfer delay time | |
| EP0056240A2 (en) | Memory device | |
| EP0269106B1 (en) | Semiconductor memory device | |
| JPH04293135A (ja) | メモリアクセス方式 | |
| US5508967A (en) | Line memory | |
| EP0521165A1 (en) | Semiconductor storing device | |
| JP3238076B2 (ja) | カウンタ回路及びこのカウンタ回路を備えた半導体記憶装置 | |
| US5307323A (en) | Dual-port memory | |
| KR890010914A (ko) | 시리얼 액세스 메모리로 이루어진 반도체 기억장치 | |
| KR930006722A (ko) | 반도체 기억장치 및 그 출력제어 방법 | |
| JP2982902B2 (ja) | 半導体メモリ | |
| JPH08273368A (ja) | 半導体記憶装置 | |
| US4835743A (en) | Semiconductor memory device performing multi-bit Serial operation | |
| US6469954B1 (en) | Device and method for reducing idle cycles in a semiconductor memory device | |
| JPH02137189A (ja) | メモリ回路およびディジタル装置 | |
| JPS61142814A (ja) | デイジタル遅延装置 | |
| JPH11149767A (ja) | Ｄｒａｍ、それを含む集積回路、及びそのテスト方法 | |
| TW297127B (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080912 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080912 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090912 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090912 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100912 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110912 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120912 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130912 Year of fee payment: 10 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |