JP6403786B2 - エンコード回路、ａｄ変換回路、撮像装置、および撮像システム - Google Patents

エンコード回路、ａｄ変換回路、撮像装置、および撮像システム Download PDF

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Description

本発明は、エンコード回路、ＡＤ変換回路、撮像装置、および撮像システムに関する。
カラム部にＡＤ変換機能が内蔵された、いわゆるカラムＡＤＣ型固体撮像装置が開発され、商品化されている。ＡＤ変換機能を実現するＡＤ変換方式の１つとして、シングルスロープ（ＳＳ：Ｓｉｎｇｌｅ Ｓｌｏｐｅ）型ＡＤ変換方式が知られている。ＳＳ型ＡＤ変換方式では、階段状に変化する、ランプ波と呼ばれる参照信号の電圧と、ＡＤ変換の対象である信号の電圧とが比較される。これによって、信号電圧に応じたタイムインターバル（時間軸の大きさ／パルス幅）が生成される。タイムインターバルを何らかの基準クロックでカウントすることによって、ＡＤ変換が行われる。
このシングルスロープ型ＡＤ変換方式の基準クロックが位相情報を持つことによって、ＡＤ変換の精度のさらなる向上が実現されるｔｄｃ（ｔｄｃ：ｔｉｍｅ ｔｏ ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ）ＳＳ型ＡＤ変換方式が提案されている。例えば、ｔｄｃＳＳ型ＡＤ変換方式を用いた構成が特許文献１，２に開示されている。この方式では、基準クロックと、基準クロックと位相が異なる複数のクロック（多相クロック）とを用いることによってタイムインターバルが計測される。この方式を用いた場合、例えば位相情報が２個あれば分解能が１ビット増加する。同様に、例えば位相情報が４個あれば分解能が２ビット増加する。同様に、例えば位相情報が１６個あれば分解能が４ビット増加する。位相情報をより多くすることによって分解能をより高くすることが可能である。ただし、分解能の増加に応じて位相情報はリニアに増加せず、指数的に増加する。このｔｄｃＳＳ型ＡＤ変換方式を用いたカラムＡＤＣ型固体撮像装置では、多相クロックの位相情報を保持するためのラッチ回路がカラム部に内蔵される。
図３７は、第１の従来例のｔｄｃＳＳ型ＡＤ変換回路におけるエンコード回路の構成を示している。図３７に示すエンコード回路１０１０ａは、クロック生成部１０１８ａと、ラッチ部１１０８ａと、カウント部１１０１と、エンコード部１１０６ａとを有する。
クロック生成部１０１８ａは、複数の全差動遅延回路ＤＥ１〜ＤＥ８が環状に接続された遅延回路１１００ａを有する。クロック生成部１０１８ａは、複数の全差動遅延回路ＤＥ１〜ＤＥ８の出力信号に応じた複数の下位位相信号（下位位相信号ＣＫ１〜ＣＫ８と下位位相信号ｘＣＫ１〜ｘＣＫ８）を出力する。下位位相信号ＣＫ１〜ＣＫ８と下位位相信号ｘＣＫ１〜ｘＣＫ８とは、論理状態が略周期的に変化するクロックである。下位位相信号ｘＣＫ１〜ｘＣＫ８は、下位位相信号ＣＫ１〜ＣＫ８を反転した信号である。つまり、下位位相信号ｘＣＫ１〜ｘＣＫ８の論理状態は、下位位相信号ＣＫ１〜ＣＫ８の論理状態と逆である。
全差動遅延回路ＤＥ１〜ＤＥ８は、第１の入力端子（＋）と、第２の入力端子（−）と、第１の出力端子（＋）と、第２の出力端子（−）と、第１の電源端子と、第２の電源端子とを有する。全差動遅延回路ＤＥ１の第１の入力端子（＋）は、全差動遅延回路ＤＥ８の第１の出力端子（＋）に接続されている。全差動遅延回路ＤＥ１の第２の入力端子（−）は、全差動遅延回路ＤＥ８の第２の出力端子（−）に接続されている。全差動遅延回路ＤＥ２〜ＤＥ８の第１の入力端子（＋）はそれぞれ、前段の全差動遅延回路ＤＥ１〜ＤＥ７の第２の出力端子（−）に接続されている。全差動遅延回路ＤＥ２〜ＤＥ８の第２の入力端子（−）はそれぞれ、前段の全差動遅延回路ＤＥ１〜ＤＥ７の第１の出力端子（＋）に接続されている。全差動遅延回路ＤＥ１〜ＤＥ８は、第１の入力端子（＋）に入力された信号を反転し、反転された信号を第２の入力端子（−）から出力する。また、全差動遅延回路ＤＥ１〜ＤＥ８は、第２の入力端子（−）に入力された信号を反転し、反転された信号を第１の入力端子（＋）から出力する。
全差動遅延回路ＤＥ１〜ＤＥ８の第１の出力端子（＋）から出力された信号は、下位位相信号ＣＫ１〜ＣＫ８としてラッチ部１１０８ａに入力される。また、全差動遅延回路ＤＥ１〜ＤＥ８の第２の出力端子（−）から出力された信号は、下位位相信号ｘＣＫ１〜ｘＣＫ８としてラッチ部１１０８ａに入力される。全差動遅延回路ＤＥ１はさらに、パルス入力端子を有する。スタートパルスＳｔａｒｔＰが全差動遅延回路ＤＥ１のパルス入力端子に入力される。
全差動遅延回路ＤＥ１〜ＤＥ８の第１の電源端子に電源電圧ＶＤＤが与えられる。全差動遅延回路ＤＥ１〜ＤＥ８の第２の電源端子にグランド電圧ＧＮＤが与えられる。全差動遅延回路ＤＥ１〜ＤＥ８は、第１の電源端子と第２の電源端子とに与えられた電圧の差に応じた遅延を入力信号に与える。全差動遅延回路ＤＥ１〜ＤＥ８は、第１の入力端子（＋）と第２の入力端子（−）との入力信号を遅延させることにより出力信号を生成する。つまり、全差動遅延回路ＤＥ１〜ＤＥ８は、第１の入力端子（＋）の第１の入力信号に対応する第１の出力信号と、第２の入力端子（−）の第２の入力信号に対応する第２の出力信号とを生成する。第２の出力信号は、第１の出力信号を反転した信号である。
ラッチ部１１０８ａは、クロック生成部１０１８ａから出力された複数の下位位相信号（下位位相信号ＣＫ１〜ＣＫ８と下位位相信号ｘＣＫ１〜ｘＣＫ８）を、制御信号ＣＯが入力されたタイミングでラッチする。
カウント部１１０１は、複数の下位位相信号（下位位相信号ＣＫ１〜ＣＫ８と下位位相信号ｘＣＫ１〜ｘＣＫ８）のいずれか１つに基づいてカウントを行う。例えば、カウント部１１０１は、ラッチ部１１０８ａを通して出力される下位位相信号ｘＣＫ８をカウントクロックとしてカウントを行う。例えば、カウント部１１０１は、下位位相信号ｘＣＫ８の立下りエッジでカウントを行う。
エンコード部１１０６ａは、ラッチ部１１０８ａにラッチされた複数の下位位相信号（下位位相信号ＣＫ１〜ＣＫ８と下位位相信号ｘＣＫ１〜ｘＣＫ８）の状態をエンコードする。これによって、エンコード部１１０６ａは、ラッチ部１１０８ａにラッチされた複数の下位位相信号の状態に基づく２進数を得る。
次に、エンコード回路１０１０ａの動作について説明する。図３８は、スタートパルスＳｔａｒｔＰと、下位位相信号ＣＫ１〜ＣＫ８と、下位位相信号ｘＣＫ１〜ｘＣＫ８との波形を示している。図３８において、横方向は時間を示し、縦方向は電圧を示している。
スタートパルスＳｔａｒｔＰの論理状態がＬ（Ｌｏｗ）状態からＨ（Ｈｉｇｈ）状態に変化することで、遅延回路１１００ａが遷移動作を開始する。この遷移動作では、遅延回路１１００ａを構成するそれぞれの全差動遅延回路ＤＥ１〜ＤＥ８が出力する信号の論理状態が順に変化する。遅延回路１１００ａが遷移動作を開始すると同時にカウント部１１０１がカウントを開始する。また、遅延回路１１００ａが遷移動作を開始すると同時に、図示していない参照信号生成部が参照信号（ランプ波）の生成を開始する。参照信号生成部が生成する参照信号は、時間の経過とともにレベルが単調に増加または減少する。
ＡＤ変換の対象であるアナログ信号と参照信号とが、図示していない比較部に入力される。同時に、下位位相信号ＣＫ１〜ＣＫ８と下位位相信号ｘＣＫ１〜ｘＣＫ８とがラッチ部１１０８ａに入力される。下位位相信号ｘＣＫ８は、ラッチ部１１０８ａを通してカウント部１１０１に入力される。比較部は、ＡＤ変換の対象であるアナログ信号と参照信号とを比較する比較処理を行う。比較部は、参照信号がアナログ信号に対して所定の条件を満たしたタイミングで比較処理を終了し、そのタイミングで制御信号ＣＯを出力する。具体的には、比較部に入力される２つの信号の大小関係が入れ替わると、制御信号ＣＯが反転する。
このとき、ラッチ部１１０８ａは、下位位相信号ＣＫ１〜ＣＫ８と下位位相信号ｘＣＫ１〜ｘＣＫ８との論理状態をラッチする。また、カウント部１１０１はカウント値（上位計数値）をラッチする。ラッチ部１１０８ａにラッチされた下位位相信号ＣＫ１〜ＣＫ８と下位位相信号ｘＣＫ１〜ｘＣＫ８とは、エンコード部１１０６ａによってエンコードされる（２進化）。これによって、デジタルデータの下位データが得られる。カウント部１１０１にラッチされた上位計数値はデジタルデータの上位データを構成する。下位データと上位データとを合わせることによって、アナログ信号のレベルに対応したデジタルデータが得られる。
例えば、図３８に示すように、ラッチ部１１０８ａにラッチされた複数の下位位相信号（下位位相信号ＣＫ１〜ＣＫ８と下位位相信号ｘＣＫ１〜ｘＣＫ８）の状態（複数の下位位相信号のそれぞれの論理状態の組合せ）は、状態０〜１５である。カウント部１１０１が下位位相信号ｘＣＫ８の立下りエッジでカウントを行う場合、カウント部１１０１が１カウントを行う期間（下位位相信号ｘＣＫ８の立下りエッジから次の立下りエッジまでの期間）を１６等分した各期間における複数の下位位相信号の論理状態の組合せが状態０〜１５に対応する。状態０〜１５は、エンコード結果であるエンコード値０〜１５に対応する。
図３９は、第２の従来例のｔｄｃＳＳ型ＡＤ変換回路におけるエンコード回路１０１０ｂの構成を示している。図３９に示すエンコード回路１０１０ｂは、クロック生成部１０１８ｂと、ラッチ部１１０８ｂと、カウント部１１０１と、エンコード部１１０６ｂとを有する。
図３９に示す構成について、図３７に示す構成と異なる点を説明する。クロック生成部１０１８ｂは、複数の全差動遅延回路ＤＥ１〜ＤＥ８が環状に接続された遅延回路１１００ｂを有する。クロック生成部１０１８ｂは、複数の全差動遅延回路ＤＥ１〜ＤＥ８の出力信号に応じた複数の下位位相信号（下位位相信号ＣＫ２，ＣＫ４，ＣＫ６，ＣＫ８と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）を出力する。
クロック生成部１０１８ｂが生成する下位位相信号は、図３７に示すクロック生成部１０１８ａが生成する下位位相信号と同一である。つまり、クロック生成部１０１８ｂは、下位位相信号ＣＫ１〜ＣＫ８と下位位相信号ｘＣＫ１〜ｘＣＫ８とを生成する。クロック生成部１０１８ｂは、生成された複数の下位位相信号（下位位相信号ＣＫ１〜ＣＫ８と下位位相信号ｘＣＫ１〜ｘＣＫ８）の一部のみを、ラッチ部１１０８ｂによるラッチのために出力する。
ラッチ部１１０８ｂは、クロック生成部１０１８ｂから出力された複数の下位位相信号（下位位相信号ＣＫ２，ＣＫ４，ＣＫ６，ＣＫ８と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）を、制御信号ＣＯが入力されたタイミングでラッチする。
エンコード部１１０６ｂは、ラッチ部１１０８ｂにラッチされた複数の下位位相信号（下位位相信号ＣＫ２，ＣＫ４，ＣＫ６，ＣＫ８と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）の状態をエンコードする。これによって、エンコード部１１０６ｂは、ラッチ部１１０８ｂにラッチされた複数の下位位相信号の状態に基づく２進数を得る。
上記以外の点については、図３９に示す構成は図３７に示す構成と略同一である。
図３９に示すエンコード回路１０１０ｂの動作は、ラッチ部１１０８ｂにラッチされる下位位相信号の違いを除いて、図３７に示すエンコード回路１０１０ａの動作と略同一である。図４０は、スタートパルスＳｔａｒｔＰと、下位位相信号ＣＫ１〜ＣＫ８と、下位位相信号ｘＣＫ１〜ｘＣＫ８との波形を示している。図４０において、横方向は時間を示し、縦方向は電圧を示している。
例えば、図４０に示すように、ラッチ部１１０８ｂにラッチされた複数の下位位相信号（下位位相信号ＣＫ２，ＣＫ４，ＣＫ６，ＣＫ８と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）の状態（複数の下位位相信号のそれぞれの論理状態の組合せ）は、状態０〜７である。カウント部１１０１が下位位相信号ｘＣＫ８の立下りエッジでカウントを行う場合、カウント部１１０１が１カウントを行う期間（下位位相信号ｘＣＫ８の立下りエッジから次の立下りエッジまでの期間）を８等分した各期間における複数の下位位相信号の論理状態の組合せが状態０〜７に対応する。状態０〜７は、エンコード結果であるエンコード値０〜７に対応する。
上記の第１の従来例と第２の従来例とのＡＤ変換回路がカラムＡＤＣ型固体撮像装置に適用される場合、カラムＡＤＣ型固体撮像装置は以下のように構成される。画素の列に対応したカラム部の外部に遅延回路１１００ａまたは遅延回路１１００ｂが配置される。カラム部の内部に比較部と、ラッチ部１１０８ａまたはラッチ部１１０８ｂと、エンコード部１１０６ａまたはエンコード部１１０６ｂと、カウント部１１０１とが配置される。画素から出力された画素信号が、ＡＤ変換の対象であるアナログ信号として比較部に入力される。比較部からの制御信号ＣＯが反転した時点で、遅延回路１１００ａまたは遅延回路１１００ｂからの複数の下位位相信号はラッチ部１１０８ａまたはラッチ部１１０８ｂにラッチされる。ラッチ部１１０８ａまたはラッチ部１１０８ｂにラッチされた複数の下位位相信号の状態は、エンコード部１１０６ａまたはエンコード部１１０６ｂによってエンコードされる。エンコード値とカウント部１１０１のカウント値とが、ＡＤ変換結果のデジタルデータとして出力される。
日本国特開２０１１−５５１９６号公報 日本国特開２０１４−６４０５９号公報
しかしながら、従来のエンコード回路と、そのエンコード回路を用いたＡＤ変換回路とでは、以下に示すエンコードエラーが発生しうる。従来のＡＤ変換回路を用いた撮像装置と、その撮像装置を用いた撮像システムとでは、同様のエンコードエラーが発生しうる。
ラッチ部１１０８ａまたはラッチ部１１０８ｂにラッチされた複数の下位位相信号のエンコードでは、フラッシュ型ＡＤ変換回路に用いられる、サーモメータコード（所定の論理状態）を検出する処理が好適である。さらに、比較対象の下位位相信号を変更しながら、この処理を時系列に実施することが好適である。サーモメータコードの検出処理では、２つの下位位相信号の論理状態が所定の状態、例えば“１０”であることが検出される。“０”は信号のＬ状態に対応する。“１”は信号のＨ状態に対応する。
図３７に示すエンコード回路１０１０ａによるエンコードの手順を説明する。図４１は、エンコード回路１０１０ａにおけるスタートパルスＳｔａｒｔＰと、下位位相信号ＣＫ１〜ＣＫ８と、下位位相信号ｘＣＫ１〜ｘＣＫ８との波形を示している。図４１において、横方向は時間を示し、縦方向は電圧を示している。
図４１では、図３８に示す下位位相信号ＣＫ１〜ＣＫ８と下位位相信号ｘＣＫ１〜ｘＣＫ８とが、所定の時間間隔で順に立ち下がる（Ｈ状態からＬ状態に変化する）信号群を構成するように並べられている。具体的には、下位位相信号ｘＣＫ１，ＣＫ２，ｘＣＫ３，ＣＫ４，ｘＣＫ５，ＣＫ６，ｘＣＫ７，ＣＫ８，ＣＫ１，ｘＣＫ２，ＣＫ３，ｘＣＫ４，ＣＫ５，ｘＣＫ６，ＣＫ７，ｘＣＫ８の順番で下位位相信号が並べられている。
図４１に示すように、下位位相信号ｘＣＫ１がＨ状態からＬ状態に変化してから所定の時間（全差動遅延回路ＤＥ１〜ＤＥ８の１つ分の遅延時間に相当）が経過した後、下位位相信号ＣＫ２がＨ状態からＬ状態に変化する。下位位相信号ＣＫ２がＨ状態からＬ状態に変化してから所定の時間が経過した後、下位位相信号ｘＣＫ３がＨ状態からＬ状態に変化する。以降、同様に、下位位相信号ＣＫ４，ｘＣＫ５，ＣＫ６，ｘＣＫ７，ＣＫ８，ＣＫ１，ｘＣＫ２，ＣＫ３，ｘＣＫ４，ＣＫ５，ｘＣＫ６，ＣＫ７，ｘＣＫ８が順次Ｈ状態からＬ状態に変化する。
ラッチ部１１０８ａにラッチされた複数の下位位相信号が上記の順番で並べられた信号群（信号列）において、連続する２つの下位位相信号の論理状態が順次検出される。連続する２つの下位位相信号の論理状態が所定の状態（サーモメータコード）であることが検出された場合、その状態が検出された位置に応じて複数の下位位相信号の状態が判定される。
例えば、信号群において論理状態がＨ状態からＬ状態に変化している位置が検出される。論理状態がＨ状態からＬ状態に変化していることは、信号群を構成する下位位相信号の順番における前側の下位位相信号がＬ状態であり後側の下位位相信号がＨ状態であることと等価である。
例えば、図４１に示す信号群の下から上に向かって、連続する２つの下位位相信号の論理状態が順次検出される。例えば状態７の場合、信号群において、下位位相信号ＣＫ８と下位位相信号ｘＣＫ７との間で論理状態がＨ状態からＬ状態に変化している。他の状態０〜６，８〜１５についても、各状態に応じた２つの下位位相信号の間で論理状態がＨ状態からＬ状態に変化している。つまり、図４１のように並べられた複数の下位位相信号の論理状態が変化している位置を検出することにより複数の下位位相信号の状態を判定することが可能である。
具体的には、以下のステップ（１）からステップ（１６）の処理を時系列で実施することによりエンコードが行われる。
（ステップ（１））・・・状態１５に関する判定
下位位相信号ｘＣＫ８と下位位相信号ＣＫ７との論理状態が比較される。この位置にサーモメータコードがある場合、複数の下位位相信号の状態は状態１５であると判定される。
（ステップ（２））・・・状態１４に関する判定
下位位相信号ＣＫ７と下位位相信号ｘＣＫ６との論理状態が比較される。この位置にサーモメータコードがある場合、複数の下位位相信号の状態は状態１４であると判定される。
（ステップ（３））・・・状態１３に関する判定
下位位相信号ｘＣＫ６と下位位相信号ＣＫ５との論理状態が比較される。この位置にサーモメータコードがある場合、複数の下位位相信号の状態は状態１３であると判定される。
（ステップ（４））・・・状態１２に関する判定
下位位相信号ＣＫ５と下位位相信号ｘＣＫ４との論理状態が比較される。この位置にサーモメータコードがある場合、複数の下位位相信号の状態は状態１２であると判定される。
（ステップ（５））・・・状態１１に関する判定
下位位相信号ｘＣＫ４と下位位相信号ＣＫ３との論理状態が比較される。この位置にサーモメータコードがある場合、複数の下位位相信号の状態は状態１１であると判定される。
（ステップ（６））・・・状態１０に関する判定
下位位相信号ＣＫ３と下位位相信号ｘＣＫ２との論理状態が比較される。この位置にサーモメータコードがある場合、複数の下位位相信号の状態は状態１０であると判定される。
（ステップ（７））・・・状態９に関する判定
下位位相信号ｘＣＫ２と下位位相信号ＣＫ１との論理状態が比較される。この位置にサーモメータコードがある場合、複数の下位位相信号の状態は状態９であると判定される。
（ステップ（８））・・・状態８に関する判定
下位位相信号ＣＫ１と下位位相信号ＣＫ８との論理状態が比較される。この位置にサーモメータコードがある場合、複数の下位位相信号の状態は状態８であると判定される。
（ステップ（９））・・・状態７に関する判定
下位位相信号ＣＫ８と下位位相信号ｘＣＫ７との論理状態が比較される。この位置にサーモメータコードがある場合、複数の下位位相信号の状態は状態７であると判定される。
（ステップ（１０））・・・状態６に関する判定
下位位相信号ｘＣＫ７と下位位相信号ＣＫ６との論理状態が比較される。この位置にサーモメータコードがある場合、複数の下位位相信号の状態は状態６であると判定される。
（ステップ（１１））・・・状態５に関する判定
下位位相信号ＣＫ６と下位位相信号ｘＣＫ５との論理状態が比較される。この位置にサーモメータコードがある場合、複数の下位位相信号の状態は状態５であると判定される。
（ステップ（１２））・・・状態４に関する判定
下位位相信号ｘＣＫ５と下位位相信号ＣＫ４との論理状態が比較される。この位置にサーモメータコードがある場合、複数の下位位相信号の状態は状態４であると判定される。
（ステップ（１３））・・・状態３に関する判定
下位位相信号ＣＫ４と下位位相信号ｘＣＫ３との論理状態が比較される。この位置にサーモメータコードがある場合、複数の下位位相信号の状態は状態３であると判定される。
（ステップ（１４））・・・状態２に関する判定
下位位相信号ｘＣＫ３と下位位相信号ＣＫ２との論理状態が比較される。この位置にサーモメータコードがある場合、複数の下位位相信号の状態は状態２であると判定される。
（ステップ（１５））・・・状態１に関する判定
下位位相信号ＣＫ２と下位位相信号ｘＣＫ１との論理状態が比較される。この位置にサーモメータコードがある場合、複数の下位位相信号の状態は状態１であると判定される。
（ステップ（１６））・・・状態０に関する判定
下位位相信号ｘＣＫ１と下位位相信号ｘＣＫ８との論理状態が比較される。この位置にサーモメータコードがある場合、複数の下位位相信号の状態は状態０であると判定される。
ステップ（１）からステップ（１５）において、複数の下位位相信号の状態が状態１から状態１５のいずれでもないと判定された場合、複数の下位位相信号の状態は状態０である。このため、ステップ（１６）は特に必要ない。
図３９に示すエンコード回路１０１０ｂによるエンコードの手順を説明する。図４２は、エンコード回路１０１０ｂにおけるスタートパルスＳｔａｒｔＰと、下位位相信号ＣＫ２，ＣＫ４，ＣＫ６，ＣＫ８と、下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８との波形を示している。図４２において、横方向は時間を示し、縦方向は電圧を示している。
図４２では、図４０に示す下位位相信号ＣＫ２，ＣＫ４，ＣＫ６，ＣＫ８と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８とが、所定の時間間隔で順に立ち下がる（Ｈ状態からＬ状態に変化する）信号群を構成するように並べられている。具体的には、下位位相信号ＣＫ２，ＣＫ４，ＣＫ６，ＣＫ８，ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８の順番で下位位相信号が並べられている。
図４２に示すように、下位位相信号ＣＫ２がＨ状態からＬ状態に変化してから所定の時間（全差動遅延回路ＤＥ１〜ＤＥ８の２つ分の遅延時間に相当）が経過した後、下位位相信号ＣＫ４がＨ状態からＬ状態に変化する。下位位相信号ＣＫ４がＨ状態からＬ状態に変化してから所定の時間が経過した後、下位位相信号ＣＫ６がＨ状態からＬ状態に変化する。以降、同様に、下位位相信号ＣＫ８，ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８が順次Ｈ状態からＬ状態に変化する。
ラッチ部１１０８ｂにラッチされた複数の下位位相信号が上記の順番で並べられた信号群（信号列）において、連続する２つの下位位相信号の論理状態が順次検出される。連続する２つの下位位相信号の論理状態が所定の状態（サーモメータコード）であることが検出された場合、その状態が検出された位置に応じて複数の下位位相信号の状態が判定される。例えば、信号群において論理状態がＨ状態からＬ状態に変化している位置が検出される。
例えば、図４２に示す信号群の下から上に向かって、連続する２つの下位位相信号の論理状態が順次検出される。例えば状態３の場合、信号群において、下位位相信号ＣＫ８と下位位相信号ＣＫ６との間で論理状態がＨ状態からＬ状態に変化している。他の状態０〜２，４〜７についても、各状態に応じた２つの下位位相信号の間で論理状態がＨ状態からＬ状態に変化している。つまり、図４２のように並べられた複数の下位位相信号の論理状態が変化している位置を検出することにより複数の下位位相信号の状態を判定することが可能である。
具体的には、以下のステップ（１）からステップ（８）を時系列で実施することによりエンコードが行われる。
（ステップ（１））・・・状態７に関する判定
下位位相信号ｘＣＫ８と下位位相信号ｘＣＫ６との論理状態が比較される。この位置にサーモメータコードがある場合、複数の下位位相信号の状態は状態７であると判定される。
（ステップ（２））・・・状態６に関する判定
下位位相信号ｘＣＫ６と下位位相信号ｘＣＫ４との論理状態が比較される。この位置にサーモメータコードがある場合、複数の下位位相信号の状態は状態６であると判定される。
（ステップ（３））・・・状態５に関する判定
下位位相信号ｘＣＫ４と下位位相信号ｘＣＫ２との論理状態が比較される。この位置にサーモメータコードがある場合、複数の下位位相信号の状態は状態５であると判定される。
（ステップ（４））・・・状態４に関する判定
下位位相信号ｘＣＫ２と下位位相信号ＣＫ８との論理状態が比較される。この位置にサーモメータコードがある場合、複数の下位位相信号の状態は状態４であると判定される。
（ステップ（５））・・・状態３に関する判定
下位位相信号ＣＫ８と下位位相信号ＣＫ６との論理状態が比較される。この位置にサーモメータコードがある場合、複数の下位位相信号の状態は状態３であると判定される。
（ステップ（６））・・・状態２に関する判定
下位位相信号ＣＫ６と下位位相信号ＣＫ４との論理状態が比較される。この位置にサーモメータコードがある場合、複数の下位位相信号の状態は状態２であると判定される。
（ステップ（７））・・・状態１に関する判定
下位位相信号ＣＫ４と下位位相信号ＣＫ２との論理状態が比較される。この位置にサーモメータコードがある場合、複数の下位位相信号の状態は状態１であると判定される。
（ステップ（８））・・・状態０に関する判定
下位位相信号ＣＫ２と下位位相信号ｘＣＫ８との論理状態が比較される。この位置にサーモメータコードがある場合、複数の下位位相信号の状態は状態０であると判定される。
ステップ（１）からステップ（７）において、複数の下位位相信号の状態が状態１から状態７のいずれでもないと判定された場合、複数の下位位相信号の状態は状態０である。このため、ステップ（８）は特に必要ない。
上記のエンコードでは、下位位相信号であるクロックの立上りエッジと立下りエッジとの一方のみを基準に時系列で２つの下位位相信号の論理状態が検出される。このため、クロック生成部１０１８ａまたはクロック生成部１０１８ｂが生成するクロックの数が多い場合であってもエンコード回路の回路規模を小さくし、かつ、エンコード回路の構成を簡易にすることができる。
しかし、遅延回路１１００ａを用いるｔｄｃＳＳ型ＡＤ変換回路がサーモメータコードの検出によりエンコードを行う場合、ラッチ部１１０８ａにおいて、遅延回路１１００ａからの１６個の下位位相信号（下位位相信号ＣＫ１〜ＣＫ８と下位位相信号ｘＣＫ１〜ｘＣＫ８）を保持するための１６個のラッチ回路が必要である。このため、ラッチ部１１０８ａの回路規模が大きくなる。この結果、ラッチ回路を制御するラッチ制御部に大きなドライブ能力が必要である。
ラッチ制御部のドライブ能力が十分でない場合、複数のラッチ回路が多相クロックの位相情報を略同時に保持することが困難である。複数のラッチ回路が多相クロックの位相情報を略同時に保持しないと、エンコードエラーが発生する。つまり、ＡＤ変換が正しく行われない。
ラッチ部１１０８ａと比較して、ラッチ部１１０８ｂの回路規模は低減されている。しかし、ラッチ部１１０８ｂの回路規模をさらに低減することが望ましい。
本発明は、ラッチ部の回路規模を低減することができるエンコード回路、ＡＤ変換回路、撮像装置、および撮像システムを提供する。
本発明の第１の態様によれば、エンコード回路は、入力信号を遅延させることにより出力信号を生成するｎ（ｎは、２以上である２のべき乗）個の遅延ユニットが接続された遅延回路を有し、複数の前記遅延ユニットの前記出力信号に応じた複数の遅延信号を出力するクロック生成部と、制御信号が入力されたタイミングで複数の前記遅延信号をラッチするラッチ部と、前記ラッチ部にラッチされた複数の前記遅延信号の状態をエンコードするエンコード部と、を有し、前記エンコード部は、信号群に含まれる２つ以上の前記遅延信号の論理状態がＨｉｇｈからＬｏｗに変化する位置を検出する第１の動作であって、前記信号群は、前記ラッチ部にラッチされた複数の前記遅延信号の少なくとも２つで構成され、前記信号群に含まれる全ての前記遅延信号が複数の前記遅延ユニットの接続の順番に基づく順番に並べられている第１の動作と、前記信号群に含まれる２つ以上の前記遅延信号の論理状態がＬｏｗからＨｉｇｈに変化する位置を検出する第２の動作と、前記信号群に含まれる少なくとも１つの前記遅延信号を含む２つ以上の信号の論理状態が所定の状態であることを検出する第３の動作であって、前記第１の動作および前記第２の動作と異なる第３の動作と、を行うことにより複数の前記遅延信号の状態をエンコードする。
本発明の第２の態様によれば、第１の態様において、前記第３の動作は、第１の信号と第２の信号との論理状態が異なることを検出する動作であって、前記第１の信号は、前記信号群に含まれ、前記第２の信号は、前記信号群に含まれず、前記第２の信号は、前記第１の信号と異なる前記遅延信号を反転した信号であってもよい。
本発明の第３の態様によれば、第１の態様において、前記第３の動作は、前記信号群に含まれる、連続する２つの前記遅延信号の両方の論理状態が同一であることを検出する動作であってもよい。
本発明の第４の態様によれば、第１の態様において、前記遅延ユニットは、入力信号を反転かつ遅延させることにより出力信号を生成する反転遅延ユニットであってもよい。
本発明の第５の態様によれば、ＡＤ変換回路は、前記エンコード回路と、時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、ＡＤ変換の対象であるアナログ信号と前記参照信号とを比較する比較処理を行い、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで前記比較処理を終了し、前記タイミングで前記制御信号を出力する比較部と、複数の前記遅延信号のいずれか１つに基づいてカウントを行うカウント部と、を有する。
本発明の第６の態様によれば、撮像装置は、前記ＡＤ変換回路と、行列状に配置された複数の画素を有し、複数の前記画素は光電変換素子を有する撮像部と、を有し、前記アナログ信号は、前記画素信号に応じた信号であり、前記比較部と、前記ラッチ部と、前記エンコード部と、前記カウント部とは、複数の前記画素の配列の１列または複数列毎に配置されている。
本発明の第７の態様によれば、撮像システムは、前記撮像装置を有する。
上記の各態様によれば、ラッチ部にラッチされた複数の遅延信号の状態がエンコードされるとき、第１の動作と第２の動作と第３の動作とが行われる。このため、ラッチ部にラッチされる遅延信号の数が低減される。この結果、ラッチ部の回路規模を低減することができる。
本発明の第１の実施形態のエンコード回路の構成を示すブロック図である。 本発明の第１の実施形態のラッチ部とエンコード部との構成を示すブロック図である。 本発明の第１の実施形態のエンコード回路の動作を示すタイミングチャートである。 本発明の第１の実施形態のエンコードの手順を示すタイミングチャートである。 本発明の第１の実施形態のエンコードの手順を示すタイミングチャートである。 本発明の第２の実施形態のエンコード回路の構成を示すブロック図である。 本発明の第２の実施形態のラッチ部とエンコード部との構成を示すブロック図である。 本発明の第２の実施形態のエンコード回路の動作を示すタイミングチャートである。 本発明の第２の実施形態のエンコードの手順を示すタイミングチャートである。 本発明の第２の実施形態のエンコードの手順を示すタイミングチャートである。 本発明の第３の実施形態のエンコード回路の構成を示すブロック図である。 本発明の第３の実施形態のラッチ部とエンコード部との構成を示すブロック図である。 本発明の第３の実施形態のエンコード回路の動作を示すタイミングチャートである。 本発明の第３の実施形態のエンコードの手順を示すタイミングチャートである。 本発明の第３の実施形態のエンコードの手順を示すタイミングチャートである。 本発明の第４の実施形態のエンコード回路の構成を示すブロック図である。 本発明の第４の実施形態のラッチ部とエンコード部との構成を示すブロック図である。 本発明の第４の実施形態のエンコード回路の動作を示すタイミングチャートである。 本発明の第４の実施形態のエンコードの手順を示すタイミングチャートである。 本発明の第４の実施形態のエンコードの手順を示すタイミングチャートである。 本発明の第５の実施形態のエンコード回路の構成を示すブロック図である。 本発明の第５の実施形態のラッチ部とエンコード部との構成を示すブロック図である。 本発明の第５の実施形態のエンコード回路の動作を示すタイミングチャートである。 本発明の第５の実施形態のエンコードの手順を示すタイミングチャートである。 本発明の第５の実施形態のエンコードの手順を示すタイミングチャートである。 本発明の第６の実施形態のエンコード回路の構成を示すブロック図である。 本発明の第６の実施形態のラッチ部とエンコード部との構成を示すブロック図である。 本発明の第６の実施形態のエンコード回路の動作を示すタイミングチャートである。 本発明の第６の実施形態のエンコードの手順を示すタイミングチャートである。 本発明の第６の実施形態のエンコードの手順を示すタイミングチャートである。 本発明の第７の実施形態のエンコード回路の構成を示すブロック図である。 本発明の第７の実施形態のラッチ部とエンコード部との構成を示すブロック図である。 本発明の第７の実施形態のエンコード回路の動作を示すタイミングチャートである。 本発明の第７の実施形態のエンコードの手順を示すタイミングチャートである。 本発明の第８の実施形態の撮像装置の構成を示すブロック図である。 本発明の第９の実施形態のデジタルカメラの構成を示すブロック図である。 第１の従来例のｔｄｃＳＳ型ＡＤ変換回路におけるエンコード回路の構成を示すブロック図である。 第１の従来例のｔｄｃＳＳ型ＡＤ変換回路におけるエンコード回路の動作を示すタイミングチャートである。 第２の従来例のｔｄｃＳＳ型ＡＤ変換回路におけるエンコード回路の構成を示すブロック図である。 第２の従来例のｔｄｃＳＳ型ＡＤ変換回路におけるエンコード回路の動作を示すタイミングチャートである。 第１の従来例のｔｄｃＳＳ型ＡＤ変換回路におけるエンコード回路の動作を示すタイミングチャートである。 第２の従来例のｔｄｃＳＳ型ＡＤ変換回路におけるエンコード回路の動作を示すタイミングチャートである。
図面を参照し、本発明の実施形態を説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態のエンコード回路１０ａの構成を示している。図１に示すように、エンコード回路１０ａは、クロック生成部１８ａと、ラッチ部１０８ａと、カウント部１０１と、エンコード部１０６ａとを有する。
クロック生成部１８ａは、複数の全差動遅延回路ＤＥ１〜ＤＥ８（遅延ユニット）が環状に接続された遅延回路１００ａを有する。クロック生成部１８ａは、複数の全差動遅延回路ＤＥ１〜ＤＥ８の出力信号に応じた複数の下位位相信号（下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）を出力する。
クロック生成部１８ａが生成する下位位相信号（遅延信号）は、図３７に示すクロック生成部１０１８ａが生成する下位位相信号と同一である。つまり、クロック生成部１８ａは、下位位相信号ＣＫ１〜ＣＫ８と下位位相信号ｘＣＫ１〜ｘＣＫ８とを生成する。下位位相信号ＣＫ１〜ＣＫ８と下位位相信号ｘＣＫ１〜ｘＣＫ８とは、論理状態が略周期的に変化するクロックである。下位位相信号ｘＣＫ１〜ｘＣＫ８は、下位位相信号ＣＫ１〜ＣＫ８を反転した信号である。つまり、下位位相信号ｘＣＫ１〜ｘＣＫ８の論理状態は、下位位相信号ＣＫ１〜ＣＫ８の論理状態と逆である。クロック生成部１８ａは、生成された複数の下位位相信号（下位位相信号ＣＫ１〜ＣＫ８と下位位相信号ｘＣＫ１〜ｘＣＫ８）の一部のみを、ラッチ部１０８ａによるラッチのために出力する。
全差動遅延回路ＤＥ１〜ＤＥ８は、第１の入力端子（＋）と、第２の入力端子（−）と、第１の出力端子（＋）と、第２の出力端子（−）と、第１の電源端子と、第２の電源端子とを有する。これらの端子についての説明は、前述した説明と同一である。全差動遅延回路ＤＥ１〜ＤＥ８は、第１の入力端子（＋）と第２の入力端子（−）との入力信号を遅延させることにより出力信号を生成する。つまり、全差動遅延回路ＤＥ１〜ＤＥ８は、第１の入力端子（＋）の第１の入力信号に対応する第１の出力信号と、第２の入力端子（−）の第２の入力信号に対応する第２の出力信号とを生成する。第２の出力信号は、第１の出力信号を反転した信号である。
第１の実施形態では、遅延回路１００ａは、複数の第１の遅延ユニットである全差動遅延回路ＤＥ１，ＤＥ３，ＤＥ５，ＤＥ７と、複数の第２の遅延ユニットである全差動遅延回路ＤＥ２，ＤＥ４，ＤＥ６，ＤＥ８とを有する。第１の遅延ユニットと第２の遅延ユニットとはそれぞれ、複数の全差動遅延回路ＤＥ１〜ＤＥ８の接続において２個毎に配置されている。第１の遅延ユニットは、２つの第２の遅延ユニットの間に接続されている。第２の遅延ユニットは、２つの第１の遅延ユニットの間に接続されている。つまり、第１の遅延ユニットと第２の遅延ユニットとは、複数の全差動遅延回路ＤＥ１〜ＤＥ８の接続において交互に配置されている。
クロック生成部１８ａは、複数の第１の遅延ユニットによって生成された複数の第１の出力信号である下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７を出力する。また、クロック生成部１８ａは、複数の第２の遅延ユニットによって生成された複数の第２の出力信号である下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８を出力する。
遅延回路１００ａは、ｎ（ｎは、２以上である２のべき乗）個の遅延ユニットを有する回路であればよい。遅延回路１００ａを構成する遅延ユニットは全差動遅延回路であることが望ましい。しかし、遅延回路１００ａを構成する遅延ユニットはこれに限らない。
ラッチ部１０８ａは、クロック生成部１８ａから出力された複数の下位位相信号（下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）を、制御信号ＣＯが入力されたタイミングでラッチする。
カウント部１０１は、複数の下位位相信号（下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）のいずれか１つに基づいてカウントを行う。例えば、カウント部１０１は、ラッチ部１０８ａを通して出力される下位位相信号ｘＣＫ８をカウントクロックとしてカウントを行う。例えば、カウント部１０１は、下位位相信号ｘＣＫ８の立下りエッジでカウントを行う。エンコード回路１０ａがカウント部１０１を有していなくてもよい。
エンコード部１０６ａは、ラッチ部１０８ａにラッチされた複数の下位位相信号（下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）の状態をエンコードする。これによって、エンコード部１０６ａは、ラッチ部１０８ａにラッチされた複数の下位位相信号の状態に基づく２進数を得る。
次に、エンコード回路１０ａの動作について説明する。スタートパルスＳｔａｒｔＰ、下位位相信号ＣＫ１〜ＣＫ８、下位位相信号ｘＣＫ１〜ｘＣＫ８の波形は、図３８に示す波形と略同一である。
スタートパルスＳｔａｒｔＰの論理状態がＬ（Ｌｏｗ）状態からＨ（Ｈｉｇｈ）状態に変化することで、遅延回路１００ａが遷移動作を開始する。この遷移動作では、遅延回路１００ａを構成するそれぞれの全差動遅延回路ＤＥ１〜ＤＥ８が出力する信号の論理状態が順に変化する。遅延回路１００ａが遷移動作を開始すると同時にカウント部１０１がカウントを開始する。また、遅延回路１００ａが遷移動作を開始すると同時に、図示していない参照信号生成部が参照信号（ランプ波）の生成を開始する。参照信号生成部が生成する参照信号は、時間の経過とともにレベルが単調に増加または減少する。
ＡＤ変換の対象であるアナログ信号と参照信号とが、図示していない比較部に入力される。同時に、下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８とがラッチ部１０８ａに入力される。下位位相信号ｘＣＫ８は、ラッチ部１０８ａを通してカウント部１０１に入力される。比較部は、ＡＤ変換の対象であるアナログ信号と参照信号とを比較する比較処理を行う。比較部は、参照信号がアナログ信号に対して所定の条件を満たしたタイミングで比較処理を終了し、そのタイミングで制御信号ＣＯを出力する。具体的には、比較部に入力される２つの信号の大小関係が入れ替わると、制御信号ＣＯが反転する。
このとき、ラッチ部１０８ａは、下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８との論理状態をラッチする。また、カウント部１０１はカウント値（上位計数値）をラッチする。ラッチ部１０８ａにラッチされた下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８とは、エンコード部１０６ａによってエンコードされる（２進化）。これによって、デジタルデータの下位データが得られる。カウント部１０１にラッチされた上位計数値はデジタルデータの上位データを構成する。下位データと上位データとを合わせることによって、アナログ信号のレベルに対応したデジタルデータが得られる。
例えば、図３８と同様に、クロック生成部１８ａによって生成された複数の下位位相信号（下位位相信号ＣＫ１〜ＣＫ８と下位位相信号ｘＣＫ１〜ｘＣＫ８）の状態（複数の下位位相信号のそれぞれの論理状態の組合せ）は、状態０〜１５である。カウント部１０１が下位位相信号ｘＣＫ８の立下りエッジでカウントを行う場合、カウント部１０１が１カウントを行う期間（下位位相信号ｘＣＫ８の立下りエッジから次の立下りエッジまでの期間）を１６等分した各期間における複数の下位位相信号の論理状態の組合せが状態０〜１５に対応する。状態０〜１５は、エンコード結果であるエンコード値０〜１５に対応する。
エンコード部１０６ａは、第１の動作と、第２の動作と、第３の動作とを行うことにより複数の下位位相信号の状態をエンコードする。第１の動作では、エンコード部１０６ａは、信号群に含まれる２つ以上の下位位相信号の論理状態がＨｉｇｈからＬｏｗに変化する位置を検出する。信号群は、ラッチ部１０８ａにラッチされた複数の下位位相信号（下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）の少なくとも２つで構成される。第１の実施形態における信号群は、ラッチ部１０８ａにラッチされた複数の下位位相信号の全てで構成される。信号群に含まれる全ての下位位相信号が複数の全差動遅延回路ＤＥ１〜ＤＥ８の接続の順番に基づく順番に並べられている。つまり、第１の動作では、エンコード部１０６ａは、信号群における連続する２つの下位位相信号の論理状態がＨｉｇｈとＬｏｗとであることを検出する。
第２の動作では、エンコード部１０６ａは、信号群に含まれる２つ以上の下位位相信号の論理状態がＬｏｗからＨｉｇｈに変化する位置を検出する。つまり、第２の動作では、エンコード部１０６ａは、信号群における連続する２つの下位位相信号の論理状態がＬｏｗとＨｉｇｈとであることを検出する。
第３の動作では、エンコード部１０６ａは、信号群に含まれる少なくとも１つの下位位相信号を含む２つ以上の下位位相信号の論理状態が所定の状態であることを検出する。第３の動作は、第１の動作および第２の動作と異なる。第１の実施形態における第３の動作では、エンコード部１０６ａは、信号群に含まれる、連続する２つの下位位相信号の両方の論理状態が同一であることを検出する。第３の動作は、第１の動作と第２の動作との間に行われる。
図２は、ラッチ部１０８ａとエンコード部１０６ａとの構成を示している。
ラッチ部１０８ａは、複数のラッチ回路Ｌ＿１〜Ｌ＿８と、複数のスイッチＳＴ１＿１〜ＳＴ８＿１と、複数のスイッチＳＴ１＿２〜ＳＴ８＿２と、スイッチｘＳＴ８＿１とを有する。便宜のため、ラッチ回路Ｌ＿４〜Ｌ＿６と、スイッチＳＴ４＿１〜ＳＴ６＿１と、スイッチＳＴ４＿２〜ＳＴ６＿２とは図示されていない。ラッチ回路Ｌ＿１〜Ｌ＿８は、図示していない比較部からの制御信号ＣＯが反転したタイミングで複数の下位位相信号（下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）の状態をラッチする。制御信号ＳＷ１＿１〜ＳＷ８＿１と制御信号ＳＷ１＿２〜ＳＷ８＿２とは、ラッチ回路Ｌ＿１〜Ｌ＿８にラッチされた複数の下位位相信号のいずれか１つをラッチ回路Ｌ＿１〜Ｌ＿８の出力端子Ｑからエンコード部１０６ａに出力するためのスイッチＳＴ１＿１〜ＳＴ８＿１とスイッチＳＴ１＿２〜ＳＴ８＿２とを制御する信号である。制御信号ｘＳＷ８＿１は、ラッチ回路Ｌ＿８にラッチされた下位位相信号ｘＣＫ８を反転した信号（下位位相信号ＣＫ８に相当）をラッチ回路Ｌ＿８の反転出力端子ＱＢからエンコード部１０６ａに出力するためのスイッチｘＳＴ８＿１を制御する信号である。
エンコード部１０６ａは、ＡＮＤ回路ＡＮＤ０，ＡＮＤ１，ＡＮＤ２と、ＲＳラッチＲＳ０と、カウンタ回路ＣＮ０とを有する。スイッチＳＴ１＿１〜ＳＴ８＿１とスイッチｘＳＴ８＿１とを介してラッチ回路Ｌ＿１〜Ｌ＿８の出力端子Ｑとラッチ回路Ｌ＿８の反転出力端子ＱＢとから出力された下位位相信号を反転した信号はＡＮＤ回路ＡＮＤ０の第１の入力端子に入力される。スイッチＳＴ１＿２〜ＳＴ８＿２を介してラッチ回路Ｌ＿１〜Ｌ＿８の出力端子Ｑから出力された下位位相信号はＡＮＤ回路ＡＮＤ０の第２の入力端子に入力される。ＡＮＤ回路ＡＮＤ０は、入力された２つの信号のＡＮＤ演算を行う。ＡＮＤ回路ＡＮＤ０から出力された信号と制御信号ＬＡＴＳＥＴとがＡＮＤ回路ＡＮＤ１に入力される。ＡＮＤ回路ＡＮＤ１は、入力された２つの信号のＡＮＤ演算を行う。ＡＮＤ演算の結果を示す検出信号ＤＥＴがＡＮＤ回路ＡＮＤ１から出力される。
ＡＮＤ回路ＡＮＤ１からの検出信号ＤＥＴと制御信号ＲＳＬＲＳＴとがＲＳラッチＲＳ０に入力される。ＲＳラッチＲＳ０は、制御信号ＲＳＬＲＳＴによってリセットが行われた後、検出信号ＤＥＴがＬ状態からＨ状態に変化するときに出力信号をＬ状態からＨ状態に変化させる。その後、ＲＳラッチＲＳ０は、制御信号ＲＳＬＲＳＴによってリセットが行われるまで、検出信号ＤＥＴの状態にかかわらず出力信号をＨ状態に保つ。ＲＳラッチＲＳ０の出力信号と制御信号ＬＡＴＣＮＴとがＡＮＤ回路ＡＮＤ２に入力される。ＡＮＤ回路ＡＮＤ２は、入力された２つの信号のＡＮＤ演算を行う。ＡＮＤ演算の結果を示す下位計数信号ＣＮＴＣＬＫがＡＮＤ回路ＡＮＤ２から出力される。ＡＮＤ回路ＡＮＤ２からの下位計数信号ＣＮＴＣＬＫがカウンタ回路ＣＮ０に入力される。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫをカウントクロックとしてカウントを行う。カウンタ回路ＣＮ０のカウント値は、制御信号ＣＬＲＳＴによってリセットされる。
例えば、カウンタ回路ＣＮ０は、４ビットのダウンカウンタ回路である。カウンタ回路ＣＮ０は、４ビットの出力信号ＤＯ［３：０］を出力する。
エンコード回路１０ａによるエンコードの手順を説明する。図３は、エンコード回路１０ａにおけるスタートパルスＳｔａｒｔＰと、下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７と、下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８との波形を示している。図３において、横方向は時間を示し、縦方向は電圧を示している。
図３では、下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８とが、所定の時間間隔で順に立ち下がる（Ｈ状態からＬ状態に変化する）信号群を構成するように並べられている。具体的には、下位位相信号ＣＫ１，ｘＣＫ２，ＣＫ３，ｘＣＫ４，ＣＫ５，ｘＣＫ６，ＣＫ７，ｘＣＫ８の順番で下位位相信号が並べられている。この信号群において、複数の下位位相信号は、カウント部１０１のカウントクロックである下位位相信号ｘＣＫ８を基準に、複数の全差動遅延回路ＤＥ１〜ＤＥ８の接続の順番に基づく順番に並べられている。複数の全差動遅延回路ＤＥ１〜ＤＥ８の接続の順番において、より前の全差動遅延回路から出力された下位位相信号が、信号群において、より前に配置されている。
具体的には、下位位相信号ｘＣＫ８を出力する全差動遅延回路ＤＥ８に接続された全差動遅延回路ＤＥ１からの下位位相信号ＣＫ１が先頭に配置されている。さらに、複数の下位位相信号の順番が、全差動遅延回路ＤＥ１〜ＤＥ８の接続の順番と同一になるように、各全差動遅延回路が出力する下位位相信号が並べられている。複数の下位位相信号が、所定の時間間隔で順に立ち上がる（Ｌ状態からＨ状態に変化する）信号群を構成するように並べられていてもよい。
図３に示すように、下位位相信号ＣＫ１がＨ状態からＬ状態に変化してから所定の時間（全差動遅延回路ＤＥ１〜ＤＥ８の１つ分の遅延時間に相当）が経過した後、下位位相信号ｘＣＫ２がＨ状態からＬ状態に変化する。下位位相信号ｘＣＫ２がＨ状態からＬ状態に変化してから所定の時間が経過した後、下位位相信号ＣＫ３がＨ状態からＬ状態に変化する。以降、同様に、下位位相信号ｘＣＫ４，ＣＫ５，ｘＣＫ６，ＣＫ７，ｘＣＫ８が順次Ｈ状態からＬ状態に変化する。
ラッチ部１０８ａにラッチされた複数の下位位相信号が上記の順番で並べられた信号群（信号列）において、連続する２つの下位位相信号の論理状態が順次検出される。連続する２つの下位位相信号の論理状態が所定の状態（サーモメータコード）であることが検出された場合、その状態が検出された位置に応じて複数の下位位相信号の状態が判定される。
例えば、図３に示す信号群の下から上に向かって、連続する２つの下位位相信号の論理状態が順次検出される。状態９〜１５の場合、信号群において、連続する２つの下位位相信号の間で論理状態がＨ状態からＬ状態に変化している。状態８の場合、信号群において、全ての下位位相信号の論理状態がＨ状態である。任意の連続する２つの下位位相信号の論理状態がＨ状態である状態は状態８のみである。第１の実施形態では、下位位相信号ＣＫ１と下位位相信号ｘＣＫ８との両方がＨ状態であることが検出されたとき、複数の下位位相信号の状態が状態８であると判定される。状態１〜７の場合、信号群において、連続する２つの下位位相信号の間で論理状態がＬ状態からＨ状態に変化している。状態０の場合、信号群において、全ての下位位相信号の論理状態がＬ状態である。第１の実施形態では、状態１〜１５が検出されなかったとき、複数の下位位相信号の状態が状態０であると判定される。
具体的には、以下のステップ（１）からステップ（１５）の処理を時系列で実施することによりエンコードが行われる。第１の実施形態の説明において、“０”は信号のＬ状態に対応する。“１”は信号のＨ状態に対応する。これは、他の実施形態の説明においても同様である。
（ステップ（１））・・・状態１５に関する判定
下位位相信号ｘＣＫ８と下位位相信号ＣＫ７との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態１５であると判定される。ステップ（１）は第１の動作に対応する。
（ステップ（２））・・・状態１４に関する判定
下位位相信号ＣＫ７と下位位相信号ｘＣＫ６との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態１４であると判定される。ステップ（２）は第１の動作に対応する。
（ステップ（３））・・・状態１３に関する判定
下位位相信号ｘＣＫ６と下位位相信号ＣＫ５との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態１３であると判定される。ステップ（３）は第１の動作に対応する。
（ステップ（４））・・・状態１２に関する判定
下位位相信号ＣＫ５と下位位相信号ｘＣＫ４との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態１２であると判定される。ステップ（４）は第１の動作に対応する。
（ステップ（５））・・・状態１１に関する判定
下位位相信号ｘＣＫ４と下位位相信号ＣＫ３との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態１１であると判定される。ステップ（５）は第１の動作に対応する。
（ステップ（６））・・・状態１０に関する判定
下位位相信号ＣＫ３と下位位相信号ｘＣＫ２との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態１０であると判定される。ステップ（６）は第１の動作に対応する。
（ステップ（７））・・・状態９に関する判定
下位位相信号ｘＣＫ２と下位位相信号ＣＫ１との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態９であると判定される。ステップ（７）は第１の動作に対応する。
（ステップ（８））・・・状態８に関する判定
下位位相信号ＣＫ１と下位位相信号ｘＣＫ８との論理状態が比較される。この位置にサーモメータコード“１１”がある場合、複数の下位位相信号の状態は状態８であると判定される。ステップ（８）は第３の動作に対応する。
（ステップ（９））・・・状態７に関する判定
下位位相信号ｘＣＫ８と下位位相信号ＣＫ７との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態７であると判定される。ステップ（９）は第２の動作に対応する。
（ステップ（１０））・・・状態６に関する判定
下位位相信号ＣＫ７と下位位相信号ｘＣＫ６との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態６であると判定される。ステップ（１０）は第２の動作に対応する。
（ステップ（１１））・・・状態５に関する判定
下位位相信号ｘＣＫ６と下位位相信号ＣＫ５との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態５であると判定される。ステップ（１１）は第２の動作に対応する。
（ステップ（１２））・・・状態４に関する判定
下位位相信号ＣＫ５と下位位相信号ｘＣＫ４との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態４であると判定される。ステップ（１２）は第２の動作に対応する。
（ステップ（１３））・・・状態３に関する判定
下位位相信号ｘＣＫ４と下位位相信号ＣＫ３との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態３であると判定される。ステップ（１３）は第２の動作に対応する。
（ステップ（１４））・・・状態２に関する判定
下位位相信号ＣＫ３と下位位相信号ｘＣＫ２との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態２であると判定される。ステップ（１４）は第２の動作に対応する。
（ステップ（１５））・・・状態１に関する判定
下位位相信号ｘＣＫ２と下位位相信号ＣＫ１との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態１であると判定される。ステップ（１５）は第２の動作に対応する。
ステップ（１）からステップ（１５）において、複数の下位位相信号の状態が状態１から状態１５のいずれでもないと判定された場合、複数の下位位相信号の状態は状態０である。このため、状態０に関する判定は特に必要ない。エンコード部１０６ａがサーモメータコードを検出するとき、上記の手順が実現されるように、制御信号ＳＷ１＿１〜ＳＷ８＿１と、制御信号ＳＷ１＿２〜ＳＷ８＿２と、制御信号ｘＳＷ８＿１とが制御される。
図４と図５とは、エンコードに関係する各信号の波形を示している。図４と図５とにおいて、横方向は時間を示し、縦方向は電圧を示している。状態７のエンコードである第１のエンコードと、状態３のエンコードである第２のエンコードとが連続的に行われる例を説明する。この例は、撮像装置におけるリセットレベルと信号レベルとの減算に適用可能である。この例では、状態３に対応するエンコード値３から、状態７に対応するエンコード値７を減算した値−４が得られる。
動作の概略を説明する。制御信号ＳＷ１＿１〜ＳＷ８＿１と、制御信号ＳＷ１＿２〜ＳＷ８＿２とにより、下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８とが保持されているラッチ回路Ｌ＿１〜Ｌ＿８のいずれか２つから下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊が出力される。第１の実施形態の説明における＊は、１から８のいずれかの整数である。また、制御信号ｘＳＷ８＿１により、下位位相信号ｘＣＫ８が保持されているラッチ回路Ｌ＿８から、下位位相信号ｘＣＫ８を反転した下位位相信号ＣＫ８が出力される。２つのラッチ回路から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊はエンコード部１０６ａに入力される。エンコード部１０６ａは、入力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊に基づいてサーモメータコードを検出する。この例では、サーモメータコードは、Ｈ状態からＬ状態へ変化するエッジ位置と、Ｌ状態からＨ状態へ変化するエッジ位置と、連続する２つのＨ状態とに対応する論理状態である。
１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊を反転した信号とのＡＮＤ演算の結果がＨ状態となった場合、サーモメータコードが検出される。サーモメータコードが検出されたタイミングで、下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８との状態に応じた数のパルスを有する下位計数信号ＣＮＴＣＬＫの生成が開始される。同時に、カウンタ回路ＣＮ０が下位計数信号ＣＮＴＣＬＫのカウントを開始する。カウントが終了したときのカウンタ回路ＣＮ０のカウント値ＤＯ［０］〜ＤＯ［３］がエンコード結果である。
ステップ（１）からステップ（１５）における詳細な動作を説明する。所定の条件を満足するタイミングで、図示していない比較部からの制御信号ＣＯの論理状態が変化する。これによって、クロック生成部１８ａから出力された下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８との論理状態がラッチ部１０８ａに保持される。
続いて、図４に示す第１のエンコードが開始される。制御信号ＲＳＬＲＳＴによりＲＳラッチＲＳ０がリセットされる。この時点のＲＳラッチＲＳ０の出力信号はＬ状態である。また、制御信号ＣＬＲＳＴによりカウンタ回路ＣＮ０がリセットされる。このとき、カウンタ回路ＣＮ０のカウント値は第１のエンコードの初期値すなわち４’ｂ［０］００００である。カウント値の表記における“４’ｂ”は、出力信号が４ビットの２進数であることを示している。カウント値の表記における“［０］”はカウント値の符号を示している。この符号は説明の便宜のために使用される。“［０］”は正に対応する。“［１］”は負に対応する。カウント値の表記における“００００”はエンコード部１０６ａの出力信号ＤＯ［３：０］を示している。カウント値の表記は、第２の実施形態と第３の実施形態との説明においても同様である。ＲＳラッチＲＳ０とカウンタ回路ＣＮ０とがリセットされた後、制御信号ＳＷ１＿１〜ＳＷ８＿１と、制御信号ＳＷ１＿２〜ＳＷ８＿２と、制御信号ｘＳＷ８＿１とが所定の順にＨ状態となる。
（ステップ（１））
制御信号ＳＷ８＿２と制御信号ＳＷ７＿１とがＨ状態となる。これによって、ラッチ回路Ｌ＿８に保持されている下位位相信号ｘＣＫ８（Ｌ状態）と、ラッチ回路Ｌ＿７に保持されている下位位相信号ＣＫ７（Ｈ状態）を反転した信号とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第１のエンコードの初期値である。
（ステップ（２）からステップ（７））
ステップ（１）と同様に、１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊を反転した信号とがＡＮＤ回路ＡＮＤ０に入力される。ステップ（２）からステップ（７）のいずれにおいても、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第１のエンコードの初期値である。
（ステップ（８））
制御信号ＳＷ１＿２と制御信号ｘＳＷ８＿１とがＨ状態となる。これによって、ラッチ回路Ｌ＿１に保持されている下位位相信号ＣＫ１（Ｈ状態）と、ラッチ回路Ｌ＿８に保持されている下位位相信号ｘＣＫ８（Ｌ状態）に対応する下位位相信号ＣＫ８（Ｈ状態）を反転した信号とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ラッチ回路Ｌ＿８の反転出力端子ＱＢから下位位相信号ＣＫ８が出力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第１のエンコードの初期値である。
（ステップ（９））
制御信号ＳＷ８＿１と制御信号ＳＷ７＿２とがＨ状態となる。これによって、ラッチ回路Ｌ＿８に保持されている下位位相信号ｘＣＫ８（Ｌ状態）を反転した信号と、ラッチ回路Ｌ＿７に保持されている下位位相信号ＣＫ７（Ｈ状態）とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＨ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、ＲＳラッチＲＳ０の出力信号はＨ状態となる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、ＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
（ステップ（１０）からステップ（１５））
ステップ（９）と同様に、１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊を反転した信号と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊とがＡＮＤ回路ＡＮＤ０に入力される。ステップ（１０）からステップ（１５）のいずれにおいても、ＡＮＤ回路ＡＮＤ０の出力信号によらず、ＲＳラッチＲＳ０の出力信号はＨ状態に保たれる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、各ステップにおいてＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
ステップ（１５）の処理が終了したとき、カウンタ回路ＣＮ０のカウント値は４’ｂ［１］１００１である。このカウント値は−７に相当する。ステップ（１５）の処理が終了することによって、図４に示す第１のエンコードが終了する。
ステップ（１５）の処理が終了した後、カウンタ回路ＣＮ０のカウント値が反転される。このとき、カウンタ回路ＣＮ０のカウント値は４’ｂ［０］０１１０である。このカウント値は６に相当する。
続いて、図５に示す第２のエンコードが開始される。制御信号ＲＳＬＲＳＴにより、ＲＳラッチＲＳ０がリセットされる。制御信号ＣＬＲＳＴによるカウンタ回路ＣＮ０のリセットは行われない。このとき、カウンタ回路ＣＮ０のカウント値は第２のエンコードの初期値すなわち４’ｂ［０］０１１０である。ＲＳラッチＲＳ０がリセットされた後、制御信号ＳＷ１＿１〜ＳＷ８＿１と、制御信号ＳＷ１＿２〜ＳＷ８＿２と、制御信号ｘＳＷ８＿１とが所定の順にＨ状態となる。
（ステップ（１））
制御信号ＳＷ８＿２と制御信号ＳＷ７＿１とがＨ状態となる。これによって、ラッチ回路Ｌ＿８に保持されている下位位相信号ｘＣＫ８（Ｌ状態）と、ラッチ回路Ｌ＿７に保持されている下位位相信号ＣＫ７（Ｌ状態）を反転した信号とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第２のエンコードの初期値である。
（ステップ（２）からステップ（７））
ステップ（１）と同様に、１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊を反転した信号とがＡＮＤ回路ＡＮＤ０に入力される。ステップ（２）からステップ（７）のいずれにおいても、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第２のエンコードの初期値である。
（ステップ（８））
制御信号ＳＷ１＿２と制御信号ｘＳＷ８＿１とがＨ状態となる。これによって、ラッチ回路Ｌ＿１に保持されている下位位相信号ＣＫ１（Ｈ状態）と、ラッチ回路Ｌ＿８に保持されている下位位相信号ｘＣＫ８（Ｌ状態）に対応する下位位相信号ＣＫ８（Ｈ状態）を反転した信号とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ラッチ回路Ｌ＿８の反転出力端子ＱＢから下位位相信号ＣＫ８が出力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第２のエンコードの初期値である。
（ステップ（９））
制御信号ＳＷ８＿１と制御信号ＳＷ７＿２とがＨ状態となる。これによって、ラッチ回路Ｌ＿８に保持されている下位位相信号ｘＣＫ８（Ｌ状態）を反転した信号と、ラッチ回路Ｌ＿７に保持されている下位位相信号ＣＫ７（Ｌ状態）とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第２のエンコードの初期値である。
（ステップ（１０）からステップ（１２））
ステップ（９）と同様に、１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊を反転した信号と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊とがＡＮＤ回路ＡＮＤ０に入力される。ステップ（１０）からステップ（１２）のいずれにおいても、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第２のエンコードの初期値である。
（ステップ（１３））
制御信号ＳＷ４＿１と制御信号ＳＷ３＿２とがＨ状態となる。これによって、ラッチ回路Ｌ＿４に保持されている下位位相信号ｘＣＫ４（Ｌ状態）を反転した信号と、ラッチ回路Ｌ＿３に保持されている下位位相信号ＣＫ３（Ｈ状態）とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＨ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、ＲＳラッチＲＳ０の出力信号はＨ状態となる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、ＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
（ステップ（１４）とステップ（１５））
ステップ（９）と同様に、１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊を反転した信号と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊とがＡＮＤ回路ＡＮＤ０に入力される。ステップ（１４）とステップ（１５）とのいずれにおいても、ＡＮＤ回路ＡＮＤ０の出力信号によらず、ＲＳラッチＲＳ０の出力信号はＨ状態に保たれる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、各ステップにおいてＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
ステップ（１５）の処理が終了したとき、カウンタ回路ＣＮ０のカウント値は４’ｂ［０］００１１である。このカウント値は３に相当する。ステップ（１５）の処理が終了することによって、図５に示す第２のエンコードが終了する。
ステップ（１５）の処理が終了した後、カウンタ回路ＣＮ０のカウント値が反転される。このとき、カウンタ回路ＣＮ０のカウント値は４’ｂ［１］１１００である。このカウント値は−４に相当する。つまり、状態３に対応するエンコード値３から、状態７に対応するエンコード値７を減算した値−４が得られる。２進数の減算では、値が反転された後、その値に１が加算されるべきである。しかし、第１のエンコードと第２のエンコードとの両方で値が反転されるため、それぞれの反転された値に１を加算することによる値の変化が相殺される。したがって、この例では、値が反転された後、その値に１が加算されない。
第３の動作では、サーモメータコード“１１”の代わりにサーモメータコード“００”が検出されてもよい。つまり、状態０に関する判定が行われてもよい。
第１の実施形態によれば、入力信号を遅延させることにより出力信号を生成するｎ（ｎは、２以上である２のべき乗）個の遅延ユニット（全差動遅延回路ＤＥ１〜ＤＥ８）が接続された遅延回路１００ａを有し、複数の遅延ユニットの出力信号に応じた複数の遅延信号（下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）を出力するクロック生成部１８ａと、制御信号ＣＯが入力されたタイミングで複数の遅延信号をラッチするラッチ部１０８ａと、ラッチ部１０８ａにラッチされた複数の遅延信号の状態をエンコードするエンコード部１０６ａと、を有するエンコード回路１０ａが構成される。エンコード部１０６ａは、第１の動作と、第２の動作と、第３の動作とを行うことにより複数の遅延信号の状態をエンコードする。第１の動作は、信号群に含まれる２つ以上の遅延信号の論理状態がＨｉｇｈからＬｏｗに変化する位置を検出する動作である。信号群は、ラッチ部１０８ａにラッチされた複数の遅延信号の少なくとも２つで構成される。信号群に含まれる全ての遅延信号が複数の遅延ユニットの接続の順番に基づく順番に並べられている。第２の動作は、信号群に含まれる２つ以上の遅延信号の論理状態がＬｏｗからＨｉｇｈに変化する位置を検出する動作である。第３の動作は、信号群に含まれる少なくとも１つの遅延信号を含む２つ以上の遅延信号の論理状態が所定の状態であることを検出する動作である。第３の動作は、第１の動作および第２の動作と異なる。
第１の実施形態では、ラッチ部１０８ａにラッチされた複数の下位位相信号の状態がエンコードされるとき、第１の動作と第２の動作と第３の動作とが行われる。第２の動作では、第１の動作で使用される２つの下位位相信号の組合せと同じ組合せから、第１の動作で検出される論理状態（“１０”）と異なる論理状態（“０１”）が検出される。このため、ラッチ部１０８ａにラッチされる下位位相信号の数が低減される。この結果、ラッチ部１０８ａの回路規模を低減することができる。例えば、図３７に示すラッチ部１１０８ａと比較して、ラッチ部１０８ａの回路規模は約半分である。
第１の実施形態では、エンコード回路１０ａは、従来のエンコード回路の利点と同じ利点を有する。つまり、クロック生成部１８ａが生成するクロックの数が多い場合であってもエンコード回路１０ａの回路規模が小さく、かつ、エンコード回路１０ａの構成が簡易になる。
第１の実施形態では、遅延ユニットである全差動遅延回路ＤＥ１〜ＤＥ８は、入力信号を反転かつ遅延させることにより出力信号を生成する反転遅延ユニットである。このため、遅延回路１００ａの構成が簡易である。
（第２の実施形態）
図６は、本発明の第２の実施形態のエンコード回路１０ｂの構成を示している。図６に示すように、エンコード回路１０ｂは、クロック生成部１８ｂと、ラッチ部１０８ｂと、カウント部１０１と、エンコード部１０６ｂとを有する。
図６に示す構成について、図１に示す構成と異なる点を説明する。クロック生成部１８ｂは、複数の全差動遅延回路ＤＥ１〜ＤＥ８（遅延ユニット）が環状に接続された遅延回路１００ｂを有する。クロック生成部１８ｂは、複数の全差動遅延回路ＤＥ１〜ＤＥ８の出力信号に応じた複数の下位位相信号（下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７と下位位相信号ｘＣＫ１，ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）を出力する。
クロック生成部１８ｂが生成する下位位相信号（遅延信号）は、図１に示すクロック生成部１８ａが生成する下位位相信号と同一である。つまり、クロック生成部１８ｂは、下位位相信号ＣＫ１〜ＣＫ８と下位位相信号ｘＣＫ１〜ｘＣＫ８とを生成する。クロック生成部１８ｂは、生成された複数の下位位相信号（下位位相信号ＣＫ１〜ＣＫ８と下位位相信号ｘＣＫ１〜ｘＣＫ８）の一部のみを、ラッチ部１０８ｂによるラッチのために出力する。クロック生成部１８ｂが下位位相信号ｘＣＫ１を出力することが第１の実施形態と異なる。
第２の実施形態では、遅延回路１００ｂは、複数の第１の遅延ユニットである全差動遅延回路ＤＥ３，ＤＥ５，ＤＥ７と、複数の第２の遅延ユニットである全差動遅延回路ＤＥ２，ＤＥ４，ＤＥ６，ＤＥ８と、第３の遅延ユニットである全差動遅延回路ＤＥ１とを有する。第１の遅延ユニットと第２の遅延ユニットとはそれぞれ、複数の全差動遅延回路ＤＥ２〜ＤＥ８の接続において２個毎に配置されている。第１の遅延ユニットは、２つの第２の遅延ユニットの間に接続されている。第２の遅延ユニットは、２つの第１の遅延ユニットの間に接続されている。つまり、第１の遅延ユニットと第２の遅延ユニットとは、複数の全差動遅延回路ＤＥ２〜ＤＥ８の接続において交互に配置されている。第３の遅延ユニットは、基準信号（カウント部１０１のカウントクロック）である下位位相信号ｘＣＫ８を出力する全差動遅延回路ＤＥ８と異なる遅延ユニットである。
クロック生成部１８ｂは、複数の第１の遅延ユニットによって生成された複数の第１の出力信号である下位位相信号ＣＫ３，ＣＫ５，ＣＫ７を出力する。また、クロック生成部１８ｂは、複数の第２の遅延ユニットによって生成された複数の第２の出力信号である下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８を出力する。また、クロック生成部１８ｂは、第３の遅延ユニットによって生成された第１の出力信号である下位位相信号ＣＫ１と、第３の遅延ユニットによって生成された第２の出力信号である下位位相信号ｘＣＫ１とを出力する。
ラッチ部１０８ｂは、クロック生成部１８ｂから出力された複数の下位位相信号（下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７と下位位相信号ｘＣＫ１，ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）を、制御信号ＣＯが入力されたタイミングでラッチする。
エンコード部１０６ｂは、ラッチ部１０８ｂにラッチされた複数の下位位相信号（下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７と下位位相信号ｘＣＫ１，ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）の状態をエンコードする。これによって、エンコード部１０６ｂは、ラッチ部１０８ｂにラッチされた複数の下位位相信号の状態に基づく２進数を得る。
エンコード部１０６ｂは、第１の動作と、第２の動作と、第３の動作とを行うことにより複数の下位位相信号の状態をエンコードする。第２の実施形態における信号群は、ラッチ部１０８ｂにラッチされた複数の下位位相信号の一部で構成される。具体的には、信号群は、ラッチ部１０８ｂにラッチされた複数の下位位相信号のうち下位位相信号ｘＣＫ１を除く下位位相信号で構成される。第２の実施形態における第１の動作は、第１の実施形態における第１の動作と略同一である。第２の実施形態における第２の動作は、第１の実施形態における第２の動作と略同一である。
第２の実施形態における第３の動作では、エンコード部１０６ｂは、第１の下位位相信号（第１の信号）と第２の下位位相信号（第２の信号）との論理状態が異なることを検出する。第１の下位位相信号は、信号群に含まれる下位位相信号ｘＣＫ８である。第２の下位位相信号は、信号群に含まれない下位位相信号ｘＣＫ１である。また、第２の下位位相信号は、第１の下位位相信号と異なる下位位相信号ＣＫ１を反転した信号である。また、第２の下位位相信号は、ラッチ部１０８ｂにラッチされた信号である。第３の動作は、第１の動作と第２の動作との間に行われる。
上記以外の点については、図６に示す構成は図１に示す構成と略同一である。
図７は、ラッチ部１０８ｂとエンコード部１０６ｂとの構成を示している。図７に示す構成について、図２に示す構成と異なる点を説明する。
ラッチ部１０８ｂは、複数のラッチ回路Ｌ＿０〜Ｌ＿８と、複数のスイッチＳＴ０＿１〜ＳＴ８＿１と、複数のスイッチＳＴ１＿２〜ＳＴ８＿２とを有する。便宜のため、ラッチ回路Ｌ＿３〜Ｌ＿６と、スイッチＳＴ３＿１〜ＳＴ６＿１と、スイッチＳＴ３＿２〜ＳＴ６＿２とは図示されていない。ラッチ回路Ｌ＿０〜Ｌ＿８は、図示していない比較部からの制御信号ＣＯが反転したタイミングで複数の下位位相信号（下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７と下位位相信号ｘＣＫ１，ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）の状態をラッチする。制御信号ＳＷ０＿１〜ＳＷ８＿１と制御信号ＳＷ１＿２〜ＳＷ８＿２とは、ラッチ回路Ｌ＿０〜Ｌ＿８にラッチされた複数の下位位相信号のいずれか１つをラッチ回路Ｌ＿０〜Ｌ＿８の出力端子Ｑからエンコード部１０６ｂに出力するためのスイッチＳＴ０＿１〜ＳＴ８＿１とスイッチＳＴ１＿２〜ＳＴ８＿２とを制御する信号である。ラッチ部１０８ｂでは、図２に示すラッチ部１０８ａの構成にラッチ回路Ｌ＿０とスイッチＳＴ０＿１とが追加されている。また、ラッチ部１０８ｂでは、図２に示すラッチ部１０８ａの構成からスイッチｘＳＴ８＿１が削除されている。スイッチＳＴ０＿１を介してラッチ回路Ｌ＿０の出力端子Ｑから出力された下位位相信号ｘＣＫ１を反転した信号はＡＮＤ回路ＡＮＤ０の第１の入力端子に入力される。
エンコード部１０６ｂの構成は、図２に示すエンコード部１０６ａの構成と同一である。エンコード部１０６ｂに入力される下位位相信号は、図２に示すエンコード部１０６ａに入力される下位位相信号と異なる。このため、エンコード部１０６ｂの動作は、図２に示すエンコード部１０６ａの動作と異なる。
上記以外の点については、図７に示す構成は図２に示す構成と略同一である。
エンコード回路１０ｂによるエンコードの手順を説明する。図８は、エンコード回路１０ｂにおけるスタートパルスＳｔａｒｔＰと、下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７と、下位位相信号ｘＣＫ１，ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８との波形を示している。図８において、横方向は時間を示し、縦方向は電圧を示している。
図８では、下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８とが、所定の時間間隔で順に立ち下がる（Ｈ状態からＬ状態に変化する）信号群を構成するように並べられている。具体的には、下位位相信号ＣＫ１，ｘＣＫ２，ＣＫ３，ｘＣＫ４，ＣＫ５，ｘＣＫ６，ＣＫ７，ｘＣＫ８の順番で下位位相信号が並べられている。この信号群において、複数の下位位相信号は、カウント部１０１のカウントクロックである下位位相信号ｘＣＫ８を基準に、複数の全差動遅延回路ＤＥ１〜ＤＥ８の接続の順番に基づく順番に並べられている。複数の全差動遅延回路ＤＥ１〜ＤＥ８の接続の順番において、より前の全差動遅延回路から出力された下位位相信号が、信号群において、より前に配置されている。
具体的には、下位位相信号ｘＣＫ８を出力する全差動遅延回路ＤＥ８に接続された全差動遅延回路ＤＥ１からの下位位相信号ＣＫ１が先頭に配置されている。さらに、複数の下位位相信号の順番が、全差動遅延回路ＤＥ１〜ＤＥ８の接続の順番と同一になるように、各全差動遅延回路が出力する下位位相信号が並べられている。信号群を構成する複数の下位位相信号に加えて、全差動遅延回路ＤＥ１が出力する下位位相信号ｘＣＫ１が配置されている。複数の下位位相信号が、所定の時間間隔で順に立ち上がる（Ｌ状態からＨ状態に変化する）信号群を構成するように並べられていてもよい。立下りエッジが下位位相信号ＣＫ１の立下りエッジと下位位相信号ｘＣＫ８の立下りエッジとの間にある下位位相信号ｘＣＫ２，ＣＫ３，ｘＣＫ４，ＣＫ５，ｘＣＫ６，ＣＫ７のいずれか１つを反転した下位位相信号ＣＫ２，ｘＣＫ３，ＣＫ４，ｘＣＫ５，ＣＫ６，ｘＣＫ７のいずれか１つが下位位相信号ｘＣＫ１の代わりに使用されてもよい。
ラッチ部１０８ｂにラッチされた複数の下位位相信号が上記の順番で並べられた信号群（信号列）と下位位相信号ｘＣＫ１とにおいて、連続する２つの下位位相信号の論理状態が順次検出される。連続する２つの下位位相信号の論理状態が所定の状態（サーモメータコード）であることが検出された場合、その状態が検出された位置に応じて複数の下位位相信号の状態が判定される。
例えば、図８に示す信号群と下位位相信号ｘＣＫ１との下から上に向かって、連続する２つの下位位相信号の論理状態が順次検出される。状態９〜１５の場合、信号群において、連続する２つの下位位相信号の間で論理状態がＨ状態からＬ状態に変化している。状態８の場合、信号群に含まれない下位位相信号ｘＣＫ１と、信号群に含まれる下位位相信号ｘＣＫ８との間で論理状態がＬ状態からＨ状態に変化している。状態１〜７の場合、信号群において、連続する２つの下位位相信号の間で論理状態がＬ状態からＨ状態に変化している。状態０の場合、信号群において、全ての下位位相信号の論理状態がＬ状態である。第２の実施形態では、状態１〜１５が検出されなかったとき、複数の下位位相信号の状態が状態０であると判定される。
具体的には、以下のステップ（１）からステップ（１５）の処理を時系列で実施することによりエンコードが行われる。
（ステップ（１））・・・状態１５に関する判定
下位位相信号ｘＣＫ８と下位位相信号ＣＫ７との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態１５であると判定される。ステップ（１）は第１の動作に対応する。
（ステップ（２））・・・状態１４に関する判定
下位位相信号ＣＫ７と下位位相信号ｘＣＫ６との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態１４であると判定される。ステップ（２）は第１の動作に対応する。
（ステップ（３））・・・状態１３に関する判定
下位位相信号ｘＣＫ６と下位位相信号ＣＫ５との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態１３であると判定される。ステップ（３）は第１の動作に対応する。
（ステップ（４））・・・状態１２に関する判定
下位位相信号ＣＫ５と下位位相信号ｘＣＫ４との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態１２であると判定される。ステップ（４）は第１の動作に対応する。
（ステップ（５））・・・状態１１に関する判定
下位位相信号ｘＣＫ４と下位位相信号ＣＫ３との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態１１であると判定される。ステップ（５）は第１の動作に対応する。
（ステップ（６））・・・状態１０に関する判定
下位位相信号ＣＫ３と下位位相信号ｘＣＫ２との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態１０であると判定される。ステップ（６）は第１の動作に対応する。
（ステップ（７））・・・状態９に関する判定
下位位相信号ｘＣＫ２と下位位相信号ＣＫ１との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態９であると判定される。ステップ（７）は第１の動作に対応する。
（ステップ（８））・・・状態８に関する判定
下位位相信号ｘＣＫ１と下位位相信号ｘＣＫ８との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態８であると判定される。ステップ（８）は第３の動作に対応する。
（ステップ（９））・・・状態７に関する判定
下位位相信号ｘＣＫ８と下位位相信号ＣＫ７との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態７であると判定される。ステップ（９）は第２の動作に対応する。
（ステップ（１０））・・・状態６に関する判定
下位位相信号ＣＫ７と下位位相信号ｘＣＫ６との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態６であると判定される。ステップ（１０）は第２の動作に対応する。
（ステップ（１１））・・・状態５に関する判定
下位位相信号ｘＣＫ６と下位位相信号ＣＫ５との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態５であると判定される。ステップ（１１）は第２の動作に対応する。
（ステップ（１２））・・・状態４に関する判定
下位位相信号ＣＫ５と下位位相信号ｘＣＫ４との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態４であると判定される。ステップ（１２）は第２の動作に対応する。
（ステップ（１３））・・・状態３に関する判定
下位位相信号ｘＣＫ４と下位位相信号ＣＫ３との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態３であると判定される。ステップ（１３）は第２の動作に対応する。
（ステップ（１４））・・・状態２に関する判定
下位位相信号ＣＫ３と下位位相信号ｘＣＫ２との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態２であると判定される。ステップ（１４）は第２の動作に対応する。
（ステップ（１５））・・・状態１に関する判定
下位位相信号ｘＣＫ２と下位位相信号ＣＫ１との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態１であると判定される。ステップ（１５）は第２の動作に対応する。
第２の実施形態におけるステップ（１）からステップ（７）と、ステップ（９）からステップ（１５）とは、第１の実施形態における各ステップと同一である。第２の実施形態におけるステップ（８）は、第１の実施形態におけるステップ（８）と異なる。ステップ（１）からステップ（１５）において、複数の下位位相信号の状態が状態１から状態１５のいずれでもないと判定された場合、複数の下位位相信号の状態は状態０である。このため、状態０に関する判定は特に必要ない。エンコード部１０６ｂがサーモメータコードを検出するとき、上記の手順が実現されるように、制御信号ＳＷ０＿１〜ＳＷ８＿１と、制御信号ＳＷ１＿２〜ＳＷ８＿２とが制御される。
図９と図１０とは、エンコードに関係する各信号の波形を示している。図９と図１０とにおいて、横方向は時間を示し、縦方向は電圧を示している。状態７のエンコードである第１のエンコードと、状態３のエンコードである第２のエンコードとが連続的に行われる例を説明する。この例は、撮像装置におけるリセットレベルと信号レベルとの減算に適用可能である。この例では、状態３に対応するエンコード値３から、状態７に対応するエンコード値７を減算した値−４が得られる。
動作の概略を説明する。制御信号ＳＷ０＿１〜ＳＷ８＿１と、制御信号ＳＷ１＿２〜ＳＷ８＿２とにより、下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７と下位位相信号ｘＣＫ１，ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８とが保持されているラッチ回路Ｌ＿０〜Ｌ＿８のいずれか２つから下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊が出力される。第２の実施形態の説明における＊は、１から８のいずれかの整数である。２つのラッチ回路から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊はエンコード部１０６ｂに入力される。エンコード部１０６ｂは、入力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊に基づいてサーモメータコードを検出する。この例では、サーモメータコードは、Ｈ状態からＬ状態へ変化するエッジ位置と、Ｌ状態からＨ状態へ変化するエッジ位置とに対応する論理状態である。
１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊と、他の１つのラッチ回路Ｌ＿０またはラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊を反転した信号とのＡＮＤ演算の結果がＨ状態となった場合、サーモメータコードが検出される。サーモメータコードが検出されたタイミングで、下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７と下位位相信号ｘＣＫ１，ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８との状態に応じた数のパルスを有する下位計数信号ＣＮＴＣＬＫの生成が開始される。同時に、カウンタ回路ＣＮ０が下位計数信号ＣＮＴＣＬＫのカウントを開始する。カウントが終了したときのカウンタ回路ＣＮ０のカウント値ＤＯ［０］〜ＤＯ［３］がエンコード結果である。
ステップ（１）からステップ（１５）における詳細な動作を説明する。所定の条件を満足するタイミングで、図示していない比較部からの制御信号ＣＯの論理状態が変化する。これによって、クロック生成部１８ｂから出力された下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７と下位位相信号ｘＣＫ１，ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８との論理状態がラッチ部１０８ｂに保持される。
続いて、図９に示す第１のエンコードが開始される。制御信号ＲＳＬＲＳＴによりＲＳラッチＲＳ０がリセットされる。この時点のＲＳラッチＲＳ０の出力信号はＬ状態である。また、制御信号ＣＬＲＳＴによりカウンタ回路ＣＮ０がリセットされる。このとき、カウンタ回路ＣＮ０のカウント値は第１のエンコードの初期値すなわち４’ｂ［０］００００である。ＲＳラッチＲＳ０とカウンタ回路ＣＮ０とがリセットされた後、制御信号ＳＷ０＿１〜ＳＷ８＿１と、制御信号ＳＷ１＿２〜ＳＷ８＿２とが所定の順にＨ状態となる。
（ステップ（１））
制御信号ＳＷ８＿２と制御信号ＳＷ７＿１とがＨ状態となる。これによって、ラッチ回路Ｌ＿８に保持されている下位位相信号ｘＣＫ８（Ｌ状態）と、ラッチ回路Ｌ＿７に保持されている下位位相信号ＣＫ７（Ｈ状態）を反転した信号とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第１のエンコードの初期値である。
（ステップ（２）からステップ（７））
ステップ（１）と同様に、１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊を反転した信号とがＡＮＤ回路ＡＮＤ０に入力される。ステップ（２）からステップ（７）のいずれにおいても、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第１のエンコードの初期値である。
（ステップ（８））
制御信号ＳＷ０＿１と制御信号ＳＷ８＿２とがＨ状態となる。これによって、ラッチ回路Ｌ＿０に保持されている下位位相信号ｘＣＫ１（Ｌ状態）を反転した信号と、ラッチ回路Ｌ＿８に保持されている下位位相信号ｘＣＫ８（Ｌ状態）とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第１のエンコードの初期値である。
（ステップ（９））
制御信号ＳＷ８＿１と制御信号ＳＷ７＿２とがＨ状態となる。これによって、ラッチ回路Ｌ＿８に保持されている下位位相信号ｘＣＫ８（Ｌ状態）を反転した信号と、ラッチ回路Ｌ＿７に保持されている下位位相信号ＣＫ７（Ｈ状態）とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＨ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、ＲＳラッチＲＳ０の出力信号はＨ状態となる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、ＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
（ステップ（１０）からステップ（１５））
ステップ（９）と同様に、１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊を反転した信号と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊とがＡＮＤ回路ＡＮＤ０に入力される。ステップ（１０）からステップ（１５）のいずれにおいても、ＡＮＤ回路ＡＮＤ０の出力信号によらず、ＲＳラッチＲＳ０の出力信号はＨ状態に保たれる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、各ステップにおいてＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
ステップ（１５）の処理が終了したとき、カウンタ回路ＣＮ０のカウント値は４’ｂ［１］１００１である。このカウント値は−７に相当する。ステップ（１５）の処理が終了することによって、図９に示す第１のエンコードが終了する。
ステップ（１５）の処理が終了した後、カウンタ回路ＣＮ０のカウント値が反転される。このとき、カウンタ回路ＣＮ０のカウント値は４’ｂ［０］０１１０である。このカウント値は６に相当する。
続いて、図１０に示す第２のエンコードが開始される。制御信号ＲＳＬＲＳＴにより、ＲＳラッチＲＳ０がリセットされる。制御信号ＣＬＲＳＴによるカウンタ回路ＣＮ０のリセットは行われない。このとき、カウンタ回路ＣＮ０のカウント値は第２のエンコードの初期値すなわち４’ｂ［０］０１１０である。ＲＳラッチＲＳ０がリセットされた後、制御信号ＳＷ０＿１〜ＳＷ８＿１と、制御信号ＳＷ１＿２〜ＳＷ８＿２とが所定の順にＨ状態となる。
（ステップ（１））
制御信号ＳＷ８＿２と制御信号ＳＷ７＿１とがＨ状態となる。これによって、ラッチ回路Ｌ＿８に保持されている下位位相信号ｘＣＫ８（Ｌ状態）と、ラッチ回路Ｌ＿７に保持されている下位位相信号ＣＫ７（Ｌ状態）を反転した信号とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第２のエンコードの初期値である。
（ステップ（２）からステップ（７））
ステップ（１）と同様に、１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊を反転した信号とがＡＮＤ回路ＡＮＤ０に入力される。ステップ（２）からステップ（７）のいずれにおいても、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第２のエンコードの初期値である。
（ステップ（８））
制御信号ＳＷ０＿１と制御信号ＳＷ８＿２とがＨ状態となる。これによって、ラッチ回路Ｌ＿０に保持されている下位位相信号ｘＣＫ１（Ｌ状態）を反転した信号と、ラッチ回路Ｌ＿８に保持されている下位位相信号ｘＣＫ８（Ｌ状態）とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第２のエンコードの初期値である。
（ステップ（９））
制御信号ＳＷ８＿１と制御信号ＳＷ７＿２とがＨ状態となる。これによって、ラッチ回路Ｌ＿８に保持されている下位位相信号ｘＣＫ８（Ｌ状態）を反転した信号と、ラッチ回路Ｌ＿７に保持されている下位位相信号ＣＫ７（Ｌ状態）とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第２のエンコードの初期値である。
（ステップ（１０）からステップ（１２））
ステップ（９）と同様に、１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊を反転した信号と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊とがＡＮＤ回路ＡＮＤ０に入力される。ステップ（１０）からステップ（１２）のいずれにおいても、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第２のエンコードの初期値である。
（ステップ（１３））
制御信号ＳＷ４＿１と制御信号ＳＷ３＿２とがＨ状態となる。これによって、ラッチ回路Ｌ＿４に保持されている下位位相信号ｘＣＫ４（Ｌ状態）を反転した信号と、ラッチ回路Ｌ＿３に保持されている下位位相信号ＣＫ３（Ｈ状態）とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＨ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、ＲＳラッチＲＳ０の出力信号はＨ状態となる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、ＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
（ステップ（１４）とステップ（１５））
ステップ（９）と同様に、１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊を反転した信号と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊とがＡＮＤ回路ＡＮＤ０に入力される。ステップ（１４）とステップ（１５）とのいずれにおいても、ＡＮＤ回路ＡＮＤ０の出力信号によらず、ＲＳラッチＲＳ０の出力信号はＨ状態に保たれる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、各ステップにおいてＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
ステップ（１５）の処理が終了したとき、カウンタ回路ＣＮ０のカウント値は４’ｂ［０］００１１である。このカウント値は３に相当する。ステップ（１５）の処理が終了することによって、図１０に示す第２のエンコードが終了する。
ステップ（１５）の処理が終了した後、カウンタ回路ＣＮ０のカウント値が反転される。このとき、カウンタ回路ＣＮ０のカウント値は４’ｂ［１］１１００である。このカウント値は−４に相当する。つまり、状態３に対応するエンコード値３から、状態７に対応するエンコード値７を減算した値−４が得られる。
第２の実施形態では、ラッチ部１０８ｂにラッチされる下位位相信号の数が低減される。この結果、ラッチ部１０８ｂの回路規模を低減することができる。例えば、図３７に示すラッチ部１１０８ａと比較して、ラッチ部１０８ｂの回路規模は約半分である。
第２の実施形態では、エンコード回路１０ｂは、従来のエンコード回路の利点と同じ利点を有する。つまり、クロック生成部１８ｂが生成するクロックの数が多い場合であってもエンコード回路１０ｂの回路規模が小さく、かつ、エンコード回路１０ｂの構成が簡易である。
（第３の実施形態）
図１１は、本発明の第３の実施形態のエンコード回路１０ｃの構成を示している。図１１に示すように、エンコード回路１０ｃは、クロック生成部１８ａと、ラッチ部１０８ｃと、カウント部１０１と、エンコード部１０６ｃとを有する。
図１１に示す構成について、図１に示す構成と異なる点を説明する。ラッチ部１０８ｃは、クロック生成部１８ａから出力された複数の下位位相信号（下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）を、制御信号ＣＯが入力されたタイミングでラッチする。ラッチ部１０８ｃの構成は、図１に示すラッチ部１０８ａの構成と異なる。
エンコード部１０６ｃは、ラッチ部１０８ｃにラッチされた複数の下位位相信号（下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）の状態をエンコードする。これによって、エンコード部１０６ｃは、ラッチ部１０８ｃにラッチされた複数の下位位相信号の状態に基づく２進数を得る。
エンコード部１０６ｃは、第１の動作と、第２の動作と、第３の動作とを行うことにより複数の下位位相信号の状態をエンコードする。第３の実施形態における信号群は、ラッチ部１０８ｃにラッチされた複数の下位位相信号の全てで構成される。第３の実施形態における第１の動作は、第１の実施形態における第１の動作と略同一である。第３の実施形態における第２の動作は、第１の実施形態における第２の動作と略同一である。
第３の実施形態における第３の動作では、エンコード部１０６ｃは、第１の下位位相信号（第１の信号）と第２の下位位相信号（第２の信号）との論理状態が異なることを検出する。第１の下位位相信号は、信号群に含まれる下位位相信号ｘＣＫ８である。第２の下位位相信号は、信号群に含まれない下位位相信号ｘＣＫ３である。また、第２の下位位相信号は、第１の下位位相信号と異なる下位位相信号ＣＫ３を反転した信号である。また、第２の下位位相信号は、ラッチ部１０８ｃにラッチされた下位位相信号ＣＫ３から生成される信号である。第３の動作は、第１の動作と第２の動作との間に行われる。
上記以外の点については、図１１に示す構成は図１に示す構成と略同一である。
図１２は、ラッチ部１０８ｃとエンコード部１０６ｃとの構成を示している。図１２に示す構成について、図２に示す構成と異なる点を説明する。
ラッチ部１０８ｃは、複数のラッチ回路Ｌ＿１〜Ｌ＿８と、複数のスイッチＳＴ１＿１〜ＳＴ８＿１と、複数のスイッチＳＴ１＿２〜ＳＴ８＿２と、スイッチｘＳＴ３＿１とを有する。便宜のため、ラッチ回路Ｌ＿４〜Ｌ＿６と、スイッチＳＴ４＿１〜ＳＴ６＿１と、スイッチＳＴ４＿２〜ＳＴ６＿２とは図示されていない。ラッチ回路Ｌ＿１〜Ｌ＿８は、図示していない比較部からの制御信号ＣＯが反転したタイミングで複数の下位位相信号（下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）の状態をラッチする。制御信号ＳＷ１＿１〜ＳＷ８＿１と制御信号ＳＷ１＿２〜ＳＷ８＿２とは、ラッチ回路Ｌ＿１〜Ｌ＿８にラッチされた複数の下位位相信号のいずれか１つをラッチ回路Ｌ＿１〜Ｌ＿８の出力端子Ｑからエンコード部１０６ｃに出力するためのスイッチＳＴ１＿１〜ＳＴ８＿１とスイッチＳＴ１＿２〜ＳＴ８＿２とを制御する信号である。制御信号ｘＳＷ３＿１は、ラッチ回路Ｌ＿３にラッチされた下位位相信号ＣＫ３を反転した信号（下位位相信号ｘＣＫ３に相当）をラッチ回路Ｌ＿３の反転出力端子ＱＢからエンコード部１０６ｃに出力するためのスイッチｘＳＴ３＿１を制御する信号である。ラッチ部１０８ｃでは、図２に示すラッチ部１０８ａの構成からスイッチｘＳＴ８＿１が削除されている。ラッチ部１０８ｃでは、図２に示すラッチ部１０８ａの構成にスイッチｘＳＴ３＿１が追加されている。スイッチｘＳＴ３＿１を介してラッチ回路Ｌ＿３の反転出力端子ＱＢから出力された下位位相信号ｘＣＫ３を反転した信号はＡＮＤ回路ＡＮＤ０の第１の入力端子に入力される。
エンコード部１０６ｃの構成は、図２に示すエンコード部１０６ａの構成と同一である。エンコード部１０６ｃに入力される下位位相信号は、図２に示すエンコード部１０６ａに入力される下位位相信号と異なる。このため、エンコード部１０６ｃの動作は、図２に示すエンコード部１０６ａの動作と異なる。
上記以外の点については、図１２に示す構成は図２に示す構成と略同一である。
エンコード回路１０ｃによるエンコードの手順を説明する。図１３は、エンコード回路１０ｃにおけるスタートパルスＳｔａｒｔＰと、下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７と、下位位相信号ｘＣＫ２，ｘＣＫ３，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８との波形を示している。図１３において、横方向は時間を示し、縦方向は電圧を示している。
図１３では、下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８とが、所定の時間間隔で順に立ち下がる（Ｈ状態からＬ状態に変化する）信号群を構成するように並べられている。具体的には、下位位相信号ＣＫ１，ｘＣＫ２，ＣＫ３，ｘＣＫ４，ＣＫ５，ｘＣＫ６，ＣＫ７，ｘＣＫ８の順番で下位位相信号が並べられている。この信号群において、複数の下位位相信号は、カウント部１０１のカウントクロックである下位位相信号ｘＣＫ８を基準に、複数の全差動遅延回路ＤＥ１〜ＤＥ８の接続の順番に基づく順番に並べられている。複数の全差動遅延回路ＤＥ１〜ＤＥ８の接続の順番において、より前の全差動遅延回路から出力された下位位相信号が、信号群において、より前に配置されている。
具体的には、下位位相信号ｘＣＫ８を出力する全差動遅延回路ＤＥ８に接続された全差動遅延回路ＤＥ１からの下位位相信号ＣＫ１が先頭に配置されている。さらに、複数の下位位相信号の順番が、全差動遅延回路ＤＥ１〜ＤＥ８の接続の順番と同一になるように、各全差動遅延回路が出力する下位位相信号が並べられている。信号群を構成する複数の下位位相信号に加えて、全差動遅延回路ＤＥ３が出力する下位位相信号ＣＫ３を反転した下位位相信号ｘＣＫ３が配置されている。複数の下位位相信号が、所定の時間間隔で順に立ち上がる（Ｌ状態からＨ状態に変化する）信号群を構成するように並べられていてもよい。立下りエッジが下位位相信号ＣＫ１の立下りエッジと下位位相信号ｘＣＫ８の立下りエッジとの間にある下位位相信号ＣＫ１，ｘＣＫ２，ｘＣＫ４，ＣＫ５，ｘＣＫ６，ＣＫ７のいずれか１つを反転した下位位相信号ｘＣＫ１，ＣＫ２，ＣＫ４，ｘＣＫ５，ＣＫ６，ｘＣＫ７のいずれか１つが下位位相信号ｘＣＫ３の代わりに使用されてもよい。
ラッチ部１０８ｃにラッチされた複数の下位位相信号が上記の順番で並べられた信号群（信号列）と下位位相信号ｘＣＫ３とにおいて、連続する２つの下位位相信号の論理状態が順次検出される。連続する２つの下位位相信号の論理状態が所定の状態（サーモメータコード）であることが検出された場合、その状態が検出された位置に応じて複数の下位位相信号の状態が判定される。
例えば、図１３に示す信号群と下位位相信号ｘＣＫ３との下から上に向かって、連続する２つの下位位相信号の論理状態が順次検出される。状態９〜１５の場合、信号群において、連続する２つの下位位相信号の間で論理状態がＨ状態からＬ状態に変化している。状態８の場合、信号群に含まれる下位位相信号ＣＫ３を反転した下位位相信号ｘＣＫ３と、信号群に含まれる下位位相信号ｘＣＫ８との間で論理状態がＬ状態からＨ状態に変化している。状態１〜７の場合、信号群において、連続する２つの下位位相信号の間で論理状態がＬ状態からＨ状態に変化している。状態０の場合、信号群において、全ての下位位相信号の論理状態がＬ状態である。第３の実施形態では、状態１〜１５が検出されなかったとき、複数の下位位相信号の状態が状態０であると判定される。
具体的には、以下のステップ（１）からステップ（１５）の処理を時系列で実施することによりエンコードが行われる。
（ステップ（１））・・・状態１５に関する判定
下位位相信号ｘＣＫ８と下位位相信号ＣＫ７との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態１５であると判定される。ステップ（１）は第１の動作に対応する。
（ステップ（２））・・・状態１４に関する判定
下位位相信号ＣＫ７と下位位相信号ｘＣＫ６との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態１４であると判定される。ステップ（２）は第１の動作に対応する。
（ステップ（３））・・・状態１３に関する判定
下位位相信号ｘＣＫ６と下位位相信号ＣＫ５との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態１３であると判定される。ステップ（３）は第１の動作に対応する。
（ステップ（４））・・・状態１２に関する判定
下位位相信号ＣＫ５と下位位相信号ｘＣＫ４との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態１２であると判定される。ステップ（４）は第１の動作に対応する。
（ステップ（５））・・・状態１１に関する判定
下位位相信号ｘＣＫ４と下位位相信号ＣＫ３との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態１１であると判定される。ステップ（５）は第１の動作に対応する。
（ステップ（６））・・・状態１０に関する判定
下位位相信号ＣＫ３と下位位相信号ｘＣＫ２との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態１０であると判定される。ステップ（６）は第１の動作に対応する。
（ステップ（７））・・・状態９に関する判定
下位位相信号ｘＣＫ２と下位位相信号ＣＫ１との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態９であると判定される。ステップ（７）は第１の動作に対応する。
（ステップ（８））・・・状態８に関する判定
下位位相信号ｘＣＫ３と下位位相信号ｘＣＫ８との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態８であると判定される。ステップ（８）は第３の動作に対応する。
（ステップ（９））・・・状態７に関する判定
下位位相信号ｘＣＫ８と下位位相信号ＣＫ７との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態７であると判定される。ステップ（９）は第２の動作に対応する。
（ステップ（１０））・・・状態６に関する判定
下位位相信号ＣＫ７と下位位相信号ｘＣＫ６との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態６であると判定される。ステップ（１０）は第２の動作に対応する。
（ステップ（１１））・・・状態５に関する判定
下位位相信号ｘＣＫ６と下位位相信号ＣＫ５との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態５であると判定される。ステップ（１１）は第２の動作に対応する。
（ステップ（１２））・・・状態４に関する判定
下位位相信号ＣＫ５と下位位相信号ｘＣＫ４との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態４であると判定される。ステップ（１２）は第２の動作に対応する。
（ステップ（１３））・・・状態３に関する判定
下位位相信号ｘＣＫ４と下位位相信号ＣＫ３との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態３であると判定される。ステップ（１３）は第２の動作に対応する。
（ステップ（１４））・・・状態２に関する判定
下位位相信号ＣＫ３と下位位相信号ｘＣＫ２との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態２であると判定される。ステップ（１４）は第２の動作に対応する。
（ステップ（１５））・・・状態１に関する判定
下位位相信号ｘＣＫ２と下位位相信号ＣＫ１との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態１であると判定される。ステップ（１５）は第２の動作に対応する。
第３の実施形態におけるステップ（１）からステップ（７）と、ステップ（９）からステップ（１５）とは、第１の実施形態における各ステップと同一である。第３の実施形態におけるステップ（８）は、第１の実施形態におけるステップ（８）と異なる。ステップ（１）からステップ（１５）において、複数の下位位相信号の状態が状態１から状態１５のいずれでもないと判定された場合、複数の下位位相信号の状態は状態０である。このため、状態０に関する判定は特に必要ない。エンコード部１０６ｃがサーモメータコードを検出するとき、上記の手順が実現されるように、制御信号ＳＷ１＿１〜ＳＷ８＿１と、制御信号ＳＷ１＿２〜ＳＷ８＿２と、制御信号ｘＳＷ３＿１とが制御される。
図１４と図１５とは、エンコードに関係する各信号の波形を示している。図１４と図１５とにおいて、横方向は時間を示し、縦方向は電圧を示している。状態７のエンコードである第１のエンコードと、状態３のエンコードである第２のエンコードとが連続的に行われる例を説明する。この例は、撮像装置におけるリセットレベルと信号レベルとの減算に適用可能である。この例では、状態３に対応するエンコード値３から、状態７に対応するエンコード値７を減算した値−４が得られる。
動作の概略を説明する。制御信号ＳＷ１＿１〜ＳＷ８＿１と、制御信号ＳＷ１＿２〜ＳＷ８＿２とにより、下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８とが保持されているラッチ回路Ｌ＿１〜Ｌ＿８のいずれか２つから下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊が出力される。第３の実施形態の説明における＊は、１から８のいずれかの整数である。また、制御信号ｘＳＷ３＿１により、下位位相信号ＣＫ３が保持されているラッチ回路Ｌ＿３から、下位位相信号ＣＫ３を反転した下位位相信号ｘＣＫ３が出力される。２つのラッチ回路から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊はエンコード部１０６ｃに入力される。エンコード部１０６ｃは、入力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊に基づいてサーモメータコードを検出する。この例では、サーモメータコードは、Ｈ状態からＬ状態へ変化するエッジ位置と、Ｌ状態からＨ状態へ変化するエッジ位置とに対応する論理状態である。
１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊を反転した信号とのＡＮＤ演算の結果がＨ状態となった場合、サーモメータコードが検出される。サーモメータコードが検出されたタイミングで、下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７と下位位相信号ｘＣＫ２，ｘＣＫ３，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８との状態に応じた数のパルスを有する下位計数信号ＣＮＴＣＬＫの生成が開始される。同時に、カウンタ回路ＣＮ０が下位計数信号ＣＮＴＣＬＫのカウントを開始する。カウントが終了したときのカウンタ回路ＣＮ０のカウント値ＤＯ［０］〜ＤＯ［３］がエンコード結果である。
ステップ（１）からステップ（１５）における詳細な動作を説明する。所定の条件を満足するタイミングで、図示していない比較部からの制御信号ＣＯの論理状態が変化する。これによって、クロック生成部１８ａから出力された下位位相信号ＣＫ１，ＣＫ３，ＣＫ５，ＣＫ７と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８との論理状態がラッチ部１０８ｃに保持される。
続いて、図１４に示す第１のエンコードが開始される。制御信号ＲＳＬＲＳＴによりＲＳラッチＲＳ０がリセットされる。この時点のＲＳラッチＲＳ０の出力信号はＬ状態である。また、制御信号ＣＬＲＳＴによりカウンタ回路ＣＮ０がリセットされる。このとき、カウンタ回路ＣＮ０のカウント値は第１のエンコードの初期値すなわち４’ｂ［０］００００である。ＲＳラッチＲＳ０とカウンタ回路ＣＮ０とがリセットされた後、制御信号ＳＷ１＿１〜ＳＷ８＿１と、制御信号ＳＷ１＿２〜ＳＷ８＿２と、制御信号ｘＳＷ３＿１とが所定の順にＨ状態となる。
（ステップ（１））
制御信号ＳＷ８＿２と制御信号ＳＷ７＿１とがＨ状態となる。これによって、ラッチ回路Ｌ＿８に保持されている下位位相信号ｘＣＫ８（Ｌ状態）と、ラッチ回路Ｌ＿７に保持されている下位位相信号ＣＫ７（Ｈ状態）を反転した信号とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第１のエンコードの初期値である。
（ステップ（２）からステップ（７））
ステップ（１）と同様に、１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊を反転した信号とがＡＮＤ回路ＡＮＤ０に入力される。ステップ（２）からステップ（７）のいずれにおいても、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第１のエンコードの初期値である。
（ステップ（８））
制御信号ｘＳＷ３＿１と制御信号ＳＷ８＿２とがＨ状態となる。これによって、ラッチ回路Ｌ＿３に保持されている下位位相信号ＣＫ３（Ｈ状態）に対応する下位位相信号ｘＣＫ３（Ｌ状態）を反転した信号と、ラッチ回路Ｌ＿８に保持されている下位位相信号ｘＣＫ８（Ｌ状態）とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ラッチ回路Ｌ＿３の反転出力端子ＱＢから下位位相信号ｘＣＫ３が出力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第１のエンコードの初期値である。
（ステップ（９））
制御信号ＳＷ８＿１と制御信号ＳＷ７＿２とがＨ状態となる。これによって、ラッチ回路Ｌ＿８に保持されている下位位相信号ｘＣＫ８（Ｌ状態）を反転した信号と、ラッチ回路Ｌ＿７に保持されている下位位相信号ＣＫ７（Ｈ状態）とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＨ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、ＲＳラッチＲＳ０の出力信号はＨ状態となる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、ＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
（ステップ（１０）からステップ（１５））
ステップ（９）と同様に、１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊を反転した信号と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊とがＡＮＤ回路ＡＮＤ０に入力される。ステップ（１０）からステップ（１５）のいずれにおいても、ＡＮＤ回路ＡＮＤ０の出力信号によらず、ＲＳラッチＲＳ０の出力信号はＨ状態に保たれる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、各ステップにおいてＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
ステップ（１５）の処理が終了したとき、カウンタ回路ＣＮ０のカウント値は４’ｂ［１］１００１である。このカウント値は−７に相当する。ステップ（１５）の処理が終了することによって、図１４に示す第１のエンコードが終了する。
ステップ（１５）の処理が終了した後、カウンタ回路ＣＮ０のカウント値が反転される。このとき、カウンタ回路ＣＮ０のカウント値は４’ｂ［０］０１１０である。このカウント値は６に相当する。
続いて、図１５に示す第２のエンコードが開始される。制御信号ＲＳＬＲＳＴにより、ＲＳラッチＲＳ０がリセットされる。制御信号ＣＬＲＳＴによるカウンタ回路ＣＮ０のリセットは行われない。このとき、カウンタ回路ＣＮ０のカウント値は第２のエンコードの初期値すなわち４’ｂ［０］０１１０である。ＲＳラッチＲＳ０がリセットされた後、制御信号ＳＷ１＿１〜ＳＷ８＿１と、制御信号ＳＷ１＿２〜ＳＷ８＿２と、制御信号ｘＳＷ３＿１とが所定の順にＨ状態となる。
（ステップ（１））
制御信号ＳＷ８＿２と制御信号ＳＷ７＿１とがＨ状態となる。これによって、ラッチ回路Ｌ＿８に保持されている下位位相信号ｘＣＫ８（Ｌ状態）と、ラッチ回路Ｌ＿７に保持されている下位位相信号ＣＫ７（Ｌ状態）を反転した信号とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第２のエンコードの初期値である。
（ステップ（２）からステップ（７））
ステップ（１）と同様に、１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊を反転した信号とがＡＮＤ回路ＡＮＤ０に入力される。ステップ（２）からステップ（７）のいずれにおいても、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第２のエンコードの初期値である。
（ステップ（８））
制御信号ｘＳＷ３＿１と制御信号ＳＷ８＿２とがＨ状態となる。これによって、ラッチ回路Ｌ＿３に保持されている下位位相信号ＣＫ３（Ｈ状態）に対応する下位位相信号ｘＣＫ３（Ｌ状態）を反転した信号と、ラッチ回路Ｌ＿８に保持されている下位位相信号ｘＣＫ８（Ｌ状態）とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ラッチ回路Ｌ＿３の反転出力端子ＱＢから下位位相信号ｘＣＫ３が出力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第２のエンコードの初期値である。
（ステップ（９））
制御信号ＳＷ８＿１と制御信号ＳＷ７＿２とがＨ状態となる。これによって、ラッチ回路Ｌ＿８に保持されている下位位相信号ｘＣＫ８（Ｌ状態）を反転した信号と、ラッチ回路Ｌ＿７に保持されている下位位相信号ＣＫ７（Ｌ状態）とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第２のエンコードの初期値である。
（ステップ（１０）からステップ（１２））
ステップ（９）と同様に、１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊を反転した信号と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊とがＡＮＤ回路ＡＮＤ０に入力される。ステップ（１０）からステップ（１２）のいずれにおいても、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第２のエンコードの初期値である。
（ステップ（１３））
制御信号ＳＷ４＿１と制御信号ＳＷ３＿２とがＨ状態となる。これによって、ラッチ回路Ｌ＿４に保持されている下位位相信号ｘＣＫ４（Ｌ状態）を反転した信号と、ラッチ回路Ｌ＿３に保持されている下位位相信号ＣＫ３（Ｈ状態）とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＨ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、ＲＳラッチＲＳ０の出力信号はＨ状態となる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、ＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
（ステップ（１４）とステップ（１５））
ステップ（９）と同様に、１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊を反転した信号と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ＊または下位位相信号ｘＣＫ＊とがＡＮＤ回路ＡＮＤ０に入力される。ステップ（１４）とステップ（１５）とのいずれにおいても、ＡＮＤ回路ＡＮＤ０の出力信号によらず、ＲＳラッチＲＳ０の出力信号はＨ状態に保たれる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、各ステップにおいてＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
ステップ（１５）の処理が終了したとき、カウンタ回路ＣＮ０のカウント値は４’ｂ［０］００１１である。このカウント値は３に相当する。ステップ（１５）の処理が終了することによって、図１５に示す第２のエンコードが終了する。
ステップ（１５）の処理が終了した後、カウンタ回路ＣＮ０のカウント値が反転される。このとき、カウンタ回路ＣＮ０のカウント値は４’ｂ［１］１１００である。このカウント値は−４に相当する。つまり、状態３に対応するエンコード値３から、状態７に対応するエンコード値７を減算した値−４が得られる。
第３の実施形態では、ラッチ部１０８ｃにラッチされる下位位相信号の数が低減される。この結果、ラッチ部１０８ｃの回路規模を低減することができる。例えば、図３７に示すラッチ部１１０８ａと比較して、ラッチ部１０８ｃの回路規模は約半分である。
第３の実施形態では、エンコード回路１０ｃは、従来のエンコード回路の利点と同じ利点を有する。つまり、クロック生成部１８ａが生成するクロックの数が多い場合であってもエンコード回路１０ｃの回路規模が小さく、かつ、エンコード回路１０ｃの構成が簡易である。
（第４の実施形態）
図１６は、本発明の第４の実施形態のエンコード回路１０ｄの構成を示している。図１６に示すように、エンコード回路１０ｄは、クロック生成部１８ｄと、ラッチ部１０８ｄと、カウント部１０１と、エンコード部１０６ｄとを有する。
図１６に示す構成について、図１に示す構成と異なる点を説明する。クロック生成部１８ｄは、複数の全差動遅延回路ＤＥ１〜ＤＥ８（遅延ユニット）が環状に接続された遅延回路１００ｄを有する。クロック生成部１８ｄは、複数の全差動遅延回路ＤＥ１〜ＤＥ８の出力信号に応じた複数の下位位相信号（下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）を出力する。
クロック生成部１８ｄが生成する下位位相信号（遅延信号）は、図１に示すクロック生成部１８ａが生成する下位位相信号と同一である。つまり、クロック生成部１８ｄは、下位位相信号ＣＫ１〜ＣＫ８と下位位相信号ｘＣＫ１〜ｘＣＫ８とを生成する。クロック生成部１８ｄは、生成された複数の下位位相信号（下位位相信号ＣＫ１〜ＣＫ８と下位位相信号ｘＣＫ１〜ｘＣＫ８）の一部のみを、ラッチ部１０８ｄによるラッチのために出力する。クロック生成部１８ｄが下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８のみを出力することが第１の実施形態と異なる。
第４の実施形態では、遅延回路１００ｄは、複数の第１の遅延ユニットである全差動遅延回路ＤＥ１，ＤＥ３，ＤＥ５，ＤＥ７と、複数の第２の遅延ユニットである全差動遅延回路ＤＥ２，ＤＥ４，ＤＥ６，ＤＥ８とを有する。第１の遅延ユニットと第２の遅延ユニットとはそれぞれ、複数の全差動遅延回路ＤＥ１〜ＤＥ８の接続において２個毎に配置されている。第１の遅延ユニットは、２つの第２の遅延ユニットの間に接続されている。第２の遅延ユニットは、２つの第１の遅延ユニットの間に接続されている。つまり、第１の遅延ユニットと第２の遅延ユニットとは、複数の全差動遅延回路ＤＥ１〜ＤＥ８の接続において交互に配置されている。クロック生成部１８ｄは、複数の第２の遅延ユニットによって生成された複数の第２の出力信号である下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８を出力する。
ラッチ部１０８ｄは、クロック生成部１８ｄから出力された複数の下位位相信号（下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）を、制御信号ＣＯが入力されたタイミングでラッチする。
エンコード部１０６ｄは、ラッチ部１０８ｄにラッチされた複数の下位位相信号（下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）の状態をエンコードする。これによって、エンコード部１０６ｄは、ラッチ部１０８ｄにラッチされた複数の下位位相信号の状態に基づく２進数を得る。
エンコード部１０６ｄは、第１の動作と、第２の動作と、第３の動作とを行うことにより複数の下位位相信号の状態をエンコードする。第１の動作では、エンコード部１０６ｄは、信号群に含まれる２つ以上の下位位相信号の論理状態がＨｉｇｈからＬｏｗに変化する位置を検出する。信号群は、ラッチ部１０８ｄにラッチされた複数の下位位相信号の少なくとも２つで構成される。第４の実施形態における信号群は、ラッチ部１０８ｄにラッチされた複数の下位位相信号の全てで構成される。信号群に含まれる全ての下位位相信号が複数の全差動遅延回路ＤＥ１〜ＤＥ８の接続の順番に基づく順番に並べられている。つまり、第１の動作では、エンコード部１０６ｄは、信号群における連続する２つの下位位相信号の論理状態がＨｉｇｈとＬｏｗとであることを検出する。
第２の動作では、エンコード部１０６ｄは、信号群に含まれる２つ以上の下位位相信号の論理状態がＬｏｗからＨｉｇｈに変化する位置を検出する。つまり、第２の動作では、エンコード部１０６ｄは、信号群における連続する２つの下位位相信号の論理状態がＬｏｗとＨｉｇｈとであることを検出する。
第３の動作では、エンコード部１０６ｄは、信号群に含まれる少なくとも１つの下位位相信号を含む２つ以上の下位位相信号の論理状態が所定の状態であることを検出する。第３の動作は、第１の動作および第２の動作と異なる。第４の実施形態における第３の動作では、エンコード部１０６ｄは、信号群に含まれる、連続する２つの下位位相信号の両方の論理状態が同一であることを検出する。第３の動作は、第１の動作と第２の動作との間に行われる。
上記以外の点については、図１６に示す構成は図１に示す構成と略同一である。
図１７は、ラッチ部１０８ｄとエンコード部１０６ｄとの構成を示している。図１７に示す構成について、図２に示す構成と異なる点を説明する。
ラッチ部１０８ｄは、複数のラッチ回路Ｌ＿１〜Ｌ＿４と、複数のスイッチＳＴ１＿１〜ＳＴ４＿１と、複数のスイッチＳＴ１＿２〜ＳＴ４＿２と、スイッチｘＳＴ４＿１とを有する。ラッチ回路Ｌ＿１〜Ｌ＿４は、図示していない比較部からの制御信号ＣＯが反転したタイミングで複数の下位位相信号（下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）の状態をラッチする。制御信号ＳＷ１＿１〜ＳＷ４＿１と制御信号ＳＷ１＿２〜ＳＷ４＿２とは、ラッチ回路Ｌ＿１〜Ｌ＿４にラッチされた複数の下位位相信号のいずれか１つをラッチ回路Ｌ＿１〜Ｌ＿４の出力端子Ｑからエンコード部１０６ｄに出力するためのスイッチＳＴ１＿１〜ＳＴ４＿１とスイッチＳＴ１＿２〜ＳＴ４＿２とを制御する信号である。制御信号ｘＳＷ４＿１は、ラッチ回路Ｌ＿４にラッチされた下位位相信号ｘＣＫ８を反転した信号（下位位相信号ＣＫ８に相当）をラッチ回路Ｌ＿４の反転出力端子ＱＢからエンコード部１０６ｄに出力するためのスイッチｘＳＴ４＿１を制御する信号である。ラッチ部１０８ｄでは、図２に示すラッチ部１０８ａの構成からラッチ回路Ｌ＿５〜Ｌ＿８とスイッチＳＴ５＿１〜ＳＴ８＿１とスイッチＳＴ５＿２〜ＳＴ８＿２とスイッチｘＳＴ８＿１とが削除されている。ラッチ部１０８ｄでは、図２に示すラッチ部１０８ａの構成にスイッチｘＳＴ４＿１が追加されている。スイッチｘＳＴ４＿１を介してラッチ回路Ｌ＿４の反転出力端子ＱＢから出力された下位位相信号ＣＫ８を反転した信号はＡＮＤ回路ＡＮＤ０の第１の入力端子に入力される。
エンコード部１０６ｄの構成は、図２に示すエンコード部１０６ａの構成と同一である。エンコード部１０６ｄに入力される下位位相信号は、図２に示すエンコード部１０６ａに入力される下位位相信号と異なる。このため、エンコード部１０６ｄの動作は、図２に示すエンコード部１０６ａの動作と異なる。
上記以外の点については、図１７に示す構成は図２に示す構成と略同一である。
エンコード回路１０ｄによるエンコードの手順を説明する。図１８は、エンコード回路１０ｄにおけるスタートパルスＳｔａｒｔＰと、下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８との波形を示している。図１８において、横方向は時間を示し、縦方向は電圧を示している。
図１８では、下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８が、順に立ち下がる（Ｈ状態からＬ状態に変化する）信号群を構成するように並べられている。具体的には、下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８の順番で下位位相信号が並べられている。この信号群において、複数の下位位相信号は、カウント部１０１のカウントクロックである下位位相信号ｘＣＫ８を基準に、複数の全差動遅延回路ＤＥ２，ＤＥ４，ＤＥ６，ＤＥ８の接続の順番に基づく順番に並べられている。複数の全差動遅延回路ＤＥ２，ＤＥ４，ＤＥ６，ＤＥ８の接続の順番において、より前の全差動遅延回路から出力された下位位相信号が、信号群において、より前に配置されている。
具体的には、下位位相信号ｘＣＫ８を出力する全差動遅延回路ＤＥ８の２つ後ろに接続された全差動遅延回路ＤＥ２からの下位位相信号ｘＣＫ２が先頭に配置されている。さらに、複数の下位位相信号の順番が、全差動遅延回路ＤＥ２，ＤＥ４，ＤＥ６，ＤＥ８の接続の順番と同一になるように、各全差動遅延回路が出力する下位位相信号が並べられている。複数の下位位相信号が、所定の時間間隔で順に立ち上がる（Ｌ状態からＨ状態に変化する）信号群を構成するように並べられていてもよい。
ラッチ部１０８ｄにラッチされた複数の下位位相信号が上記の順番で並べられた信号群（信号列）において、連続する２つの下位位相信号の論理状態が順次検出される。連続する２つの下位位相信号の論理状態が所定の状態（サーモメータコード）であることが検出された場合、その状態が検出された位置に応じて複数の下位位相信号の状態が判定される。
例えば、図１８に示す信号群の下から上に向かって、連続する２つの下位位相信号の論理状態が順次検出される。状態５〜７の場合、信号群において、連続する２つの下位位相信号の間で論理状態がＨ状態からＬ状態に変化している。状態４の場合、信号群において、全ての下位位相信号の論理状態がＨ状態である。任意の連続する２つの下位位相信号の論理状態がＨ状態である状態は状態４のみである。第４の実施形態では、下位位相信号ｘＣＫ２と下位位相信号ｘＣＫ８との両方がＨ状態であることが検出されたとき、複数の下位位相信号の状態が状態４であると判定される。状態１〜３の場合、信号群において、連続する２つの下位位相信号の間で論理状態がＬ状態からＨ状態に変化している。状態０の場合、信号群において、全ての下位位相信号の論理状態がＬ状態である。第３の実施形態では、状態１〜７が検出されなかったとき、複数の下位位相信号の状態が状態０であると判定される。
具体的には、以下のステップ（１）からステップ（７）の処理を時系列で実施することによりエンコードが行われる。
（ステップ（１））・・・状態７に関する判定
下位位相信号ｘＣＫ８と下位位相信号ｘＣＫ６との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態７であると判定される。ステップ（１）は第１の動作に対応する。
（ステップ（２））・・・状態６に関する判定
下位位相信号ｘＣＫ６と下位位相信号ｘＣＫ４との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態６であると判定される。ステップ（２）は第１の動作に対応する。
（ステップ（３））・・・状態５に関する判定
下位位相信号ｘＣＫ４と下位位相信号ｘＣＫ２との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態５であると判定される。ステップ（３）は第１の動作に対応する。
（ステップ（４））・・・状態４に関する判定
下位位相信号ｘＣＫ２と下位位相信号ｘＣＫ８との論理状態が比較される。この位置にサーモメータコード“１１”がある場合、複数の下位位相信号の状態は状態４であると判定される。ステップ（４）は第３の動作に対応する。
（ステップ（５））・・・状態３に関する判定
下位位相信号ｘＣＫ８と下位位相信号ｘＣＫ６との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態３であると判定される。ステップ（５）は第２の動作に対応する。
（ステップ（６））・・・状態２に関する判定
下位位相信号ｘＣＫ６と下位位相信号ｘＣＫ４との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態２であると判定される。ステップ（６）は第２の動作に対応する。
（ステップ（７））・・・状態１に関する判定
下位位相信号ｘＣＫ４と下位位相信号ｘＣＫ２との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態１であると判定される。ステップ（７）は第２の動作に対応する。
ステップ（１）からステップ（７）において、複数の下位位相信号の状態が状態１から状態７のいずれでもないと判定された場合、複数の下位位相信号の状態は状態０である。このため、状態０に関する判定は特に必要ない。エンコード部１０６ｄがサーモメータコードを検出するとき、上記の手順が実現されるように、制御信号ＳＷ１＿１〜ＳＷ４＿１と、制御信号ＳＷ１＿２〜ＳＷ４＿２と、制御信号ｘＳＷ４＿１とが制御される。
図１９と図２０とは、エンコードに関係する各信号の波形を示している。図１９と図２０とにおいて、横方向は時間を示し、縦方向は電圧を示している。状態７のエンコードである第１のエンコードと、状態３のエンコードである第２のエンコードとが連続的に行われる例を説明する。この例は、撮像装置におけるリセットレベルと信号レベルとの減算に適用可能である。この例では、状態３に対応するエンコード値３から、状態７に対応するエンコード値７を減算した値−４が得られる。
動作の概略を説明する。制御信号ＳＷ１＿１〜ＳＷ４＿１と、制御信号ＳＷ１＿２〜ＳＷ４＿２とにより、下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８が保持されているラッチ回路Ｌ＿１〜Ｌ＿４のいずれか２つから下位位相信号ｘＣＫ＊が出力される。第４の実施形態の説明における＊は、２，４，６，８のいずれかの整数である。また、制御信号ｘＳＷ４＿１により、下位位相信号ｘＣＫ８が保持されているラッチ回路Ｌ＿４から、下位位相信号ｘＣＫ８を反転した下位位相信号ＣＫ８が出力される。２つのラッチ回路から出力された下位位相信号ＣＫ８または下位位相信号ｘＣＫ＊はエンコード部１０６ｄに入力される。エンコード部１０６ｄは、入力された下位位相信号ｘＣＫ＊に基づいてサーモメータコードを検出する。この例では、サーモメータコードは、Ｈ状態からＬ状態へ変化するエッジ位置と、Ｌ状態からＨ状態へ変化するエッジ位置と、連続する２つのＨ状態とに対応する論理状態である。
１つのラッチ回路Ｌ＿＊から出力された下位位相信号ｘＣＫ＊と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ８または下位位相信号ｘＣＫ＊を反転した信号とのＡＮＤ演算の結果がＨ状態となった場合、サーモメータコードが検出される。サーモメータコードが検出されたタイミングで、下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８の状態に応じた数のパルスを有する下位計数信号ＣＮＴＣＬＫの生成が開始される。同時に、カウンタ回路ＣＮ０が下位計数信号ＣＮＴＣＬＫのカウントを開始する。カウントが終了したときのカウンタ回路ＣＮ０のカウント値ＤＯ［０］〜ＤＯ［２］がエンコード結果である。
ステップ（１）からステップ（７）における詳細な動作を説明する。所定の条件を満足するタイミングで、図示していない比較部からの制御信号ＣＯの論理状態が変化する。これによって、クロック生成部１８ｄから出力された下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８の論理状態がラッチ部１０８ｄに保持される。
続いて、図１９に示す第１のエンコードが開始される。制御信号ＲＳＬＲＳＴによりＲＳラッチＲＳ０がリセットされる。この時点のＲＳラッチＲＳ０の出力信号はＬ状態である。また、制御信号ＣＬＲＳＴによりカウンタ回路ＣＮ０がリセットされる。このとき、カウンタ回路ＣＮ０のカウント値は第１のエンコードの初期値すなわち３’ｂ［０］０００である。カウント値の表記における“３’ｂ”は、出力信号が３ビットの２進数であることを示している。カウント値の表記における“［０］”はカウント値の符号を示している。この符号は説明の便宜のために使用される。“［０］”は正に対応する。“［１］”は負に対応する。カウント値の表記における“０００”はエンコード部１０６ｄの出力信号ＤＯ［２：０］を示している。カウント値の表記は、第４から第７の実施形態の説明においても同様である。ＲＳラッチＲＳ０とカウンタ回路ＣＮ０とがリセットされた後、制御信号ＳＷ１＿１〜ＳＷ４＿１と、制御信号ＳＷ１＿２〜ＳＷ４＿２と、制御信号ｘＳＷ４＿１とが所定の順にＨ状態となる。
（ステップ（１））
制御信号ＳＷ４＿２と制御信号ＳＷ３＿１とがＨ状態となる。これによって、ラッチ回路Ｌ＿４に保持されている下位位相信号ｘＣＫ８（Ｈ状態）と、ラッチ回路Ｌ＿３に保持されている下位位相信号ｘＣＫ６（Ｌ状態）を反転した信号とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＨ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、ＲＳラッチＲＳ０の出力信号はＨ状態となる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、ＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
（ステップ（２）とステップ（３））
ステップ（１）と同様に、１つのラッチ回路Ｌ＿＊から出力された下位位相信号ｘＣＫ＊と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ｘＣＫ＊を反転した信号とがＡＮＤ回路ＡＮＤ０に入力される。ステップ（２）とステップ（３）とのいずれにおいても、ＡＮＤ回路ＡＮＤ０の出力信号によらず、ＲＳラッチＲＳ０の出力信号はＨ状態に保たれる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、各ステップにおいてＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
（ステップ（４））
制御信号ＳＷ１＿２と制御信号ｘＳＷ４＿１とがＨ状態となる。これによって、ラッチ回路Ｌ＿１に保持されている下位位相信号ｘＣＫ２（Ｌ状態）と、ラッチ回路Ｌ＿４に保持されている下位位相信号ｘＣＫ８（Ｈ状態）に対応する下位位相信号ＣＫ８（Ｌ状態）を反転した信号とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ラッチ回路Ｌ＿４の反転出力端子ＱＢから下位位相信号ＣＫ８が出力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号によらず、ＲＳラッチＲＳ０の出力信号はＨ状態に保たれる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、各ステップにおいてＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
（ステップ（５））
制御信号ＳＷ４＿１と制御信号ＳＷ３＿２とがＨ状態となる。これによって、ラッチ回路Ｌ＿４に保持されている下位位相信号ｘＣＫ８（Ｈ状態）を反転した信号と、ラッチ回路Ｌ＿３に保持されている下位位相信号ｘＣＫ６（Ｌ状態）とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号によらず、ＲＳラッチＲＳ０の出力信号はＨ状態に保たれる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、各ステップにおいてＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
（ステップ（６）とステップ（７））
ステップ（５）と同様に、１つのラッチ回路Ｌ＿＊から出力された下位位相信号ｘＣＫ＊を反転した信号と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ｘＣＫ＊とがＡＮＤ回路ＡＮＤ０に入力される。ステップ（６）とステップ（７）とのいずれにおいても、ＡＮＤ回路ＡＮＤ０の出力信号によらず、ＲＳラッチＲＳ０の出力信号はＨ状態に保たれる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、各ステップにおいてＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
ステップ（７）の処理が終了したとき、カウンタ回路ＣＮ０のカウント値は３’ｂ［１］００１である。このカウント値は−７に相当する。ステップ（７）の処理が終了することによって、図１９に示す第１のエンコードが終了する。
ステップ（７）の処理が終了した後、カウンタ回路ＣＮ０のカウント値が反転される。このとき、カウンタ回路ＣＮ０のカウント値は３’ｂ［０］１１０である。このカウント値は６に相当する。
続いて、図２０に示す第２のエンコードが開始される。制御信号ＲＳＬＲＳＴにより、ＲＳラッチＲＳ０がリセットされる。制御信号ＣＬＲＳＴによるカウンタ回路ＣＮ０のリセットは行われない。このとき、カウンタ回路ＣＮ０のカウント値は第２のエンコードの初期値すなわち３’ｂ［０］１１０である。ＲＳラッチＲＳ０がリセットされた後、制御信号ＳＷ１＿１〜ＳＷ４＿１と、制御信号ＳＷ１＿２〜ＳＷ４＿２と、制御信号ｘＳＷ４＿１とが所定の順にＨ状態となる。
（ステップ（１））
制御信号ＳＷ４＿２と制御信号ＳＷ３＿１とがＨ状態となる。これによって、ラッチ回路Ｌ＿４に保持されている下位位相信号ｘＣＫ８（Ｌ状態）と、ラッチ回路Ｌ＿３に保持されている下位位相信号ｘＣＫ６（Ｈ状態）を反転した信号とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第２のエンコードの初期値である。
（ステップ（２）とステップ（３））
ステップ（１）と同様に、１つのラッチ回路Ｌ＿＊から出力された下位位相信号ｘＣＫ＊と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ｘＣＫ＊を反転した信号とがＡＮＤ回路ＡＮＤ０に入力される。ステップ（２）とステップ（３）とのいずれにおいても、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第２のエンコードの初期値である。
（ステップ（４））
制御信号ＳＷ１＿２と制御信号ｘＳＷ４＿１とがＨ状態となる。これによって、ラッチ回路Ｌ＿１に保持されている下位位相信号ｘＣＫ２（Ｈ状態）と、ラッチ回路Ｌ＿４に保持されている下位位相信号ｘＣＫ８（Ｌ状態）に対応する下位位相信号ＣＫ８（Ｈ状態）を反転した信号とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ラッチ回路Ｌ＿４の反転出力端子ＱＢから下位位相信号ＣＫ８が出力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第２のエンコードの初期値である。
（ステップ（５））
制御信号ＳＷ４＿１と制御信号ＳＷ３＿２とがＨ状態となる。これによって、ラッチ回路Ｌ＿４に保持されている下位位相信号ｘＣＫ８（Ｌ状態）を反転した信号と、ラッチ回路Ｌ＿３に保持されている下位位相信号ｘＣＫ６（Ｈ状態）とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＨ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、ＲＳラッチＲＳ０の出力信号はＨ状態となる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、ＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
（ステップ（６）とステップ（７））
ステップ（５）と同様に、１つのラッチ回路Ｌ＿＊から出力された下位位相信号ｘＣＫ＊を反転した信号と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ｘＣＫ＊とがＡＮＤ回路ＡＮＤ０に入力される。ステップ（６）とステップ（７）とのいずれにおいても、ＡＮＤ回路ＡＮＤ０の出力信号によらず、ＲＳラッチＲＳ０の出力信号はＨ状態に保たれる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、各ステップにおいてＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
ステップ（７）の処理が終了したとき、カウンタ回路ＣＮ０のカウント値は３’ｂ［０］０１１である。このカウント値は３に相当する。ステップ（７）の処理が終了することによって、図２０に示す第２のエンコードが終了する。
ステップ（７）の処理が終了した後、カウンタ回路ＣＮ０のカウント値が反転される。このとき、カウンタ回路ＣＮ０のカウント値は３’ｂ［１］１００である。このカウント値は−４に相当する。つまり、状態３に対応するエンコード値３から、状態７に対応するエンコード値７を減算した値−４が得られる。
第３の動作では、サーモメータコード“１１”の代わりにサーモメータコード“００”が検出されてもよい。つまり、状態０に関する判定が行われてもよい。
第４の実施形態では、ラッチ部１０８ｄにラッチされる下位位相信号の数が低減される。この結果、ラッチ部１０８ｄの回路規模を低減することができる。例えば、図３９に示すラッチ部１１０８ｂと比較して、ラッチ部１０８ｄの回路規模は約半分である。
第４の実施形態では、エンコード回路１０ｄは、従来のエンコード回路の利点と同じ利点を有する。つまり、クロック生成部１８ｄが生成するクロックの数が多い場合であってもエンコード回路１０ｄの回路規模が小さく、かつ、エンコード回路１０ｄの構成が簡易である。
（第５の実施形態）
図２１は、本発明の第５の実施形態のエンコード回路１０ｅの構成を示している。図２１に示すように、エンコード回路１０ｅは、クロック生成部１８ｅと、ラッチ部１０８ｅと、カウント部１０１と、エンコード部１０６ｅとを有する。
図２１に示す構成について、図１６に示す構成と異なる点を説明する。クロック生成部１８ｅは、複数の全差動遅延回路ＤＥ１〜ＤＥ８（遅延ユニット）が環状に接続された遅延回路１００ｅを有する。クロック生成部１８ｅは、複数の全差動遅延回路ＤＥ１〜ＤＥ８の出力信号に応じた複数の下位位相信号（下位位相信号ＣＫ２と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）を出力する。
クロック生成部１８ｅが生成する下位位相信号（遅延信号）は、図１に示すクロック生成部１８ａが生成する下位位相信号と同一である。つまり、クロック生成部１８ｅは、下位位相信号ＣＫ１〜ＣＫ８と下位位相信号ｘＣＫ１〜ｘＣＫ８とを生成する。クロック生成部１８ｅは、生成された複数の下位位相信号（下位位相信号ＣＫ１〜ＣＫ８と下位位相信号ｘＣＫ１〜ｘＣＫ８）の一部のみを、ラッチ部１０８ｅによるラッチのために出力する。クロック生成部１８ｅが下位位相信号ＣＫ２を出力することが第４の実施形態と異なる。
第５の実施形態では、遅延回路１００ｅは、複数の第１の遅延ユニットである全差動遅延回路ＤＥ１，ＤＥ３，ＤＥ５，ＤＥ７と、複数の第２の遅延ユニットである全差動遅延回路ＤＥ４，ＤＥ６，ＤＥ８と、第３の遅延ユニットである全差動遅延回路ＤＥ２とを有する。第１の遅延ユニットと第２の遅延ユニットとはそれぞれ、複数の全差動遅延回路ＤＥ３〜ＤＥ８，ＤＥ１の接続において２個毎に配置されている。第１の遅延ユニットは、２つの第２の遅延ユニットの間に接続されている。第２の遅延ユニットは、２つの第１の遅延ユニットの間に接続されている。つまり、第１の遅延ユニットと第２の遅延ユニットとは、複数の全差動遅延回路ＤＥ３〜ＤＥ８，ＤＥ１の接続において交互に配置されている。第３の遅延ユニットは、基準信号（カウント部１０１のカウントクロック）である下位位相信号ｘＣＫ８を出力する全差動遅延回路ＤＥ８と異なる遅延ユニットである。
クロック生成部１８ｅは、複数の第２の遅延ユニットによって生成された複数の第２の出力信号である下位位相信号ｘＣＫ４，ｘＣＫ６，ｘＣＫ８を出力する。また、クロック生成部１８ｅは、第３の遅延ユニットによって生成された第１の出力信号である下位位相信号ＣＫ２と、第３の遅延ユニットによって生成された第２の出力信号である下位位相信号ｘＣＫ２とを出力する。
ラッチ部１０８ｅは、クロック生成部１８ｅから出力された複数の下位位相信号（下位位相信号ＣＫ２と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）を、制御信号ＣＯが入力されたタイミングでラッチする。
エンコード部１０６ｅは、ラッチ部１０８ｅにラッチされた複数の下位位相信号（下位位相信号ＣＫ２と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）の状態をエンコードする。これによって、エンコード部１０６ｅは、ラッチ部１０８ｅにラッチされた複数の下位位相信号の状態に基づく２進数を得る。
エンコード部１０６ｅは、第１の動作と、第２の動作と、第３の動作とを行うことにより複数の下位位相信号の状態をエンコードする。第５の実施形態における信号群は、ラッチ部１０８ｅにラッチされた複数の下位位相信号の一部で構成される。具体的には、信号群は、ラッチ部１０８ｅにラッチされた複数の下位位相信号のうち下位位相信号ＣＫ２を除く下位位相信号で構成される。第５の実施形態における第１の動作は、第４の実施形態における第１の動作と略同一である。第５の実施形態における第２の動作は、第４の実施形態における第２の動作と略同一である。
第５の実施形態における第３の動作では、エンコード部１０６ｅは、第１の下位位相信号（第１の信号）と第２の下位位相信号（第２の信号）との論理状態が異なることを検出する。第１の下位位相信号は、信号群に含まれる下位位相信号ｘＣＫ８である。第２の下位位相信号は、信号群に含まれない下位位相信号ＣＫ２である。また、第２の下位位相信号は、第１の下位位相信号と異なる下位位相信号ｘＣＫ２を反転した信号である。また、第２の下位位相信号は、ラッチ部１０８ｅにラッチされた信号である。第３の動作は、第１の動作と第２の動作との間に行われる。
上記以外の点については、図２１に示す構成は図１６に示す構成と略同一である。
図２２は、ラッチ部１０８ｅとエンコード部１０６ｅとの構成を示している。図２２に示す構成について、図１７に示す構成と異なる点を説明する。
ラッチ部１０８ｅは、複数のラッチ回路Ｌ＿０〜Ｌ＿４と、複数のスイッチＳＴ０＿１〜ＳＴ４＿１と、複数のスイッチＳＴ１＿２〜ＳＴ４＿２とを有する。ラッチ回路Ｌ＿０〜Ｌ＿４は、図示していない比較部からの制御信号ＣＯが反転したタイミングで複数の下位位相信号（下位位相信号ＣＫ２と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）の状態をラッチする。制御信号ＳＷ０＿１〜ＳＷ４＿１と制御信号ＳＷ１＿２〜ＳＷ４＿２とは、ラッチ回路Ｌ＿０〜Ｌ＿４にラッチされた複数の下位位相信号のいずれか１つをラッチ回路Ｌ＿０〜Ｌ＿４の出力端子Ｑからエンコード部１０６ｅに出力するためのスイッチＳＴ０＿１〜ＳＴ４＿１とスイッチＳＴ１＿２〜ＳＴ４＿２とを制御する信号である。ラッチ部１０８ｅでは、図１７に示すラッチ部１０８ｄの構成にラッチ回路Ｌ＿０とスイッチＳＴ０＿１とが追加されている。また、ラッチ部１０８ｅでは、図１７に示すラッチ部１０８ｄの構成からスイッチｘＳＴ４＿１が削除されている。スイッチＳＴ０＿１を介してラッチ回路Ｌ＿０の出力端子Ｑから出力された下位位相信号ＣＫ２を反転した信号はＡＮＤ回路ＡＮＤ０の第１の入力端子に入力される。
エンコード部１０６ｅの構成は、図１７に示すエンコード部１０６ｄの構成と同一である。エンコード部１０６ｅに入力される下位位相信号は、図１７に示すエンコード部１０６ｄに入力される下位位相信号と異なる。このため、エンコード部１０６ｅの動作は、図１７に示すエンコード部１０６ｄの動作と異なる。
上記以外の点については、図２２に示す構成は図１７に示す構成と略同一である。
エンコード回路１０ｅによるエンコードの手順を説明する。図２３は、エンコード回路１０ｅにおけるスタートパルスＳｔａｒｔＰと、下位位相信号ＣＫ２と、下位位相信号ｘＣＫ２，ｘＣＫ３，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８との波形を示している。図２３において、横方向は時間を示し、縦方向は電圧を示している。
図２３では、下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８が、順に立ち下がる（Ｈ状態からＬ状態に変化する）信号群を構成するように並べられている。具体的には、下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８の順番で下位位相信号が並べられている。この信号群において、複数の下位位相信号は、カウント部１０１のカウントクロックである下位位相信号ｘＣＫ８を基準に、複数の全差動遅延回路ＤＥ２，ＤＥ４，ＤＥ６，ＤＥ８の接続の順番に基づく順番に並べられている。複数の全差動遅延回路ＤＥ２，ＤＥ４，ＤＥ６，ＤＥ８の接続の順番において、より前の全差動遅延回路から出力された下位位相信号が、信号群において、より前に配置されている。
具体的には、下位位相信号ｘＣＫ８を出力する全差動遅延回路ＤＥ８の２つ後ろに接続された全差動遅延回路ＤＥ２からの下位位相信号ｘＣＫ２が先頭に配置されている。さらに、複数の下位位相信号の順番が、全差動遅延回路ＤＥ２，ＤＥ４，ＤＥ６，ＤＥ８の接続の順番と同一になるように、各全差動遅延回路が出力する下位位相信号が並べられている。信号群を構成する複数の下位位相信号に加えて、全差動遅延回路ＤＥ２が出力する下位位相信号ＣＫ２が配置されている。複数の下位位相信号が、所定の時間間隔で順に立ち上がる（Ｌ状態からＨ状態に変化する）信号群を構成するように並べられていてもよい。立下りエッジが下位位相信号ｘＣＫ２の立下りエッジと下位位相信号ｘＣＫ８の立下りエッジとの間にある下位位相信号ｘＣＫ４または下位位相信号ｘＣＫ６を反転した下位位相信号ＣＫ４または下位位相信号ＣＫ６が下位位相信号ＣＫ２の代わりに使用されてもよい。
ラッチ部１０８ｅにラッチされた複数の下位位相信号が上記の順番で並べられた信号群（信号列）と下位位相信号ＣＫ２とにおいて、連続する２つの下位位相信号の論理状態が順次検出される。連続する２つの下位位相信号の論理状態が所定の状態（サーモメータコード）であることが検出された場合、その状態が検出された位置に応じて複数の下位位相信号の状態が判定される。
例えば、図２３に示す信号群と下位位相信号ＣＫ２との下から上に向かって、連続する２つの下位位相信号の論理状態が順次検出される。状態５〜７の場合、信号群において、連続する２つの下位位相信号の間で論理状態がＨ状態からＬ状態に変化している。状態４の場合、信号群に含まれない下位位相信号ＣＫ２と、信号群に含まれる下位位相信号ｘＣＫ８との間で論理状態がＬ状態からＨ状態に変化している。状態１〜３の場合、信号群において、連続する２つの下位位相信号の間で論理状態がＬ状態からＨ状態に変化している。状態０の場合、信号群において、全ての下位位相信号の論理状態がＬ状態である。第５の実施形態では、状態１〜７が検出されなかったとき、複数の下位位相信号の状態が状態０であると判定される。
具体的には、以下のステップ（１）からステップ（７）の処理を時系列で実施することによりエンコードが行われる。
（ステップ（１））・・・状態７に関する判定
下位位相信号ｘＣＫ８と下位位相信号ｘＣＫ６との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態７であると判定される。ステップ（１）は第１の動作に対応する。
（ステップ（２））・・・状態６に関する判定
下位位相信号ｘＣＫ６と下位位相信号ｘＣＫ４との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態６であると判定される。ステップ（２）は第１の動作に対応する。
（ステップ（３））・・・状態５に関する判定
下位位相信号ｘＣＫ４と下位位相信号ｘＣＫ２との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態５であると判定される。ステップ（３）は第１の動作に対応する。
（ステップ（４））・・・状態４に関する判定
下位位相信号ＣＫ２と下位位相信号ｘＣＫ８との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態４であると判定される。ステップ（４）は第３の動作に対応する。
（ステップ（５））・・・状態３に関する判定
下位位相信号ｘＣＫ８と下位位相信号ｘＣＫ６との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態３であると判定される。ステップ（５）は第２の動作に対応する。
（ステップ（６））・・・状態２に関する判定
下位位相信号ｘＣＫ６と下位位相信号ｘＣＫ４との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態２であると判定される。ステップ（６）は第２の動作に対応する。
（ステップ（７））・・・状態１に関する判定
下位位相信号ｘＣＫ４と下位位相信号ｘＣＫ２との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態１であると判定される。ステップ（７）は第２の動作に対応する。
第５の実施形態におけるステップ（１）からステップ（３）と、ステップ（５）からステップ（７）とは、第４の実施形態における各ステップと同一である。第５の実施形態におけるステップ（４）は、第４の実施形態におけるステップ（４）と異なる。ステップ（１）からステップ（７）において、複数の下位位相信号の状態が状態１から状態７のいずれでもないと判定された場合、複数の下位位相信号の状態は状態０である。このため、状態０に関する判定は特に必要ない。エンコード部１０６ｅがサーモメータコードを検出するとき、上記の手順が実現されるように、制御信号ＳＷ０＿１〜ＳＷ４＿１と、制御信号ＳＷ１＿２〜ＳＷ４＿２とが制御される。
図２４と図２５とは、エンコードに関係する各信号の波形を示している。図２４と図２５とにおいて、横方向は時間を示し、縦方向は電圧を示している。状態７のエンコードである第１のエンコードと、状態３のエンコードである第２のエンコードとが連続的に行われる例を説明する。この例は、撮像装置におけるリセットレベルと信号レベルとの減算に適用可能である。この例では、状態３に対応するエンコード値３から、状態７に対応するエンコード値７を減算した値−４が得られる。
動作の概略を説明する。制御信号ＳＷ０＿１〜ＳＷ４＿１と、制御信号ＳＷ１＿２〜ＳＷ４＿２とにより、下位位相信号ＣＫ２と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８とが保持されているラッチ回路Ｌ＿０〜Ｌ＿４のいずれか２つから下位位相信号ＣＫ２または下位位相信号ｘＣＫ＊が出力される。第５の実施形態の説明における＊は、２，４，６，８のいずれかの整数である。２つのラッチ回路から出力された下位位相信号ＣＫ２または下位位相信号ｘＣＫ＊はエンコード部１０６ｅに入力される。エンコード部１０６ｅは、入力された下位位相信号ＣＫ２または下位位相信号ｘＣＫ＊に基づいてサーモメータコードを検出する。この例では、サーモメータコードは、Ｈ状態からＬ状態へ変化するエッジ位置と、Ｌ状態からＨ状態へ変化するエッジ位置とに対応する論理状態である。
１つのラッチ回路Ｌ＿＊から出力された下位位相信号ｘＣＫ＊と、他の１つのラッチ回路Ｌ＿０またはラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ２または下位位相信号ｘＣＫ＊を反転した信号とのＡＮＤ演算の結果がＨ状態となった場合、サーモメータコードが検出される。サーモメータコードが検出されたタイミングで、下位位相信号ＣＫ２と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８との状態に応じた数のパルスを有する下位計数信号ＣＮＴＣＬＫの生成が開始される。同時に、カウンタ回路ＣＮ０が下位計数信号ＣＮＴＣＬＫのカウントを開始する。カウントが終了したときのカウンタ回路ＣＮ０のカウント値ＤＯ［０］〜ＤＯ［２］がエンコード結果である。
ステップ（１）からステップ（７）における詳細な動作を説明する。所定の条件を満足するタイミングで、図示していない比較部からの制御信号ＣＯの論理状態が変化する。これによって、クロック生成部１８ｅから出力された下位位相信号ＣＫ２と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８との論理状態がラッチ部１０８ｅに保持される。
続いて、図２４に示す第１のエンコードが開始される。制御信号ＲＳＬＲＳＴによりＲＳラッチＲＳ０がリセットされる。この時点のＲＳラッチＲＳ０の出力信号はＬ状態である。また、制御信号ＣＬＲＳＴによりカウンタ回路ＣＮ０がリセットされる。このとき、カウンタ回路ＣＮ０のカウント値は第１のエンコードの初期値すなわち３’ｂ［０］０００である。ＲＳラッチＲＳ０とカウンタ回路ＣＮ０とがリセットされた後、制御信号ＳＷ０＿１〜ＳＷ４＿１と、制御信号ＳＷ１＿２〜ＳＷ４＿２とが所定の順にＨ状態となる。
（ステップ（１））
制御信号ＳＷ４＿２と制御信号ＳＷ３＿１とがＨ状態となる。これによって、ラッチ回路Ｌ＿４に保持されている下位位相信号ｘＣＫ８（Ｈ状態）と、ラッチ回路Ｌ＿３に保持されている下位位相信号ｘＣＫ６（Ｌ状態）を反転した信号とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＨ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、ＲＳラッチＲＳ０の出力信号はＨ状態となる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、ＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
（ステップ（２）とステップ（３））
ステップ（１）と同様に、１つのラッチ回路Ｌ＿＊から出力された下位位相信号ｘＣＫ＊と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ｘＣＫ＊を反転した信号とがＡＮＤ回路ＡＮＤ０に入力される。ステップ（２）とステップ（３）とのいずれにおいても、ＡＮＤ回路ＡＮＤ０の出力信号によらず、ＲＳラッチＲＳ０の出力信号はＨ状態に保たれる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、各ステップにおいてＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
（ステップ（４））
制御信号ＳＷ０＿１と制御信号ＳＷ４＿２とがＨ状態となる。これによって、ラッチ回路Ｌ＿０に保持されている下位位相信号ＣＫ２（Ｈ状態）を反転した信号と、ラッチ回路Ｌ＿４に保持されている下位位相信号ｘＣＫ８（Ｈ状態）とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号によらず、ＲＳラッチＲＳ０の出力信号はＨ状態に保たれる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、各ステップにおいてＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
（ステップ（５））
制御信号ＳＷ４＿１と制御信号ＳＷ３＿２とがＨ状態となる。これによって、ラッチ回路Ｌ＿４に保持されている下位位相信号ｘＣＫ８（Ｈ状態）を反転した信号と、ラッチ回路Ｌ＿３に保持されている下位位相信号ｘＣＫ６（Ｌ状態）とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号によらず、ＲＳラッチＲＳ０の出力信号はＨ状態に保たれる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、各ステップにおいてＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
（ステップ（６）とステップ（７））
ステップ（５）と同様に、１つのラッチ回路Ｌ＿＊から出力された下位位相信号ｘＣＫ＊を反転した信号と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ｘＣＫ＊とがＡＮＤ回路ＡＮＤ０に入力される。ステップ（６）とステップ（７）とのいずれにおいても、ＡＮＤ回路ＡＮＤ０の出力信号によらず、ＲＳラッチＲＳ０の出力信号はＨ状態に保たれる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、各ステップにおいてＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
ステップ（７）の処理が終了したとき、カウンタ回路ＣＮ０のカウント値は３’ｂ［１］００１である。このカウント値は−７に相当する。ステップ（７）の処理が終了することによって、図２４に示す第１のエンコードが終了する。
ステップ（７）の処理が終了した後、カウンタ回路ＣＮ０のカウント値が反転される。このとき、カウンタ回路ＣＮ０のカウント値は３’ｂ［０］１１０である。このカウント値は６に相当する。
続いて、図２５に示す第２のエンコードが開始される。制御信号ＲＳＬＲＳＴにより、ＲＳラッチＲＳ０がリセットされる。制御信号ＣＬＲＳＴによるカウンタ回路ＣＮ０のリセットは行われない。このとき、カウンタ回路ＣＮ０のカウント値は第２のエンコードの初期値すなわち３’ｂ［０］１１０である。ＲＳラッチＲＳ０がリセットされた後、制御信号ＳＷ０＿１〜ＳＷ４＿１と、制御信号ＳＷ１＿２〜ＳＷ４＿２とが所定の順にＨ状態となる。
（ステップ（１））
制御信号ＳＷ４＿２と制御信号ＳＷ３＿１とがＨ状態となる。これによって、ラッチ回路Ｌ＿４に保持されている下位位相信号ｘＣＫ８（Ｌ状態）と、ラッチ回路Ｌ＿３に保持されている下位位相信号ｘＣＫ６（Ｈ状態）を反転した信号とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第２のエンコードの初期値である。
（ステップ（２）とステップ（３））
ステップ（１）と同様に、１つのラッチ回路Ｌ＿＊から出力された下位位相信号ｘＣＫ＊と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ｘＣＫ＊を反転した信号とがＡＮＤ回路ＡＮＤ０に入力される。ステップ（２）とステップ（３）とのいずれにおいても、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第２のエンコードの初期値である。
（ステップ（４））
制御信号ＳＷ０＿１と制御信号ＳＷ４＿２とがＨ状態となる。これによって、ラッチ回路Ｌ＿０に保持されている下位位相信号ＣＫ２（Ｌ状態）を反転した信号と、ラッチ回路Ｌ＿４に保持されている下位位相信号ｘＣＫ８（Ｌ状態）とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第２のエンコードの初期値である。
（ステップ（５））
制御信号ＳＷ４＿１と制御信号ＳＷ３＿２とがＨ状態となる。これによって、ラッチ回路Ｌ＿４に保持されている下位位相信号ｘＣＫ８（Ｌ状態）を反転した信号と、ラッチ回路Ｌ＿３に保持されている下位位相信号ｘＣＫ６（Ｈ状態）とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＨ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、ＲＳラッチＲＳ０の出力信号はＨ状態となる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、ＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
（ステップ（６）とステップ（７））
ステップ（５）と同様に、１つのラッチ回路Ｌ＿＊から出力された下位位相信号ｘＣＫ＊を反転した信号と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ｘＣＫ＊とがＡＮＤ回路ＡＮＤ０に入力される。ステップ（６）とステップ（７）とのいずれにおいても、ＡＮＤ回路ＡＮＤ０の出力信号によらず、ＲＳラッチＲＳ０の出力信号はＨ状態に保たれる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、各ステップにおいてＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
ステップ（７）の処理が終了したとき、カウンタ回路ＣＮ０のカウント値は３’ｂ［０］０１１である。このカウント値は３に相当する。ステップ（７）の処理が終了することによって、図２５に示す第２のエンコードが終了する。
ステップ（７）の処理が終了した後、カウンタ回路ＣＮ０のカウント値が反転される。このとき、カウンタ回路ＣＮ０のカウント値は３’ｂ［１］１００である。このカウント値は−４に相当する。つまり、状態３に対応するエンコード値３から、状態７に対応するエンコード値７を減算した値−４が得られる。
第５の実施形態では、ラッチ部１０８ｅにラッチされる下位位相信号の数が低減される。この結果、ラッチ部１０８ｅの回路規模を低減することができる。例えば、図３９に示すラッチ部１１０８ｂと比較して、ラッチ部１０８ｅの回路規模は約半分である。
第５の実施形態では、エンコード回路１０ｅは、従来のエンコード回路の利点と同じ利点を有する。つまり、クロック生成部１８ｅが生成するクロックの数が多い場合であってもエンコード回路１０ｅの回路規模が小さく、かつ、エンコード回路１０ｅの構成が簡易である。
（第６の実施形態）
図２６は、本発明の第６の実施形態のエンコード回路１０ｆの構成を示している。図２６に示すように、エンコード回路１０ｆは、クロック生成部１８ｄと、ラッチ部１０８ｆと、カウント部１０１と、エンコード部１０６ｆとを有する。
図２６に示す構成について、図１６に示す構成と異なる点を説明する。ラッチ部１０８ｆは、クロック生成部１８ｄから出力された複数の下位位相信号（下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）を、制御信号ＣＯが入力されたタイミングでラッチする。ラッチ部１０８ｆの構成は、図１６に示すラッチ部１０８ｄの構成と異なる。
エンコード部１０６ｆは、ラッチ部１０８ｆにラッチされた複数の下位位相信号（下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）の状態をエンコードする。これによって、エンコード部１０６ｆは、ラッチ部１０８ｆにラッチされた複数の下位位相信号の状態に基づく２進数を得る。
エンコード部１０６ｆは、第１の動作と、第２の動作と、第３の動作とを行うことにより複数の下位位相信号の状態をエンコードする。第６の実施形態における信号群は、ラッチ部１０８ｆにラッチされた複数の下位位相信号の全てで構成される。第６の実施形態における第１の動作は、第４の実施形態における第１の動作と略同一である。第６の実施形態における第２の動作は、第４の実施形態における第２の動作と略同一である。
第６の実施形態における第３の動作では、エンコード部１０６ｆは、第１の下位位相信号（第１の信号）と第２の下位位相信号（第２の信号）との論理状態が異なることを検出する。第１の下位位相信号は、信号群に含まれる下位位相信号ｘＣＫ８である。第２の下位位相信号は、第１の下位位相信号と異なる下位位相信号ｘＣＫ６を反転した信号（下位位相信号ＣＫ６）である。また、第２の下位位相信号は、ラッチ部１０８ｆにラッチされた下位位相信号ｘＣＫ６から生成される信号である。第３の動作は、第１の動作と第２の動作との間に行われる。
上記以外の点については、図２６に示す構成は図１６に示す構成と略同一である。
図２７は、ラッチ部１０８ｆとエンコード部１０６ｆとの構成を示している。図２７に示す構成について、図１７に示す構成と異なる点を説明する。
ラッチ部１０８ｆは、複数のラッチ回路Ｌ＿１〜Ｌ＿４と、複数のスイッチＳＴ１＿１〜ＳＴ４＿１と、複数のスイッチＳＴ１＿２〜ＳＴ４＿２と、スイッチｘＳＴ３＿１とを有する。ラッチ回路Ｌ＿１〜Ｌ＿４は、図示していない比較部からの制御信号ＣＯが反転したタイミングで複数の下位位相信号（下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）の状態をラッチする。制御信号ＳＷ１＿１〜ＳＷ４＿１と制御信号ＳＷ１＿２〜ＳＷ４＿２とは、ラッチ回路Ｌ＿１〜Ｌ＿４にラッチされた複数の下位位相信号のいずれか１つをラッチ回路Ｌ＿１〜Ｌ＿４の出力端子Ｑからエンコード部１０６ｆに出力するためのスイッチＳＴ１＿１〜ＳＴ４＿１とスイッチＳＴ１＿２〜ＳＴ４＿２とを制御する信号である。ラッチ部１０８ｆでは、図１７に示すラッチ部１０８ｄの構成にスイッチｘＳＴ３＿１が追加されている。スイッチｘＳＴ３＿１を介してラッチ回路Ｌ＿３の反転出力端子ＱＢから出力された下位位相信号ｘＣＫ６を反転した信号はＡＮＤ回路ＡＮＤ０の第１の入力端子に入力される。
エンコード部１０６ｆの構成は、図１７に示すエンコード部１０６ｄの構成と同一である。エンコード部１０６ｆに入力される下位位相信号は、図１７に示すエンコード部１０６ｄに入力される下位位相信号と異なる。このため、エンコード部１０６ｆの動作は、図１７に示すエンコード部１０６ｄの動作と異なる。
上記以外の点については、図２７に示す構成は図１７に示す構成と略同一である。
エンコード回路１０ｆによるエンコードの手順を説明する。図２８は、エンコード回路１０ｆにおけるスタートパルスＳｔａｒｔＰと、下位位相信号ＣＫ６と、下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８との波形を示している。図２８において、横方向は時間を示し、縦方向は電圧を示している。
図２８では、下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８が、順に立ち下がる（Ｈ状態からＬ状態に変化する）信号群を構成するように並べられている。具体的には、下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８の順番で下位位相信号が並べられている。この信号群において、複数の下位位相信号は、カウント部１０１のカウントクロックである下位位相信号ｘＣＫ８を基準に、複数の全差動遅延回路ＤＥ２，ＤＥ４，ＤＥ６，ＤＥ８の接続の順番に基づく順番に並べられている。複数の全差動遅延回路ＤＥ２，ＤＥ４，ＤＥ６，ＤＥ８の接続の順番において、より前の全差動遅延回路から出力された下位位相信号が、信号群において、より前に配置されている。
具体的には、下位位相信号ｘＣＫ８を出力する全差動遅延回路ＤＥ８の２つ後ろに接続された全差動遅延回路ＤＥ２からの下位位相信号ｘＣＫ２が先頭に配置されている。さらに、複数の下位位相信号の順番が、全差動遅延回路ＤＥ２，ＤＥ４，ＤＥ６，ＤＥ８の接続の順番と同一になるように、各全差動遅延回路が出力する下位位相信号が並べられている。信号群を構成する複数の下位位相信号に加えて、全差動遅延回路ＤＥ６が出力する下位位相信号ｘＣＫ６を反転した下位位相信号ＣＫ６が配置されている。複数の下位位相信号が、所定の時間間隔で順に立ち上がる（Ｌ状態からＨ状態に変化する）信号群を構成するように並べられていてもよい。立下りエッジが下位位相信号ｘＣＫ２の立下りエッジと下位位相信号ｘＣＫ８の立下りエッジとの間にある下位位相信号ｘＣＫ２または下位位相信号ｘＣＫ４を反転した下位位相信号ＣＫ２または下位位相信号ＣＫ４が下位位相信号ＣＫ６の代わりに使用されてもよい。
ラッチ部１０８ｆにラッチされた複数の下位位相信号が上記の順番で並べられた信号群（信号列）と下位位相信号ＣＫ６とにおいて、連続する２つの下位位相信号の論理状態が順次検出される。連続する２つの下位位相信号の論理状態が所定の状態（サーモメータコード）であることが検出された場合、その状態が検出された位置に応じて複数の下位位相信号の状態が判定される。
例えば、図２８に示す信号群と下位位相信号ＣＫ６との下から上に向かって、連続する２つの下位位相信号の論理状態が順次検出される。状態５〜７の場合、信号群において、連続する２つの下位位相信号の間で論理状態がＨ状態からＬ状態に変化している。状態４の場合、信号群に含まれる下位位相信号ｘＣＫ６を反転した下位位相信号ＣＫ６と、信号群に含まれる下位位相信号ｘＣＫ８との間で論理状態がＬ状態からＨ状態に変化している。状態１〜３の場合、信号群において、連続する２つの下位位相信号の間で論理状態がＬ状態からＨ状態に変化している。状態０の場合、信号群において、全ての下位位相信号の論理状態がＬ状態である。第６の実施形態では、状態１〜７が検出されなかったとき、複数の下位位相信号の状態が状態０であると判定される。
具体的には、以下のステップ（１）からステップ（７）の処理を時系列で実施することによりエンコードが行われる。
（ステップ（１））・・・状態７に関する判定
下位位相信号ｘＣＫ８と下位位相信号ｘＣＫ６との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態７であると判定される。ステップ（１）は第１の動作に対応する。
（ステップ（２））・・・状態６に関する判定
下位位相信号ｘＣＫ６と下位位相信号ｘＣＫ４との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態６であると判定される。ステップ（２）は第１の動作に対応する。
（ステップ（３））・・・状態５に関する判定
下位位相信号ｘＣＫ４と下位位相信号ｘＣＫ２との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態５であると判定される。ステップ（３）は第１の動作に対応する。
（ステップ（４））・・・状態４に関する判定
下位位相信号ＣＫ６と下位位相信号ｘＣＫ８との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態４であると判定される。ステップ（４）は第３の動作に対応する。
（ステップ（５））・・・状態３に関する判定
下位位相信号ｘＣＫ８と下位位相信号ｘＣＫ６との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態３であると判定される。ステップ（５）は第２の動作に対応する。
（ステップ（６））・・・状態２に関する判定
下位位相信号ｘＣＫ６と下位位相信号ｘＣＫ４との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態２であると判定される。ステップ（６）は第２の動作に対応する。
（ステップ（７））・・・状態１に関する判定
下位位相信号ｘＣＫ４と下位位相信号ｘＣＫ２との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態１であると判定される。ステップ（７）は第２の動作に対応する。
第６の実施形態におけるステップ（１）からステップ（３）と、ステップ（５）からステップ（７）とは、第４の実施形態における各ステップと同一である。第６の実施形態におけるステップ（４）は、第４の実施形態におけるステップ（４）と異なる。ステップ（１）からステップ（７）において、複数の下位位相信号の状態が状態１から状態７のいずれでもないと判定された場合、複数の下位位相信号の状態は状態０である。このため、状態０に関する判定は特に必要ない。エンコード部１０６ｆがサーモメータコードを検出するとき、上記の手順が実現されるように、制御信号ＳＷ１＿１〜ＳＷ４＿１と、制御信号ＳＷ１＿２〜ＳＷ４＿２と、制御信号ｘＳＷ３＿１とが制御される。
図２９と図３０とは、エンコードに関係する各信号の波形を示している。図２９と図３０とにおいて、横方向は時間を示し、縦方向は電圧を示している。状態７のエンコードである第１のエンコードと、状態３のエンコードである第２のエンコードとが連続的に行われる例を説明する。この例は、撮像装置におけるリセットレベルと信号レベルとの減算に適用可能である。この例では、状態３に対応するエンコード値３から、状態７に対応するエンコード値７を減算した値−４が得られる。
動作の概略を説明する。制御信号ＳＷ１＿１〜ＳＷ４＿１と、制御信号ＳＷ１＿２〜ＳＷ４＿２とにより、下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８が保持されているラッチ回路Ｌ＿１〜Ｌ＿４のいずれか２つから下位位相信号ｘＣＫ＊が出力される。第６の実施形態の説明における＊は、２，４，６，８のいずれかの整数である。また、制御信号ｘＳＷ３＿１により、下位位相信号ｘＣＫ６が保持されているラッチ回路Ｌ＿３から、下位位相信号ｘＣＫ６を反転した下位位相信号ＣＫ６が出力される。２つのラッチ回路から出力された下位位相信号ＣＫ６または下位位相信号ｘＣＫ＊はエンコード部１０６ｆに入力される。エンコード部１０６ｆは、入力された下位位相信号ＣＫ６または下位位相信号ｘＣＫ＊に基づいてサーモメータコードを検出する。この例では、サーモメータコードは、Ｈ状態からＬ状態へ変化するエッジ位置と、Ｌ状態からＨ状態へ変化するエッジ位置とに対応する論理状態である。
１つのラッチ回路Ｌ＿＊から出力された下位位相信号ｘＣＫ＊と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ６または下位位相信号ｘＣＫ＊を反転した信号とのＡＮＤ演算の結果がＨ状態となった場合、サーモメータコードが検出される。サーモメータコードが検出されたタイミングで、下位位相信号ＣＫ６と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８との状態に応じた数のパルスを有する下位計数信号ＣＮＴＣＬＫの生成が開始される。同時に、カウンタ回路ＣＮ０が下位計数信号ＣＮＴＣＬＫのカウントを開始する。カウントが終了したときのカウンタ回路ＣＮ０のカウント値ＤＯ［０］〜ＤＯ［２］がエンコード結果である。
ステップ（１）からステップ（７）における詳細な動作を説明する。所定の条件を満足するタイミングで、図示していない比較部からの制御信号ＣＯの論理状態が変化する。これによって、クロック生成部１８ｄから出力された下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８の論理状態がラッチ部１０８ｆに保持される。
続いて、図２９に示す第１のエンコードが開始される。制御信号ＲＳＬＲＳＴによりＲＳラッチＲＳ０がリセットされる。この時点のＲＳラッチＲＳ０の出力信号はＬ状態である。また、制御信号ＣＬＲＳＴによりカウンタ回路ＣＮ０がリセットされる。このとき、カウンタ回路ＣＮ０のカウント値は第１のエンコードの初期値すなわち３’ｂ［０］０００である。ＲＳラッチＲＳ０とカウンタ回路ＣＮ０とがリセットされた後、制御信号ＳＷ１＿１〜ＳＷ４＿１と、制御信号ＳＷ１＿２〜ＳＷ４＿２と、制御信号ｘＳＷ３＿１とが所定の順にＨ状態となる。
（ステップ（１））
制御信号ＳＷ４＿２と制御信号ＳＷ３＿１とがＨ状態となる。これによって、ラッチ回路Ｌ＿４に保持されている下位位相信号ｘＣＫ８（Ｈ状態）と、ラッチ回路Ｌ＿３に保持されている下位位相信号ｘＣＫ６（Ｌ状態）を反転した信号とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＨ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、ＲＳラッチＲＳ０の出力信号はＨ状態となる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、ＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
（ステップ（２）とステップ（３））
ステップ（１）と同様に、１つのラッチ回路Ｌ＿＊から出力された下位位相信号ｘＣＫ＊と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ｘＣＫ＊を反転した信号とがＡＮＤ回路ＡＮＤ０に入力される。ステップ（２）とステップ（３）とのいずれにおいても、ＡＮＤ回路ＡＮＤ０の出力信号によらず、ＲＳラッチＲＳ０の出力信号はＨ状態に保たれる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、各ステップにおいてＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
（ステップ（４））
制御信号ｘＳＷ３＿１と制御信号ＳＷ４＿２とがＨ状態となる。これによって、ラッチ回路Ｌ＿３に保持されている下位位相信号ｘＣＫ６（Ｌ状態）に対応する下位位相信号ＣＫ６（Ｈ状態）を反転した信号と、ラッチ回路Ｌ＿４に保持されている下位位相信号ｘＣＫ８（Ｈ状態）とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ラッチ回路Ｌ＿３の反転出力端子ＱＢから下位位相信号ＣＫ６が出力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号によらず、ＲＳラッチＲＳ０の出力信号はＨ状態に保たれる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、各ステップにおいてＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
（ステップ（５））
制御信号ＳＷ４＿１と制御信号ＳＷ３＿２とがＨ状態となる。これによって、ラッチ回路Ｌ＿４に保持されている下位位相信号ｘＣＫ８（Ｈ状態）を反転した信号と、ラッチ回路Ｌ＿３に保持されている下位位相信号ｘＣＫ６（Ｌ状態）とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号によらず、ＲＳラッチＲＳ０の出力信号はＨ状態に保たれる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、各ステップにおいてＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
（ステップ（６）とステップ（７））
ステップ（５）と同様に、１つのラッチ回路Ｌ＿＊から出力された下位位相信号ｘＣＫ＊を反転した信号と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ｘＣＫ＊とがＡＮＤ回路ＡＮＤ０に入力される。ステップ（６）とステップ（７）とのいずれにおいても、ＡＮＤ回路ＡＮＤ０の出力信号によらず、ＲＳラッチＲＳ０の出力信号はＨ状態に保たれる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、各ステップにおいてＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
ステップ（７）の処理が終了したとき、カウンタ回路ＣＮ０のカウント値は３’ｂ［１］００１である。このカウント値は−７に相当する。ステップ（７）の処理が終了することによって、図２９に示す第１のエンコードが終了する。
ステップ（７）の処理が終了した後、カウンタ回路ＣＮ０のカウント値が反転される。このとき、カウンタ回路ＣＮ０のカウント値は３’ｂ［０］１１０である。このカウント値は６に相当する。
続いて、図３０に示す第２のエンコードが開始される。制御信号ＲＳＬＲＳＴにより、ＲＳラッチＲＳ０がリセットされる。制御信号ＣＬＲＳＴによるカウンタ回路ＣＮ０のリセットは行われない。このとき、カウンタ回路ＣＮ０のカウント値は第２のエンコードの初期値すなわち３’ｂ［０］１１０である。ＲＳラッチＲＳ０がリセットされた後、制御信号ＳＷ１＿１〜ＳＷ４＿１と、制御信号ＳＷ１＿２〜ＳＷ４＿２と、制御信号ｘＳＷ３＿１とが所定の順にＨ状態となる。
（ステップ（１））
制御信号ＳＷ４＿２と制御信号ＳＷ３＿１とがＨ状態となる。これによって、ラッチ回路Ｌ＿４に保持されている下位位相信号ｘＣＫ８（Ｌ状態）と、ラッチ回路Ｌ＿３に保持されている下位位相信号ｘＣＫ６（Ｈ状態）を反転した信号とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第２のエンコードの初期値である。
（ステップ（２）とステップ（３））
ステップ（１）と同様に、１つのラッチ回路Ｌ＿＊から出力された下位位相信号ｘＣＫ＊と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ｘＣＫ＊を反転した信号とがＡＮＤ回路ＡＮＤ０に入力される。ステップ（２）とステップ（３）とのいずれにおいても、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第２のエンコードの初期値である。
（ステップ（４））
制御信号ｘＳＷ３＿１と制御信号ＳＷ４＿２とがＨ状態となる。これによって、ラッチ回路Ｌ＿３に保持されている下位位相信号ｘＣＫ６（Ｈ状態）に対応する下位位相信号ＣＫ６（Ｌ状態）を反転した信号と、ラッチ回路Ｌ＿４に保持されている下位位相信号ｘＣＫ８（Ｌ状態）とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ラッチ回路Ｌ＿３の反転出力端子ＱＢから下位位相信号ＣＫ６が出力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このため、ＲＳラッチＲＳ０の出力信号はＬ状態に保たれる。この結果、下位計数信号ＣＮＴＣＬＫはＬ状態である。このとき、カウンタ回路ＣＮ０のカウント値は第２のエンコードの初期値である。
（ステップ（５））
制御信号ＳＷ４＿１と制御信号ＳＷ３＿２とがＨ状態となる。これによって、ラッチ回路Ｌ＿４に保持されている下位位相信号ｘＣＫ８（Ｌ状態）を反転した信号と、ラッチ回路Ｌ＿３に保持されている下位位相信号ｘＣＫ６（Ｈ状態）とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＨ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、ＲＳラッチＲＳ０の出力信号はＨ状態となる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、ＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
（ステップ（６）とステップ（７））
ステップ（５）と同様に、１つのラッチ回路Ｌ＿＊から出力された下位位相信号ｘＣＫ＊を反転した信号と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ｘＣＫ＊とがＡＮＤ回路ＡＮＤ０に入力される。ステップ（６）とステップ（７）とのいずれにおいても、ＡＮＤ回路ＡＮＤ０の出力信号によらず、ＲＳラッチＲＳ０の出力信号はＨ状態に保たれる。制御信号ＬＡＴＣＮＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、各ステップにおいてＡＮＤ回路ＡＮＤ２は１パルスの下位計数信号ＣＮＴＣＬＫを出力する。カウンタ回路ＣＮ０は、下位計数信号ＣＮＴＣＬＫに基づいてカウントを行う。このため、カウンタ回路ＣＮ０のカウント値が減少する。
ステップ（７）の処理が終了したとき、カウンタ回路ＣＮ０のカウント値は３’ｂ［０］０１１である。このカウント値は３に相当する。ステップ（７）の処理が終了することによって、図３０に示す第２のエンコードが終了する。
ステップ（７）の処理が終了した後、カウンタ回路ＣＮ０のカウント値が反転される。このとき、カウンタ回路ＣＮ０のカウント値は３’ｂ［１］１００である。このカウント値は−４に相当する。つまり、状態３に対応するエンコード値３から、状態７に対応するエンコード値７を減算した値−４が得られる。
第６の実施形態では、ラッチ部１０８ｆにラッチされる下位位相信号の数が低減される。この結果、ラッチ部１０８ｆの回路規模を低減することができる。例えば、図３９に示すラッチ部１１０８ｂと比較して、ラッチ部１０８ｆの回路規模は約半分である。
第６の実施形態では、エンコード回路１０ｆは、従来のエンコード回路の利点と同じ利点を有する。つまり、クロック生成部１８ｄが生成するクロックの数が多い場合であってもエンコード回路１０ｆの回路規模が小さく、かつ、エンコード回路１０ｆの構成が簡易である。
（第７の実施形態）
図３１は、本発明の第７の実施形態のエンコード回路１０ｇの構成を示している。図３１に示すように、エンコード回路１０ｇは、クロック生成部１８ｇと、ラッチ部１０８ｇと、カウント部１０１と、エンコード部１０６ｇとを有する。
図３１に示す構成について、図２１に示す構成と異なる点を説明する。クロック生成部１８ｇは、複数の全差動遅延回路ＤＥ１〜ＤＥ８（遅延ユニット）が環状に接続された遅延回路１００ｇを有する。クロック生成部１８ｇは、複数の全差動遅延回路ＤＥ１〜ＤＥ８の出力信号に応じた複数の下位位相信号（下位位相信号ＣＫ６と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）を出力する。
クロック生成部１８ｇが生成する下位位相信号（遅延信号）は、図１に示すクロック生成部１８ａが生成する下位位相信号と同一である。つまり、クロック生成部１８ｇは、下位位相信号ＣＫ１〜ＣＫ８と下位位相信号ｘＣＫ１〜ｘＣＫ８とを生成する。クロック生成部１８ｇは、生成された複数の下位位相信号（下位位相信号ＣＫ１〜ＣＫ８と下位位相信号ｘＣＫ１〜ｘＣＫ８）の一部のみを、ラッチ部１０８ｇによるラッチのために出力する。クロック生成部１８ｇが下位位相信号ＣＫ６を出力することが第４の実施形態と異なる。
第７の実施形態では、遅延回路１００ｇは、複数の第１の遅延ユニットである全差動遅延回路ＤＥ１，ＤＥ３，ＤＥ５，ＤＥ７と、複数の第２の遅延ユニットである全差動遅延回路ＤＥ２，ＤＥ４，ＤＥ８と、第３の遅延ユニットである全差動遅延回路ＤＥ６とを有する。第１の遅延ユニットと第２の遅延ユニットとはそれぞれ、複数の全差動遅延回路ＤＥ７，ＤＥ８，ＤＥ１〜ＤＥ５の接続において２個毎に配置されている。第１の遅延ユニットは、２つの第２の遅延ユニットの間に接続されている。第２の遅延ユニットは、２つの第１の遅延ユニットの間に接続されている。つまり、第１の遅延ユニットと第２の遅延ユニットとは、複数の全差動遅延回路ＤＥ７，ＤＥ８，ＤＥ１〜ＤＥ５の接続において交互に配置されている。第３の遅延ユニットは、基準信号（カウント部１０１のカウントクロック）である下位位相信号ｘＣＫ８を出力する全差動遅延回路ＤＥ８と異なる遅延ユニットである。
クロック生成部１８ｇは、複数の第２の遅延ユニットによって生成された複数の第２の出力信号である下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ８を出力する。また、クロック生成部１８ｇは、第３の遅延ユニットによって生成された第１の出力信号である下位位相信号ＣＫ６と、第３の遅延ユニットによって生成された第２の出力信号である下位位相信号ｘＣＫ６とを出力する。
ラッチ部１０８ｇは、クロック生成部１８ｇから出力された複数の下位位相信号（下位位相信号ＣＫ６と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）を、制御信号ＣＯが入力されたタイミングでラッチする。
エンコード部１０６ｇは、ラッチ部１０８ｇにラッチされた複数の下位位相信号（下位位相信号ＣＫ６と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）の状態をエンコードする。これによって、エンコード部１０６ｇは、ラッチ部１０８ｇにラッチされた複数の下位位相信号の状態に基づく２進数を得る。エンコード部１０６ｇの構成は、図２１に示すエンコード部１０６ｅの構成と異なる。
エンコード部１０６ｇは、第１の動作と、第２の動作と、第３の動作とを行うことにより複数の下位位相信号の状態をエンコードする。第７の実施形態における信号群は、ラッチ部１０８ｇにラッチされた複数の下位位相信号の一部で構成される。具体的には、信号群は、ラッチ部１０８ｇにラッチされた複数の下位位相信号のうち下位位相信号ＣＫ６を除く下位位相信号で構成される。第７の実施形態における第１の動作は、第４の実施形態における第１の動作と略同一である。第７の実施形態における第２の動作は、第４の実施形態における第２の動作と略同一である。
第７の実施形態における第３の動作では、エンコード部１０６ｇは、第１の下位位相信号（第１の信号）と第２の下位位相信号（第２の信号）との論理状態が異なることを検出する。第１の下位位相信号は、信号群に含まれる下位位相信号ｘＣＫ８である。第２の下位位相信号は、信号群に含まれない下位位相信号ＣＫ６である。また、第２の下位位相信号は、第１の下位位相信号と異なる下位位相信号ｘＣＫ６を反転した信号である。また、第２の下位位相信号は、ラッチ部１０８ｇにラッチされた信号である。第３の動作は、第１の動作と第２の動作との間に行われる。また、第３の動作は、第２の動作の後に行われる。
上記以外の点については、図３１に示す構成は図２１に示す構成と略同一である。
図３２は、ラッチ部１０８ｇとエンコード部１０６ｇとの構成を示している。図３２に示す構成について、図２２に示す構成と異なる点を説明する。
ラッチ部１０８ｇは、複数のラッチ回路Ｌ＿０〜Ｌ＿４と、複数のスイッチＳＴ０＿１〜ＳＴ４＿１と、複数のスイッチＳＴ０＿２〜ＳＴ４＿２とを有する。ラッチ回路Ｌ＿０〜Ｌ＿４は、図示していない比較部からの制御信号ＣＯが反転したタイミングで複数の下位位相信号（下位位相信号ＣＫ６と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８）の状態をラッチする。制御信号ＳＷ０＿１〜ＳＷ４＿１と制御信号ＳＷ０＿２〜ＳＷ４＿２とは、ラッチ回路Ｌ＿０〜Ｌ＿４にラッチされた複数の下位位相信号のいずれか１つをラッチ回路Ｌ＿０〜Ｌ＿４の出力端子Ｑからエンコード部１０６ｇに出力するためのスイッチＳＴ０＿１〜ＳＴ４＿１とスイッチＳＴ０＿２〜ＳＴ４＿２とを制御する信号である。ラッチ部１０８ｇでは、図２２に示すラッチ部１０８ｅの構成にスイッチＳＴ０＿２が追加されている。スイッチＳＴ０＿２を介してラッチ回路Ｌ＿０の出力端子Ｑから出力された下位位相信号ＣＫ６はＡＮＤ回路ＡＮＤ０の第２の入力端子に入力される。
エンコード部１０６ｇは、ＡＮＤ回路ＡＮＤ０，ＡＮＤ１と、エンコード用のラッチ回路Ｄ＿０〜Ｄ＿２と、スイッチＳＴ０〜ＳＴ２とを有する。ラッチ回路Ｌ＿０〜Ｌ＿４のいずれか１つから出力された下位位相信号と、ラッチ回路Ｌ＿０〜Ｌ＿４の他のいずれか１つから出力された下位位相信号を反転した信号とがＡＮＤ回路ＡＮＤ０に入力される。ＡＮＤ回路ＡＮＤ０は、入力された２つの信号のＡＮＤ演算を行う。ＡＮＤ回路ＡＮＤ０から出力された信号と制御信号ＬＡＴＳＥＴとがＡＮＤ回路ＡＮＤ１に入力される。ＡＮＤ回路ＡＮＤ１は、入力された２つの信号のＡＮＤ演算を行う。ＡＮＤ演算の結果を示す検出信号ＤＥＴがＡＮＤ回路ＡＮＤ１から出力される。
ラッチ回路Ｄ＿０〜Ｄ＿２は、検出信号ＤＥＴに基づくタイミングでエンコード信号ＤＩＮ［０］〜ＤＩＮ［２］をラッチする。エンコード信号ＤＩＮ［０］〜ＤＩＮ［２］は、ＡＮＤ回路ＡＮＤ０に入力される２つの信号の組合せに応じて順次変化する。所定の論理状態が検出されたときのエンコード信号ＤＩＮ［０］〜ＤＩＮ［２］がエンコード値ＤＯ［０］〜ＤＯ［２］として保持される。エンコード値ＤＯ［０］〜ＤＯ［２］は、３ビットの出力信号ＤＯ［２：０］として出力される。制御信号ＳＷＤ＿０〜ＳＷＤ＿２は、ラッチ回路Ｄ＿０〜Ｄ＿２からエンコード値ＤＯ［０］〜ＤＯ［２］を出力するためのスイッチＳＴ０〜ＳＴ２を制御する信号である。
上記以外の点については、図３２に示す構成は図２２に示す構成と略同一である。
エンコード回路１０ｇによるエンコードの手順を説明する。図３３は、エンコード回路１０ｇにおけるスタートパルスＳｔａｒｔＰと、下位位相信号ＣＫ６と、下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８との波形を示している。図３３において、横方向は時間を示し、縦方向は電圧を示している。
図３３では、下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８が、順に立ち下がる（Ｈ状態からＬ状態に変化する）信号群を構成するように並べられている。具体的には、下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８の順番で下位位相信号が並べられている。この信号群において、複数の下位位相信号は、カウント部１０１のカウントクロックである下位位相信号ｘＣＫ８を基準に、複数の全差動遅延回路ＤＥ２，ＤＥ４，ＤＥ６，ＤＥ８の接続の順番に基づく順番に並べられている。複数の全差動遅延回路ＤＥ２，ＤＥ４，ＤＥ６，ＤＥ８の接続の順番において、より前の全差動遅延回路から出力された下位位相信号が、信号群において、より前に配置されている。
具体的には、下位位相信号ｘＣＫ８を出力する全差動遅延回路ＤＥ８の２つ後ろに接続された全差動遅延回路ＤＥ２からの下位位相信号ｘＣＫ２が先頭に配置されている。さらに、複数の下位位相信号の順番が、全差動遅延回路ＤＥ２，ＤＥ４，ＤＥ６，ＤＥ８の接続の順番と同一になるように、各全差動遅延回路が出力する下位位相信号が並べられている。信号群を構成する複数の下位位相信号に加えて、全差動遅延回路ＤＥ６が出力する下位位相信号ＣＫ６が配置されている。複数の下位位相信号が、所定の時間間隔で順に立ち上がる（Ｌ状態からＨ状態に変化する）信号群を構成するように並べられていてもよい。立下りエッジが下位位相信号ｘＣＫ２の立下りエッジと下位位相信号ｘＣＫ８の立下りエッジとの間にある下位位相信号ｘＣＫ２または下位位相信号ｘＣＫ４を反転した下位位相信号ＣＫ２または下位位相信号ＣＫ４が下位位相信号ＣＫ６の代わりに使用されてもよい。
ラッチ部１０８ｇにラッチされた複数の下位位相信号が上記の順番で並べられた信号群（信号列）と下位位相信号ＣＫ６とにおいて、連続する２つの下位位相信号の論理状態が順次検出される。連続する２つの下位位相信号の論理状態が所定の状態（サーモメータコード）であることが検出された場合、その状態が検出された位置に応じて複数の下位位相信号の状態が判定される。
例えば、図３３に示す信号群と下位位相信号ＣＫ６との下から上に向かって、連続する２つの下位位相信号の論理状態が順次検出される。状態５〜７の場合、信号群において、連続する２つの下位位相信号の間で論理状態がＨ状態からＬ状態に変化している。状態４の場合、信号群に含まれない下位位相信号ＣＫ６と、信号群に含まれる下位位相信号ｘＣＫ８との間で論理状態がＬ状態からＨ状態に変化している。状態１〜３の場合、信号群において、連続する２つの下位位相信号の間で論理状態がＬ状態からＨ状態に変化している。状態０の場合、信号群に含まれない下位位相信号ＣＫ６と、信号群に含まれる下位位相信号ｘＣＫ８との間で論理状態がＨ状態からＬ状態に変化している。
具体的には、以下のステップ（１）からステップ（８）の処理を時系列で実施することによりエンコードが行われる。
（ステップ（１））・・・状態７に関する判定
下位位相信号ｘＣＫ８と下位位相信号ｘＣＫ６との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態７であると判定される。ステップ（１）は第１の動作に対応する。
（ステップ（２））・・・状態６に関する判定
下位位相信号ｘＣＫ６と下位位相信号ｘＣＫ４との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態６であると判定される。ステップ（２）は第１の動作に対応する。
（ステップ（３））・・・状態５に関する判定
下位位相信号ｘＣＫ４と下位位相信号ｘＣＫ２との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態５であると判定される。ステップ（３）は第１の動作に対応する。
（ステップ（４））・・・状態４に関する判定
下位位相信号ＣＫ６と下位位相信号ｘＣＫ８との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態４であると判定される。ステップ（４）は第３の動作に対応する。
（ステップ（５））・・・状態３に関する判定
下位位相信号ｘＣＫ８と下位位相信号ｘＣＫ６との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態３であると判定される。ステップ（５）は第２の動作に対応する。
（ステップ（６））・・・状態２に関する判定
下位位相信号ｘＣＫ６と下位位相信号ｘＣＫ４との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態２であると判定される。ステップ（６）は第２の動作に対応する。
（ステップ（７））・・・状態１に関する判定
下位位相信号ｘＣＫ４と下位位相信号ｘＣＫ２との論理状態が比較される。この位置にサーモメータコード“０１”がある場合、複数の下位位相信号の状態は状態１であると判定される。ステップ（７）は第２の動作に対応する。
（ステップ（８））・・・状態０に関する判定
下位位相信号ＣＫ６と下位位相信号ｘＣＫ２との論理状態が比較される。この位置にサーモメータコード“１０”がある場合、複数の下位位相信号の状態は状態０であると判定される。ステップ（８）は第３の動作に対応する。
第７の実施形態におけるステップ（１）からステップ（３）と、ステップ（５）からステップ（７）とは、第４の実施形態における各ステップと同一である。第７の実施形態におけるステップ（４）は、第４の実施形態におけるステップ（４）と異なる。エンコード部１０６ｇがサーモメータコードを検出するとき、上記の手順が実現されるように、制御信号ＳＷ０＿１〜ＳＷ４＿１と、制御信号ＳＷ０＿２〜ＳＷ４＿２とが制御される。
図３４は、エンコードに関係する各信号の波形を示している。図３４において、横方向は時間を示し、縦方向は電圧を示している。状態３のエンコードが行われる例を説明する。
動作の概略を説明する。制御信号ＳＷ０＿１〜ＳＷ４＿１と、制御信号ＳＷ０＿２〜ＳＷ４＿２とにより、下位位相信号ＣＫ６と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８とが保持されているラッチ回路Ｌ＿０〜Ｌ＿４のいずれか２つから下位位相信号ＣＫ６または下位位相信号ｘＣＫ＊が出力される。第７の実施形態の説明における＊は、２，４，６，８のいずれかの整数である。２つのラッチ回路から出力された下位位相信号ＣＫ６または下位位相信号ｘＣＫ＊はエンコード部１０６ｇに入力される。エンコード部１０６ｇは、入力された下位位相信号ＣＫ６または下位位相信号ｘＣＫ＊に基づいてサーモメータコードを検出する。この例では、サーモメータコードは、Ｈ状態からＬ状態へ変化するエッジ位置と、Ｌ状態からＨ状態へ変化するエッジ位置とに対応する論理状態である。
１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ６または下位位相信号ｘＣＫ＊と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ＣＫ６または下位位相信号ｘＣＫ＊を反転した信号とのＡＮＤ演算の結果がＨ状態となった場合、サーモメータコードが検出される。サーモメータコードが検出されたときにエンコード部１０６ｇに入力されるエンコード信号ＤＩＮ［０］〜ＤＩＮ［３］がエンコード結果である。
ステップ（１）からステップ（８）における詳細な動作を説明する。所定の条件を満足するタイミングで、図示していない比較部からの制御信号ＣＯの論理状態が変化する。これによって、クロック生成部１８ｇから出力された下位位相信号ＣＫ６と下位位相信号ｘＣＫ２，ｘＣＫ４，ｘＣＫ６，ｘＣＫ８との論理状態がラッチ部１０８ｇに保持される。
続いて、図３４に示すエンコードが開始される。エンコードが開始された後、制御信号ＳＷ０＿１〜ＳＷ４＿１と、制御信号ＳＷ０＿２〜ＳＷ４＿２とが所定の順にＨ状態となる。
（ステップ（１））
制御信号ＳＷ４＿２と制御信号ＳＷ３＿１とがＨ状態となる。これによって、ラッチ回路Ｌ＿４に保持されている下位位相信号ｘＣＫ８（Ｌ状態）と、ラッチ回路Ｌ＿３に保持されている下位位相信号ｘＣＫ６（Ｈ状態）を反転した信号とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＨ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このとき、ラッチ回路Ｄ＿０〜Ｄ＿２に保持されているエンコード値は初期値すなわち３’ｂ０００である。
（ステップ（２）とステップ（３））
ステップ（１）と同様に、１つのラッチ回路Ｌ＿＊から出力された下位位相信号ｘＣＫ＊と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ｘＣＫ＊を反転した信号とがＡＮＤ回路ＡＮＤ０に入力される。ステップ（２）とステップ（３）とのいずれにおいても、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このとき、ラッチ回路Ｄ＿０〜Ｄ＿２に保持されているエンコード値は初期値すなわち３’ｂ０００である。
（ステップ（４））
制御信号ＳＷ０＿１と制御信号ＳＷ４＿２とがＨ状態となる。これによって、ラッチ回路Ｌ＿０に保持されている下位位相信号ＣＫ６（Ｌ状態）を反転した信号と、ラッチ回路Ｌ＿４に保持されている下位位相信号ｘＣＫ８（Ｌ状態）とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このとき、ラッチ回路Ｄ＿０〜Ｄ＿２に保持されているエンコード値は初期値すなわち３’ｂ０００である。
（ステップ（５））
制御信号ＳＷ４＿１と制御信号ＳＷ３＿２とがＨ状態となる。これによって、ラッチ回路Ｌ＿４に保持されている下位位相信号ｘＣＫ８（Ｌ状態）を反転した信号と、ラッチ回路Ｌ＿３に保持されている下位位相信号ｘＣＫ６（Ｈ状態）とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＨ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態からＨ状態に変化した後、Ｌ状態となる。これによって、ラッチ回路Ｄ＿０〜Ｄ＿２は、エンコード信号ＤＩＮ［０］〜ＤＩＮ［２］をラッチする。このとき、ラッチ回路Ｄ＿０〜Ｄ＿２に保持されているエンコード値は３’ｂ０１１である。
（ステップ（６）とステップ（７））
ステップ（５）と同様に、１つのラッチ回路Ｌ＿＊から出力された下位位相信号ｘＣＫ＊を反転した信号と、他の１つのラッチ回路Ｌ＿＊から出力された下位位相信号ｘＣＫ＊とがＡＮＤ回路ＡＮＤ０に入力される。ステップ（６）とステップ（７）とのいずれにおいても、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このとき、ラッチ回路Ｄ＿０〜Ｄ＿２に保持されているエンコード値は３’ｂ０１１である。
（ステップ（８））
制御信号ＳＷ０＿２と制御信号ＳＷ４＿１とがＨ状態となる。これによって、ラッチ回路Ｌ＿０に保持されている下位位相信号ＣＫ６（Ｌ状態）と、ラッチ回路Ｌ＿４に保持されている下位位相信号ｘＣＫ８（Ｌ状態）を反転した信号とがＡＮＤ回路ＡＮＤ０に入力される。このとき、ＡＮＤ回路ＡＮＤ０の出力信号はＬ状態である。制御信号ＬＡＴＳＥＴがＬ状態からＨ状態に変化した後、Ｌ状態となる。この間、検出信号ＤＥＴはＬ状態に保たれる。このとき、ラッチ回路Ｄ＿０〜Ｄ＿２に保持されているエンコード値は３’ｂ０１１である。
ステップ（８）の処理が終了したとき、ラッチ回路Ｄ＿０〜Ｄ＿２に保持されているエンコード値は３’ｂ０１１である。このエンコード値は３に相当する。ステップ（８）の処理が終了することによって、図３４に示すエンコードが終了する。
第１から第６の実施形態のそれぞれにおいて、第７の実施形態におけるエンコード部１０６ｇを使用してもよい。
第７の実施形態では、ラッチ部１０８ｇにラッチされる下位位相信号の数が低減される。この結果、ラッチ部１０８ｇの回路規模を低減することができる。例えば、図３９に示すラッチ部１１０８ｂと比較して、ラッチ部１０８ｇの回路規模は約半分である。
第７の実施形態では、エンコード回路１０ｇは、従来のエンコード回路の利点と同じ利点を有する。つまり、クロック生成部１８ｇが生成するクロックの数が多い場合であってもエンコード回路１０ｇの回路規模が小さく、かつ、エンコード回路１０ｇの構成が簡易である。
（第８の実施形態）
図３５は、本発明の第８の実施形態の撮像装置１の構成を示している。図３５に示すように、撮像装置１は、撮像部２と、垂直選択部１２と、水平選択部１４と、カラム処理部１５と、出力部１７と、クロック生成部１８と、参照信号生成部１９と、制御部２０とを有する。
撮像部２は、行列状に配置された複数の単位画素３を有する。単位画素３は、入射される電磁波の大きさに応じた画素信号を生成する。単位画素３は、複数の単位画素３の配列の列毎に設けられた垂直信号線１３に画素信号を出力する。垂直選択部１２は、複数の単位画素３の配列の各行を選択する。クロック生成部１８は、互いに位相の異なる複数の下位位相信号を生成する。参照信号生成部１９は、時間の経過とともに増加または減少する参照信号（ランプ波）を生成する。カラム処理部１５は、単位画素３から出力された画素信号をＡＤ変換する。水平選択部１４は、ＡＤ変換されたデジタルデータを水平信号線に読み出す。出力部１７は、水平選択部１４によって読み出されたデジタルデータを後段の回路に出力する。制御部２０は各部を制御する。
図３５では、簡単のため４行×６列の単位画素３を有する撮像部２が示されている。単位画素３の配列の行数および列数は２以上の任意の自然数であればよい。現実には、撮像部２の各行や各列には、数十から数万の単位画素３が配置される。単位画素３は、フォトダイオード／フォトゲート／フォトトランジスタなどの光電変換素子と、トランジスタ回路とを有する。
以下では、各部のより詳細な説明を行う。撮像部２では、単位画素３が４行６列分だけ２次元に配置されている。また、複数の単位画素３の配列の行毎に行制御線１１が配線されている。それぞれの行制御線１１の一端は、垂直選択部１２において各行に対応した出力に接続されている。垂直選択部１２は、シフトレジスタあるいはデコーダなどを有する。垂直選択部１２は、撮像部２の単位画素３の駆動の際、行制御線１１を介して撮像部２の行アドレスと行走査との制御を行う。複数の単位画素３の配列の列毎に垂直信号線１３が配置されている。
カラム処理部１５は、複数の列ＡＤ変換部１６を有する。例えば、複数の列ＡＤ変換部１６は、複数の単位画素３の配列の列毎、すなわち垂直信号線１３毎に配置されている。列ＡＤ変換部１６は、撮像部２の各単位画素３から複数の単位画素３の配列の列毎に垂直信号線１３を介して読み出されるアナログの画素信号をデジタルデータに変換する。本例では、複数の単位画素３の配列の１列毎に１つの列ＡＤ変換部１６が配置されている。これは一例であり、複数の単位画素３の配列と列ＡＤ変換部１６との対応関係は、この関係に限定されない。例えば、複数の単位画素３の配列の複数の列に対して１つの列ＡＤ変換部１６が配置され、この１つの列ＡＤ変換部１６を複数の列間で時分割により使用することも可能である。列ＡＤ変換部１６と、クロック生成部１８と、参照信号生成部１９とは、選択された行の単位画素３から読み出されるアナログの画素信号をデジタルの画素データに変換するアナログ−デジタル変換手段（ＡＤ変換回路）を構成する。
クロック生成部１８は、遅延回路１００を有する。遅延回路１００は、図１に示す遅延回路１００ａ等である。
例えば、参照信号生成部１９は、積分回路を有する。参照信号生成部１９は、制御部２０による制御に従って、時間の経過に応じてレベルが傾斜状に変化する参照信号、いわゆるランプ波を生成する。参照信号生成部１９は、参照信号線を介してカラム処理部１５の列ＡＤ変換部１６に参照信号を供給する。参照信号生成部１９は、積分回路を用いた回路に限られない。参照信号生成部１９にＤＡＣ回路を用いても構わない。ＤＡＣ回路を用いてデジタル的にランプ波が生成される場合、ランプ波がより細かいステップを有する、あるいはランプ波がそれと同等の性質を有することが望ましい。
水平選択部１４は、シフトレジスタあるいはデコーダなどを有する。水平選択部１４は、カラム処理部１５の列ＡＤ変換部１６の列アドレスと列走査との制御を行う。この水平選択部１４による制御に従って、列ＡＤ変換部１６によってＡＤ変換されたデジタルデータは順に水平信号線を介して出力部１７に読み出される。
制御部２０は、ＴＧ（＝Ｔｉｍｉｎｇ Ｇｅｎｅｒａｔｏｒ）の機能ブロックと、このＴＧと通信を行うための機能ブロックとを有する。ＴＧは、垂直選択部１２、クロック生成部１８、参照信号生成部１９、水平選択部１４、カラム処理部１５、出力部１７などの各部の動作に必要なクロックと、所定タイミングを示すためのパルス信号とを供給する。
出力部１７は、２進化されたデジタルデータを出力する。出力部１７はバッファリング機能を有する。また、出力部１７は、例えば黒レベル調整、列バラツキ補正、色処理などの信号処理機能を内蔵しても構わない。さらに、出力部１７がｎビットパラレルのデジタルデータをシリアルデータに変換し、シリアルデータを出力してもよい。
次に、列ＡＤ変換部１６の構成について説明する。列ＡＤ変換部１６は、単位画素３から読み出されるアナログの画素信号を参照信号生成部１９からの参照信号と比較することにより、画素信号の大きさに対応した時間軸方向の大きさ（パルス幅）を持つパルス信号を生成する。列ＡＤ変換部１６は、このパルス信号のパルス幅の期間に対応したデジタルデータを生成することによってＡＤ変換を行う。
列ＡＤ変換部１６の構成の詳細について説明する。列ＡＤ変換部１６は複数の単位画素３の配列の列毎に配置されている。図３５では６つの列ＡＤ変換部１６が配置されている。各列の列ＡＤ変換部１６は同一である。図３５に示すように、列ＡＤ変換部１６は、カウント部１０１と、エンコード部１０６と、ラッチ部１０８と、比較部１０９とを有する。比較部１０９と、ラッチ部１０８と、エンコード部１０６と、カウント部１０１とは、複数の単位画素３の配列の１列毎に配置されている。比較部１０９と、ラッチ部１０８と、エンコード部１０６と、カウント部１０１とは、複数の単位画素３の配列の複数列毎に配置されてもよい。クロック生成部１８と、カウント部１０１と、エンコード部１０６と、ラッチ部１０８とは、第１から第７の実施形態のいずれか１つのエンコード回路に対応する。
比較部１０９は、撮像部２の単位画素３から垂直信号線１３を介して出力されるアナログの画素信号に応じた信号電圧と、参照信号生成部１９から供給される参照信号のランプ電圧とを比較する。これによって、比較部１０９は、画素信号の大きさを、時間軸方向の情報（パルス信号のパルス幅）に変換する。比較部１０９が出力する制御信号ＣＯは、例えばランプ電圧が信号電圧よりも大きいときにはＨｉｇｈレベル（Ｈレベル）になり、ランプ電圧が信号電圧以下のときにはＬｏｗレベル（Ｌレベル）になる。つまり、比較部１０９は、ＡＤ変換の対象であるアナログ信号と参照信号とを比較する比較処理を行う。比較部１０９は、参照信号がアナログ信号に対して所定の条件を満たしたタイミングで比較処理を終了し、そのタイミングで制御信号ＣＯを出力する。
ラッチ部１０８は、クロック生成部１８から出力された複数の下位位相信号を、制御信号ＣＯが入力されたタイミングでラッチする。ラッチ部１０８は、図１に示すラッチ部１０８ａ等である。
エンコード部１０６は、ラッチ部１０８にラッチされた複数の下位位相信号の状態をエンコードする。これによって、エンコード部１０６は、ラッチ部１０８にラッチされた複数の下位位相信号の状態に基づく２進数を得る。エンコード部１０６は、図１に示すエンコード部１０６ａ等である。
カウント部１０１は、複数の下位位相信号のいずれか１つに基づいてカウントを行う。これによって、デジタルデータを構成する上位ビットのデータ（上位データ）が得られる。例えば、カウント部１０１は、カウント値（計数値）を保持するラッチ機能を有するカウンタ回路である。列ＡＤ変換部１６がカウント部１０１を有していなくてもよい。
次に、本例の動作について説明する。ここでは、単位画素３の具体的な動作については説明を省略する。周知のように単位画素３ではリセットレベルと信号レベルとが出力される。
ＡＤ変換は、以下のようにして行われる。例えば、所定の傾きで下降する参照信号と、画素信号との各電圧が比較される。この比較が開始されたタイミングから、参照信号の電圧（ランプ電圧）と画素信号の電圧とが一致するタイミングまでの期間の長さが計測される。この計測は、カウント部１０１のカウント値と、ラッチ部１０８にラッチされた複数の下位位相信号の論理状態とに基づく。これによって、画素信号の大きさに対応したデジタルデータが得られる。
本例では、単位画素３から読み出されたリセットレベルと信号レベルとのそれぞれに対して、上記のＡＤ変換が行われる。具体的には、選択された行の単位画素３から、１回目の読出し動作により、画素信号の雑音を含むリセットレベルが読み出され、ＡＤ変換が行われる。続いて、２回目の読出し動作により、単位画素３に入射された電磁波に応じた信号レベルが読み出され、ＡＤ変換が行われる。リセットレベルと信号レベルとの減算（ＣＤＳ処理）により、信号成分に応じたデジタルデータが得られる。１回目の読出し動作で信号レベルを読み出してＡＤ変換し、その後の２回目の読出し動作でリセットレベルを読み出してＡＤ変換しても構わない。また、これに限る必要もない。
（１回目の読出し）
複数の単位画素３の配列における任意の行の単位画素３から垂直信号線１３に出力された画素信号（リセットレベル）が安定した後、制御部２０は、参照信号生成部１９に対して、参照信号生成の制御データを供給する。これによって、参照信号生成部１９は、波形が全体として時間的にランプ状に変化する参照信号を出力する。参照信号は、比較部１０９の第１の入力端子に与えられる。画素信号は、比較部１０９の第２の入力端子に与えられる。比較部１０９は、参照信号と画素信号とを比較する。また、カウント部１０１は、クロック生成部１８からの下位位相信号ｘＣＫ８をカウントクロックとしてカウントを行う。
比較部１０９は、参照信号生成部１９から与えられる参照信号と、画素信号との電圧が略一致したとき、制御信号ＣＯを反転させる。このとき、ラッチ部１０８は、クロック生成部１８からの複数の下位位相信号の論理状態をラッチする。同時に、カウント部１０１は、カウント値をラッチする。これによって、リセットレベルに応じたデジタルデータが得られる。制御部２０は、所定の期間が経過すると、参照信号生成部１９への制御データの供給と、クロック生成部１８からの位相信号の出力とを停止する。これによって、参照信号生成部１９は、参照信号の生成を停止する。
（２回目の読出し）
複数の単位画素３の配列における任意の行の単位画素３から垂直信号線１３に出力された画素信号（信号レベル）が安定した後、制御部２０は、参照信号生成部１９に対して、参照信号生成の制御データを供給する。これによって、参照信号生成部１９は、波形が全体として時間的にランプ状に変化する参照信号を出力する。参照信号は、比較部１０９の第１の入力端子に与えられる。画素信号は、比較部１０９の第２の入力端子に与えられる。比較部１０９は、参照信号と画素信号とを比較する。また、カウント部１０１は、クロック生成部１８からの下位位相信号ｘＣＫ８をカウントクロックとしてカウントを行う。
比較部１０９は、参照信号生成部１９から与えられる参照信号と、画素信号との電圧が略一致したとき、制御信号ＣＯを反転させる。このとき、ラッチ部１０８は、クロック生成部１８からの複数の下位位相信号の論理状態をラッチする。同時に、カウント部１０１は、カウント値をラッチする。これによって、信号レベルに応じたデジタルデータが得られる。制御部２０は、所定の期間が経過すると、参照信号生成部１９への制御データの供給と、クロック生成部１８からの位相信号の出力とを停止する。これによって、参照信号生成部１９は、参照信号の生成を停止する。
リセットレベルに応じたデジタルデータと、信号レベルに応じたデジタルデータとは、水平選択部１４により水平信号線を介して出力部１７に転送される。出力部１７が、デジタルデータに基づく減算（ＣＤＳ処理）を行うことによって信号成分のデジタルデータが得られる。出力部１７がカラム処理部１５に内蔵されていても構わない。
撮像装置１において、垂直選択部１２と、水平選択部１４と、出力部１７と、制御部２０とは、ｔｄｃＳＳ型ＡＤ変換回路の特徴的な構成ではない。このため、本発明のＡＤ変換回路と撮像装置とは、垂直選択部１２と、水平選択部１４と、出力部１７と、制御部２０とに対応する構成を有していなくてもよい。
第８の実施形態によれば、第１から第７の実施形態における構成を適用可能なＡＤ変換回路（列ＡＤ変換部１６、クロック生成部１８、参照信号生成部１９）が構成される。したがって、ＡＤ変換回路の回路規模を低減することができる。
第８の実施形態によれば、第１から第７の実施形態における構成を適用可能な撮像装置１が構成される。したがって、撮像装置１の回路規模を低減することができる。この結果、撮像装置１が小型になる。また、撮像装置１によって得られる画像の画質が向上する。
（第９の実施形態）
図３６は、第８の実施形態の撮像装置１を適用した撮像システムの一例であるデジタルカメラ２００の構成を示している。撮像システムは、撮像機能を有する電子機器であればよい。例えば、撮像システムは、デジタルビデオカメラまたは内視鏡であってもよい。図３６に示すように、デジタルカメラ２００は、撮像装置１と、レンズ部２０１と、レンズ制御装置２０２と、駆動回路２０４と、メモリ２０５と、信号処理回路２０６と、記録装置２０７と、制御装置２０８と、表示装置２０９とを有する。
レンズ部２０１は、ズームレンズとフォーカスレンズとを有する。レンズ部２０１は、被写体からの光に基づく被写体像を撮像装置１の受光面に形成する。レンズ制御装置２０２は、レンズ部２０１のズーム、フォーカス、絞りなどを制御する。レンズ部２０１を介して取り込まれた光は撮像装置１の受光面で結像される。撮像装置１は、受光面に結像された被写体像をデジタルデータすなわち画像データに変換して出力する。
駆動回路２０４は、撮像装置１を駆動し、その動作を制御する。メモリ２０５は、画像データを一時的に記憶する。信号処理回路２０６は、撮像装置１から出力された画像データに対して、予め定められた処理を行う。信号処理回路２０６によって行われる処理は、画像データの各種の補正、画像データの圧縮などである。
記録装置２０７は、画像データの記録または読み出しを行うための半導体メモリなどを有する。記録装置２０７は、デジタルカメラ２００に対して着脱可能である。表示装置２０９は、動画像（ライブビュー画像）の表示、静止画像の表示、デジタルカメラ２００の状態の表示などを行う。
制御装置２０８は、デジタルカメラ２００全体の制御を行う。制御装置２０８の動作は、デジタルカメラ２００に内蔵されたＲＯＭに格納されているプログラムに規定されている。制御装置２０８は、このプログラムを読み出して、プログラムが規定する内容に従って、各種の制御を行う。
デジタルカメラ２００において、撮像装置１以外の構成は、ｔｄｃＳＳ型ＡＤ変換回路に関係しない。このため、本発明の撮像システムは、撮像装置１以外の構成に対応する構成を有していなくてもよい。
第９の実施形態によれば、第８の実施形態の撮像装置１を有する撮像システム（デジタルカメラ２００）が構成される。したがって、撮像システムの回路規模を低減することができる。この結果、撮像システムが小型になる。また、撮像システムによって得られる画像の画質が向上する。
以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
本発明の各実施形態によれば、ラッチ部にラッチされた複数の遅延信号の状態がエンコードされるとき、第１の動作と第２の動作と第３の動作とが行われる。このため、ラッチ部にラッチされる遅延信号の数が低減される。この結果、ラッチ部の回路規模を低減することができる。
１ 撮像装置
２ 撮像部
３ 単位画素
１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ，１０１０ａ，１０１０ｂ エンコード回路
１２ 垂直選択部
１４ 水平選択部
１５ カラム処理部
１６ 列ＡＤ変換部
１７ 出力部
１８，１８ａ，１８ｂ，１８ｄ，１８ｅ，１８ｇ，１０１８ａ，１０１８ｂ クロック生成部
１９ 参照信号生成部
２０ 制御部
１００，１００ａ，１００ｂ，１００ｄ，１００ｅ，１００ｇ，１１００ａ，１１００ｂ 遅延回路
１０１，１１０１ カウント部
１０６ａ，１０６ｂ，１０６ｃ，１０６ｄ，１０６ｅ，１０６ｆ，１０６ｇ，１１０６ａ，１１０６ｂ エンコード部
１０８ａ，１０８ｂ，１０８ｃ，１０８ｄ，１０８ｅ，１０８ｆ，１０８ｇ，１１０８ａ，１１０８ｂ ラッチ部
２０１ レンズ部
２０２ レンズ制御装置
２０４ 駆動回路
２０５ メモリ
２０６ 信号処理回路
２０７ 記録装置
２０８ 制御装置
２０９ 表示装置

Claims (7)

  1. 入力信号を遅延させることにより出力信号を生成するｎ（ｎは、２以上である２のべき乗）個の遅延ユニットが接続された遅延回路を有し、複数の前記遅延ユニットの前記出力信号に応じた複数の遅延信号を出力するクロック生成部と、
    制御信号が入力されたタイミングで複数の前記遅延信号をラッチするラッチ部と、
    前記ラッチ部にラッチされた複数の前記遅延信号の状態をエンコードするエンコード部と、
    を有し、
    前記エンコード部は、
    信号群に含まれる２つ以上の前記遅延信号の論理状態がＨｉｇｈからＬｏｗに変化する位置を検出する第１の動作であって、前記信号群は、前記ラッチ部にラッチされた複数の前記遅延信号の少なくとも２つで構成され、前記信号群に含まれる全ての前記遅延信号が複数の前記遅延ユニットの接続の順番に基づく順番に並べられている第１の動作と、
    前記信号群に含まれる２つ以上の前記遅延信号の論理状態がＬｏｗからＨｉｇｈに変化する位置を検出する第２の動作と、
    前記信号群に含まれる少なくとも１つの前記遅延信号を含む２つ以上の信号の論理状態が所定の状態であることを検出する第３の動作であって、前記第１の動作および前記第２の動作と異なる第３の動作と、
    を行うことにより複数の前記遅延信号の状態をエンコードする、
    エンコード回路。
  2. 前記第３の動作は、第１の信号と第２の信号との論理状態が異なることを検出する動作であって、
    前記第１の信号は、前記信号群に含まれ、
    前記第２の信号は、前記信号群に含まれず、
    前記第２の信号は、前記第１の信号と異なる前記遅延信号を反転した信号である、
    請求項１に記載のエンコード回路。
  3. 前記第３の動作は、前記信号群に含まれる、連続する２つの前記遅延信号の両方の論理状態が同一であることを検出する動作である、
    請求項１に記載のエンコード回路。
  4. 前記遅延ユニットは、入力信号を反転かつ遅延させることにより出力信号を生成する反転遅延ユニットである、
    請求項１に記載のエンコード回路。
  5. 請求項１に記載のエンコード回路と、
    時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、
    ＡＤ変換の対象であるアナログ信号と前記参照信号とを比較する比較処理を行い、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで前記比較処理を終了し、前記タイミングで前記制御信号を出力する比較部と、
    複数の前記遅延信号のいずれか１つに基づいてカウントを行うカウント部と、
    を有するＡＤ変換回路。
  6. 請求項５に記載のＡＤ変換回路と、
    行列状に配置された複数の画素を有し、複数の前記画素は画素信号を出力する撮像部と、
    を有し、
    前記アナログ信号は、前記画素信号に応じた信号であり、
    前記比較部と、前記ラッチ部と、前記エンコード部と、前記カウント部とは、複数の前記画素の配列の１列または複数列毎に配置されている、
    撮像装置。
  7. 請求項６に記載の撮像装置を有する撮像システム。
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