JP7408981B2 - 状態遷移器、時間デジタル変換器及びａ／ｄ変換回路 - Google Patents

状態遷移器、時間デジタル変換器及びａ／ｄ変換回路 Download PDF

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Description

本発明は、状態遷移器、時間デジタル変換器及びＡ／Ｄ変換回路に関する。
特許文献１には、周期が測定される時間間隔を表す入力パルス信号が供給され、供給される入力パルス信号の終了においてリング発振器の状態がラッチされ、測定される時間間隔の長さに対する「粗」値が高周波数カウンターで記録されたカウント値から得られ、リング発振器の周期フラクションの「細密」値がラッチされた値から得られる時間間隔測定回路が開示されている。この時間間隔測定回路では、この「粗」値と「細密」値とを合成することで、リング発振器の遷移状態を取得している。
特開平８－２９７１７７号公報
しかしながら、特許文献１に記載の時間間隔測定回路では、測定される時間間隔の長さに対する「粗」値を取得するための高周波数カウンターと、リング発振器の周期フラクションの「細密」値を得るためのリング発振器とが、独立して動作する。そのため、遷移状態を取得するタイミングより、高周波数カウンターで取得するカウント値と、リング発振器の発振とのばらつきに起因して、誤った状態情報を取得するおそれがあり、改善の余地があった。
本発明に係る状態遷移器の一態様は、
トリガー信号に基づいて内部状態が遷移する状態遷移を開始し、前記内部状態を示す状態情報を出力する状態遷移部と、
ラッチ信号に基づいて、前記状態情報をラッチして保持する遷移状態取得部と、を備え、
前記状態遷移部は、
複数の遅延素子が接続された多段遅延線と、
第１の信号と第２の信号とに基づいて第３の信号を生成する論理回路と、
前記第３の信号のエッジをカウントする同期遷移部と、を有し、
前記第１の信号は、前記トリガー信号に基づく信号であり、
前記第２の信号は、前記複数の遅延素子から出力される信号のうちのいずれか１つであり、
前記状態情報は、前記同期遷移部から出力される信号と前記多段遅延線から出力される信号とで構成され、
前記状態遷移の前後における前記状態情報のハミング距離は１であり、
前記内部状態が第１内部状態から第２内部状態に遷移してから、再度、前記第１内部状態に遷移するまでの時間は、前記遷移状態取得部が保持する前記状態情報を更新する時間の間隔よりも長い。
本発明に係る時間デジタル変換器の一態様は、
前記状態遷移器の一態様と、
前記状態情報に基づいて前記状態遷移部の状態遷移回数を演算し、時間経過に基づいて前記状態遷移回数に重み付けし、重み付けされた前記状態遷移回数を積算することで時間デジタル値を算出する演算部と、を備える。
前記時間デジタル変換器の一態様において、
前記演算部は、
前記状態遷移部に前記トリガー信号が入力されてから前記遷移状態取得部が前記状態情報をラッチするまでの間に、前記状態遷移部の前記内部状態が遷移した回数が閾値を超えた場合、当該回数が閾値であるものとして前記時間デジタル値を算出してもよい。
前記時間デジタル変換器の一態様において、
前記トリガー信号を第１のトリガー信号とし、
前記状態情報を第１の状態情報とし、
前記時間デジタル値を第１の時間デジタル値とし、
前記状態遷移部は、第２のトリガー信号に基づいて前記状態遷移を開始し、前記内部状態を示す第２の状態情報を出力し、
前記遷移状態取得部は、前記第２の状態情報をラッチして保持し、
前記演算部は、
前記第２の状態情報に基づいて前記状態遷移部の状態遷移回数を演算し、時間経過に基づいて前記状態遷移回数に重み付けし、重み付けされた前記状態遷移回数を積算することで第２の時間デジタル値を算出し、
前記第１の時間デジタル値と前記第２の時間デジタル値との差分を算出してもよい。
本発明に係るＡ／Ｄ変換回路の一態様は、
入力されたアナログ信号をデジタル信号に変換して出力するＡ／Ｄ変換回路であって、
前記時間デジタル変換器の一態様と、
前記ラッチ信号に基づいて基準波形信号を生成する基準波形信号生成回路と、
前記アナログ信号の電圧と前記基準波形信号の電圧とを比較して前記トリガー信号を出力する比較器と、
を備え、
前記時間デジタル変換器が算出する前記時間デジタル値に基づく前記デジタル信号を出力する。
本発明に係るＡ／Ｄ変換回路の一態様は、
入力されたアナログ信号をデジタル信号に変換して出力するＡ／Ｄ変換回路であって、
前記時間デジタル変換器の一態様と、
前記アナログ信号の電圧をサンプリングして保持するサンプルホールド回路と、
前記ラッチ信号に基づいて基準波形信号を生成する基準波形信号生成回路と、
前記サンプルホールド回路が保持する電圧と前記基準波形信号の電圧とを比較して前記トリガー信号を出力する比較器と、
を備え、
前記時間デジタル変換器が算出する前記時間デジタル値に基づく前記デジタル信号を出力する。
第１実施形態の状態遷移器の構成を示す図。 同期遷移部の状態遷移表を示す図。 状態遷移部の各信号の波形の一例を示す図。 状態遷移部の内部状態と状態信号との対応関係の一例を示す図。 状態遷移部の内部状態と状態信号との対応関係の一例を示す図。 第２実施形態の状態遷移器の構成を示す図。 状態遷移部の各信号の波形の一例を示す図。 第１実施形態の時間デジタル変換器１００の構成例を示すブロック図。 演算部の構成例を示す図。 計数部の構成例を示す図。 計数値保持部及び積算部の構成例を示す図。 位相差ＰＤと時間デジタル値ＴＤとの関係を示す図。 位相差ＰＤと時間デジタル値ＴＤとの関係を示す図。 第２実施形態の時間デジタル変換器１００の構成例を示すブロック図。 計数部の構成例を示す図。 位相差ＰＤと時間デジタル値ＴＤとの関係を示す図。 第２実施形態の時間デジタル変換器の効果を説明するため試験構成を示す図。 時間デジタル値ＴＤａと時間デジタル値ＴＤｂとの関係を示す図。 第３実施形態の時間デジタル変換器１００の構成例を示すブロック図。 演算部の構成例を示す図。 第１実施形態のＡ／Ｄ変換回路の構成を示す図。 第１実施形態のＡ／Ｄ変換回路における各種信号の波形の一例を示す図。 第２実施形態のＡ／Ｄ変換回路の構成を示す図。 第２実施形態のＡ／Ｄ変換回路における各種信号の波形の一例を示す図。
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
１．状態遷移器
１－１．第１実施形態
図１は、第１実施形態の状態遷移器の構成を示す図である。図１に示すように、第１実施形態の状態遷移器１Ａは、状態遷移部１０Ａと、遷移状態取得部２０Ａとを備える。
状態遷移部１０Ａは、トリガー信号ＴＲＧに基づいて内部状態が遷移する状態遷移を開始し、内部状態を示す状態情報を出力する。図１に示すように、本実施形態では、状態遷移部１０Ａは、排他的論理和回路１１、反転論理積回路１２、積算器１３、モジュロ演算器１４、量子化器１５、多段遅延線１６及び同期遷移部１７を含む。
排他的論理和回路１１は、トリガー信号ＴＲＧと量子化器１５から出力される量子化信号ＱＴとの排他的論理和信号ＥＸを出力する。排他的論理和信号ＥＸは、トリガー信号ＴＲＧの論理レベルと量子化信号ＱＴの論理レベルが異なるときにハイレベルとなり、トリガー信号ＴＲＧの論理レベルと量子化信号ＱＴの論理レベルが同じであるときにローレベルとなる。
反転論理積回路１２は、排他的論理和信号ＥＸと多段遅延線１６から出力される信号Ｄ［ｎ］との反転論理積信号であるクロック信号ＣＫを出力する。クロック信号ＣＫは、排他的論理和信号ＥＸと信号Ｄ［ｎ］がともにハイレベルであるときにローレベルとなり、排他的論理和信号ＥＸと信号Ｄ［ｎ］の少なくとも一方がローレベルであるときにハイレベルとなる。
同期遷移部１７は、クロック信号ＣＫのエッジをカウントする。本実施形態では、同期遷移部１７は、クロック信号ＣＫに同期して状態が遷移するステートマシンであり、同期遷移部１７から出力されるｍ＋１ビットの信号ｑ［ｍ：０］は状態を示す信号である。ｍは０以上の整数である。同期遷移部１７は、クロック信号ＣＫの論理レベルが反転する毎に状態が遷移するので、信号ｑ［ｍ：０］はクロック信号ＣＫのエッジのカウント情報に対応する。また、同期遷移部１７は、多段遅延線１６の入力端に供給される信号ｄｏｕｔを出力する。
本実施形態では、同期遷移部１７は、任意の状態から次の状態に遷移するときに信号ｑ［ｍ：０］のｍ＋１ビットのうちの１ビットのみ変化する。すなわち、同期遷移部１７の状態遷移の前後における信号ｑ［ｍ：０］のハミング距離は１である。例えば、同期遷移部１７は、グレイコードカウンターであってもよい。
図２に、同期遷移部１７がグレイコードカウンターであって、ｍが２の場合の状態遷移表を示す。なお、図２及び以下の説明では、ローレベル、ハイレベルをそれぞれ０、１と表記する。図２の例では、同期遷移部１７はＴ０～Ｔ７の８個の状態を有している。そして、同期遷移部１７は、信号ｑ［２：０］が”０００”である状態Ｔ０において、クロック信号ＣＫがローレベルであれば状態Ｔ０を維持し、クロック信号ＣＫがローレベルであれば、信号ｑ［２：０］のビット０が０から１に変化して状態Ｔ１に遷移する。また、同期遷移部１７は、信号ｑ［２：０］が”００１”である状態Ｔ１において、クロック信号ＣＫがローレベルであれば、信号ｑ［２：０］のビット１が０から１に変化して状態Ｔ２に遷移し、クロック信号ＣＫがハイレベルであれば状態Ｔ１を維持する。また、同期遷移部１７は、信号ｑ［２：０］が”０１１”である状態Ｔ２において、クロック信号ＣＫがローレベルであれば状態Ｔ２を維持し、クロック信号ＣＫがハイレベルであれば、信号ｑ［２：０］のビット０が１から０に変化して状態Ｔ３に遷移する。また、同期遷移部１７は、信号ｑ［２：０］が”０１０”である状態Ｔ３において、クロック信号ＣＫがローレベルであれば、信号ｑ［２：０］のビット２が０から１に変化して状態Ｔ４に遷移し、クロック信号ＣＫがハイレベルであれば状態Ｔ３を維持する。また、同期遷移部１７は、信号ｑ［２：０］が”１１０”である状態Ｔ４において、クロック信号ＣＫがローレベルであれば状態Ｔ４を維持し、クロック信号ＣＫがハイレベルであれば、信号ｑ［２：０］のビット０が０から１に変化して状態Ｔ５に遷移する。また、同期遷移部１７は、信号ｑ［２：０］が”１１１”である状態Ｔ５において、クロック信号ＣＫがローレベルであれば、信号ｑ［２：０］のビット１が１から０に変化して状態Ｔ６に遷移し、クロック信号ＣＫがハイレベルであれば状態Ｔ５を維持する。また、同期遷移部１７は、信号ｑ［２：０］が”１０１”である状態Ｔ６において、クロック信号ＣＫがローレベルであれば状態Ｔ６を維持し、クロック信号ＣＫがハイレベルであれば、信号ｑ［２：０］のビット０が１から０に変化して状態Ｔ７に遷移する。また、同期遷移部１７は、信号ｑ［２：０］が”１００”である状態Ｔ７において、クロック信号ＣＫがローレベルであれば、信号ｑ［２：０］のビット２が１から０に変化して状態Ｔ０に遷移し、クロック信号ＣＫがハイレベルであれば状態Ｔ７を維持する。
図２の例では、同期遷移部１７は、状態Ｔ０から状態Ｔ７まで遷移した後、状態Ｔ０に戻るが、いずれの状態遷移においても信号ｑ［２：０］が１ビットのみ変化している。したがって、同期遷移部１７の状態遷移の前後における信号ｑ［２：０］のハミング距離は１である。
また、図２の例では、信号ｄｏｕｔは、状態Ｔ０、状態Ｔ２、状態Ｔ４及び状態Ｔ６では０であり、状態Ｔ１、状態Ｔ３、状態Ｔ５及び状態Ｔ７では１である。したがって、状態が遷移する毎に信号ｄｏｕｔの論理レベルが反転する。
図１の説明に戻り、積算器１３は、信号ｄｏｕｔの立ち上がりエッジが発生する毎に、１を積算して積算値ＣＥを出力する。換言すれば、積算器１３は、信号ｄｏｕｔの立ち上がりエッジを計数して積算値ＣＥを出力する。なお、積算器１３は、信号ｄｏｕｔの立ち下がりエッジを計数してもよい。
モジュロ演算器１４は、積算値ＣＥを被除数とし、所定の値を除数としてモジュロ演算を行う。すなわち、モジュロ演算器１４は、積算値ＣＥを被除数とし、所定の値を除数として除算したときの剰余値ＭＤを出力する。除数である所定の値は適宜設定される。
量子化器１５は、剰余値ＭＤを所定の閾値と比較することにより、剰余値ＭＤを量子化した量子化信号ＱＴを出力する。換言すれば、量子化器１５は、剰余値ＭＤを被除数とし、閾値を除数として除算した商を量子化信号ＱＴとして出力する。
多段遅延線１６は、複数の遅延素子、具体的にはｎ＋１個の遅延素子１８－０～１８－ｎを有する。ｎは１以上の整数である。多段遅延線１６は、ｎ＋１個の遅延素子１８－０～１８－ｎがチェーン状に接続された遅延線であって、１つの入力端とｎ＋１個の出力端とを有する。このような多段遅延線１６は、タップ付き遅延線（ＴＤＬ：Tapped Delay Line）とも呼ばれる。遅延素子１８－０～１８－ｎは、それぞれ、バッファー素子や論理
反転素子である。以下では、遅延素子１８－０～１８－ｎがすべてバッファー素子であるものとして説明する。
多段遅延線１６の先頭の遅延素子１８－０の入力端は、多段遅延線１６の入力端となる。また、遅延素子１８－０～１８－ｎの各々の出力端は、多段遅延線１６のｎ＋１個の出力端となる。多段遅延線１６のｎ＋１個の出力端からは、多段遅延線１６の入力端側から順に、信号Ｄ［０］～Ｄ［ｎ］が出力される。
多段遅延線１６の入力端には信号ｄｏｕｔが入力される。信号ｄｏｕｔがローレベルからハイレベルに変化し、ハイレベルの信号ｄｏｕｔが遅延素子１８－０を伝搬することで信号Ｄ［０］がローレベルからハイレベルに変化する。そして、ハイレベルの信号Ｄ［ｉ－１］が遅延素子１８－ｉを伝搬することで信号Ｄ［ｉ］がローレベルからハイレベルに変化する。ｉは１以上ｎ以下の任意の整数である。すなわち、ハイレベルの信号が遅延素子１８－０～１８－ｎを順番に伝搬していき、信号Ｄ［０］～Ｄ［ｎ］が順番にローレベルからハイレベルに変化する。
同様に、信号ｄｏｕｔがハイレベルからローレベルに変化し、ローレベルの信号ｄｏｕｔが遅延素子１８－０を伝搬することで信号Ｄ［０］がハイレベルからローレベルに変化する。そして、ローレベルの信号Ｄ［ｉ－１］が遅延素子１８－ｉを伝搬することで信号Ｄ［ｉ］がハイレベルからローレベルに変化する。ｉは１以上ｎ以下の任意の整数である。すなわち、ローレベルの信号が遅延素子１８－０～１８－ｎを順番に伝搬していき、信号Ｄ［０］～Ｄ［ｎ＋１］が順番にハイレベルからローレベルに変化する。
図３は、状態遷移部１０Ａの各信号の波形の一例を示す図である。図３は、ｎが６であり、ｍが２であり、モジュロ演算器１４によるモジュロ演算における除数が１６であり、量子化器１５による量子化の閾値が８である場合の例である。
図３の例では、トリガー信号ＴＲＧの論理レベルが変化すると、排他的論理和信号ＥＸがローレベルからハイレベルに変化し、排他的論理和信号ＥＸがハイレベルの期間にクロック信号ＣＫのパルスが連続して発生する。積算値ＣＥは、クロック信号ＣＫの立ち上がりエッジ毎に１ずつ増加していき、剰余値ＭＤは、積算値ＣＥの増加とともに増加していき、積算値ＣＥが１６の整数倍となる毎に０に初期化される。量子化信号ＱＴは、剰余値ＭＤが７以下のときはローレベルとなり、剰余値ＭＤが８以上のときはハイレベルとなる。量子化信号ＱＴの論理レベルが変化すると、排他的論理和信号ＥＸがハイレベルからローレベルに変化し、クロック信号ＣＫのパルスの発生が停止する。
図３の例では、トリガー信号ＴＲＧの論理レベルが変化する毎に、クロック信号ＣＫの論理レベルが１６回反転してパルスが８回発生するが、モジュロ演算器１４によるモジュロ演算における除数と量子化器１５による量子化の閾値を変えれば、クロック信号ＣＫのパルス数も変わる。例えば、モジュロ演算器１４によるモジュロ演算における除数が２ｐであり、量子化器１５による量子化の閾値がｐである場合は、トリガー信号ＴＲＧの論理レベルが変化する毎に、クロック信号ＣＫの論理レベルが２ｐ回反転してパルスがｐ回発生する。そして、クロック信号ＣＫの論理レベルが変化する毎に、同期遷移部１７の状態、すなわち信号ｑ［２：０］の１ビットが変化し、信号ｄｏｕｔの論理レベルも変化する。また、信号ｄｏｕｔの論理レベルが変化する毎に、信号Ｄ［６：０］の各ビットが順番に変化する。
ここで、信号ｑ［２：０］と信号Ｄ［６：０］とで構成される１０ビットの信号の値は、時間の経過に伴って変化していく。したがって、この１０ビットの信号の値に対応づけて状態遷移部１０Ａの内部状態を定義すると、状態遷移部１０Ａは、トリガー信号ＴＲＧに基づいて内部状態が遷移する状態遷移を開始し、内部状態を示す状態情報として、同期遷移部１７から出力される信号ｑ［２：０］と多段遅延線１６から出力される信号Ｄ［６：０］とで構成される状態信号を出力することになる。
図４及び図５は、状態遷移部１０Ａの内部状態と信号Ｄ［６：０］及び信号ｑ［２：０］との対応関係の一例を示す図である。図４及び図５の例では、ｎが６であり、ｍが２である場合の例である。なお、図４、図５及び以下の説明では、ローレベル、ハイレベルをそれぞれ０、１と表記する。
図４に示すように、第１状態では、信号Ｄ［６：０］が”１１１１１１１”であり、信号ｑ［２：０］が”０００”である。状態遷移部１０Ａの内部状態は第１状態から第２状態へと遷移する。第２状態では、信号Ｄ［６：０］が”１１１１１１０”であり、信号ｑ［２：０］が”０００”である。同様に、状態遷移部１０Ａの内部状態は第２状態から第８状態まで順番に遷移する。第１状態から第８状態までは、信号ｑ［２：０］が”０００”であるので同期遷移部１７が状態Ｔ０であり、かつ、信号Ｄ［６：０］において０のビットが１つずつ増えているのでローレベルの信号が多段遅延線１６を伝搬している状態である。
また、状態遷移部１０Ａの内部状態は第８状態から第９状態へと遷移する。第９状態では、信号Ｄ［６：０］が”０００００００”であり、信号ｑ［２：０］が”００１”である。状態遷移部１０Ａの内部状態は第９状態から第１０状態へと遷移する。第１０状態では、信号Ｄ［６：０］が”００００００１”であり、信号ｑ［２：０］が”００１”である。同様に、状態遷移部１０Ａの内部状態は第１０状態から第１６状態まで順番に遷移する。第９状態から第１６状態までは、信号ｑ［２：０］が”００１”であるので同期遷移部１７が状態Ｔ１であり、かつ、信号Ｄ［６：０］において１のビットが１つずつ増えていくのでハイレベルの信号が多段遅延線１６を伝搬している状態である。
また、状態遷移部１０Ａの内部状態は第１６状態から第１７状態へと遷移する。第１７状態では、信号Ｄ［６：０］が”１１１１１１１”であり、信号ｑ［２：０］が”０１１”である。状態遷移部１０Ａの内部状態は第１７状態から第１８状態へと遷移する。第１８状態では、信号Ｄ［６：０］が”１１１１１１０”であり、信号ｑ［２：０］が”０１１”である。同様に、状態遷移部１０Ａの内部状態は第１８状態から第２４状態まで順番に遷移する。第１７状態から第２４状態までは、信号ｑ［２：０］が”０１１”であるので同期遷移部１７が状態Ｔ２であり、かつ、信号Ｄ［６：０］において０のビットが１つずつ増えているのでローレベルの信号が多段遅延線１６を伝搬している状態である。
また、状態遷移部１０Ａの内部状態は第２４状態から第２５状態へと遷移する。第２５状態では、信号Ｄ［６：０］が”０００００００”であり、信号ｑ［２：０］が”０１０”である。状態遷移部１０Ａの内部状態は第２５状態から第２６状態へと遷移する。第２６状態では、信号Ｄ［６：０］が”００００００１”であり、信号ｑ［２：０］が”０１０”である。同様に、状態遷移部１０Ａの内部状態は第２６状態から第３２状態まで順番に遷移する。第２５状態から第３２状態までは、信号ｑ［２：０］が”０１０”であるので同期遷移部１７が状態Ｔ３であり、かつ、信号Ｄ［６：０］において１のビットが１つずつ増えていくのでハイレベルの信号が多段遅延線１６を伝搬している状態である。
また、状態遷移部１０Ａの内部状態は第３２状態から第３３状態へと遷移する。図５に示すように、第３３状態では、信号Ｄ［６：０］が”１１１１１１１”であり、信号ｑ［２：０］が”１１０”である。状態遷移部１０Ａの内部状態は第３３状態から第３４状態へと遷移する。第３４状態では、信号Ｄ［６：０］が”１１１１１１０”であり、信号ｑ［２：０］が”１１０”である。同様に、状態遷移部１０Ａの内部状態は第３４状態から第４０状態まで順番に遷移する。第３３状態から第４０状態までは、信号ｑ［２：０］が”１１０”であるので同期遷移部１７が状態Ｔ４であり、かつ、信号Ｄ［６：０］において０のビットが１つずつ増えているのでローレベルの信号が多段遅延線１６を伝搬している状態である。
また、状態遷移部１０Ａの内部状態は第４０状態から第４１状態へと遷移する。第４１状態では、信号Ｄ［６：０］が”０００００００”であり、信号ｑ［２：０］が”１１１”である。状態遷移部１０Ａの内部状態は第４１状態から第４２状態へと遷移する。第４２状態では、信号Ｄ［６：０］が”００００００１”であり、信号ｑ［２：０］が”１１１”である。同様に、状態遷移部１０Ａの内部状態は第４２状態から第４８状態まで順番に遷移する。第４１状態から第４８状態までは、信号ｑ［２：０］が”１１１”であるので同期遷移部１７が状態Ｔ５であり、かつ、信号Ｄ［６：０］において１のビットが１つずつ増えていくのでハイレベルの信号が多段遅延線１６を伝搬している状態である。
また、状態遷移部１０Ａの内部状態は第４８状態から第４９状態へと遷移する。第４９状態では、信号Ｄ［６：０］が”１１１１１１１”であり、信号ｑ［２：０］が”１０１”である。状態遷移部１０Ａの内部状態は第４９状態から第５０状態へと遷移する。第５０状態では、信号Ｄ［６：０］が”１１１１１１０”であり、信号ｑ［２：０］が”１０１”である。同様に、状態遷移部１０Ａの内部状態は第５０状態から第５６状態まで順番に遷移する。第４９状態から第５６状態までは、信号ｑ［２：０］が”１０１”であるので同期遷移部１７が状態Ｔ６であり、かつ、信号Ｄ［６：０］において０のビットが１つずつ増えているのでローレベルの信号が多段遅延線１６を伝搬している状態である。
また、状態遷移部１０Ａの内部状態は第５６状態から第５７状態へと遷移する。第５７状態では、信号Ｄ［６：０］が”０００００００”であり、信号ｑ［２：０］が”１００”である。状態遷移部１０Ａの内部状態は第５７状態から第５６状態へと遷移する。第５８状態では、信号Ｄ［６：０］が”００００００１”であり、信号ｑ［２：０］が”１００”である。同様に、状態遷移部１０Ａの内部状態は第５８状態から第６４状態まで順番に遷移する。第５７状態から第６４状態までは、信号ｑ［２：０］が”１００”であるので同期遷移部１７が状態Ｔ７であり、かつ、信号Ｄ［６：０］において１のビットが１つずつ増えていくのでハイレベルの信号が多段遅延線１６を伝搬している状態である。
なお、先に示した図３の例では、トリガー信号ＴＲＧがローレベルのときは状態遷移部１０Ａの内部状態が第６４状態であり、トリガー信号ＴＲＧがハイレベルのときは、状態遷移部１０Ａの内部状態が第６４状態から次の第６４状態まで遷移した後、さらに次の第６４状態まで遷移している。すなわち、状態遷移部１０Ａは内部状態が１２８回遷移すると、状態遷移を停止する。
図１の説明に戻り、遷移状態取得部２０Ａは、ラッチ信号に基づいて、状態遷移部１０Ａが出力する状態情報をラッチして保持するラッチ回路である。本実施形態では、ラッチ信号はクロック信号ＣＬＫであり、状態情報は、信号ｑ［ｍ：０］と信号Ｄ［ｎ：０］とで構成される状態信号である。図１に示すように、本実施形態では、遷移状態取得部２０Ａは、ｎ＋１個のＤフリップフロップ２１－０～２１－ｎと、ｍ＋１個のＤフリップフロップからなるｍ＋１ビットのレジスター２２と、を含む。
Ｄフリップフロップ２１－０～２１－ｎの各々は、クロック信号ＣＬＫの立ち上がりエッジに同期して、信号Ｄ［０］～Ｄ［ｎ］の各々を取得し、信号Ｄ［０］～Ｄ［ｎ］の各々の論理レベルに応じた信号Ｓ［０］～Ｓ［ｎ］を保持する。
また、レジスター２２は、クロック信号ＣＬＫの立ち上がりエッジに同期して、信号ｑ［ｍ：０］を取得し、信号ｑ［２：０］の値に応じた信号Ｑ［ｍ：０］を保持する。
このように構成されている遷移状態取得部２０Ａは、クロック信号ＣＬＫの立ち上がりエッジのタイミングで、状態遷移部１０Ａの内部状態を示す状態信号をラッチして保持するラッチ回路として機能する。そして、遷移状態取得部２０Ａは、信号Ｑ［ｍ：０］と信号Ｓ［ｎ：０］とで構成される状態信号を出力する。
ここで、本実施形態では、状態遷移部１０Ａの内部状態が任意の第１内部状態から第２内部状態に遷移してから、再度、第１内部状態に遷移するまでの時間は、遷移状態取得部２０Ａが保持する状態情報を更新する時間の間隔よりも長い。再度、第１内部状態に遷移するまでの時間は、再度、第１内部状態が現れるまでの時間と言ってもよい。また、遷移状態取得部２０Ａが保持する状態情報を更新する時間の間隔は、クロック信号ＣＬＫの１周期の時間である。例えば、図４及び図５において、第１内部状態を第６４状態とした場合、第２内部状態は第１状態であり、状態遷移部１０Ａの内部状態が第６４状態から第１状態に遷移してから、再度、第６４状態に遷移するまでの時間は、図３に示す時間ｔ１である。また、第１内部状態を第８状態とした場合、第２内部状態は第９状態であり、状態遷移部１０Ａの内部状態が第８状態から第９状態に遷移してから、再度、第８状態に遷移するまでの時間は、図３に示す時間ｔ２である。これらの時間ｔ１，ｔ２がいずれもクロック信号ＣＬＫの１周期の時間よりも長い。この条件が満たされることにより、例えば、遷移状態取得部２０Ａが、クロック信号ＣＬＫの立ち上がりエッジに同期して第８状態を示す状態情報を取得し、クロック信号ＣＬＫの次の立ち上がりエッジに同期して第２４状態を取得した場合、状態遷移器１Ａの後段の回路は、クロック信号ＣＬＫの当該１周期の間の内部状態の遷移回数を２４－８により簡単に求めることができる。これに対して、仮にこの条件が満たされなければ、状態遷移器１Ａの後段の回路は、内部状態が一巡した回数Ｎを同定し、クロック信号ＣＬＫの当該１周期の間の内部状態の遷移回数を２４－８＋Ｎ×６４により求める必要が生じる。
以上に説明した第１実施形態の状態遷移器１Ａでは、図４及び図５に示したように、状態遷移部１０Ａの内部状態が任意の状態から次の状態に遷移するときに、信号ｑ［ｍ：０］と信号Ｄ［ｎ：０］とで構成される状態信号は１ビットのみ変化する。すなわち、状態遷移部１０Ａの状態遷移の前後における状態情報のハミング距離は１である。そのため、状態遷移部１０Ａが任意の状態から次の状態に遷移する際に他の状態を経由しないので、クロック信号ＣＬＫの立ち上がりエッジのタイミングと状態遷移部１０Ａの状態遷移のタイミングとがほぼ一致した場合でも、遷移状態取得部２０Ａは、状態遷移の前後の２つの状態のいずれかに対応する状態信号をラッチすることできる。したがって、第１実施形態の状態遷移器１Ａによれば、遷移状態取得部２０Ａが誤った状態情報を取得するおそれが低減される。
また、第１実施形態の状態遷移器１Ａでは、状態遷移部１０Ａの内部状態が任意の第１内部状態から第２内部状態に遷移してから、再度、第１内部状態に遷移するまでの時間は、遷移状態取得部２０Ａが保持する状態情報を更新する時間の間隔よりも長いので、遷移状態取得部２０Ａは、状態遷移部１０Ａの状態遷移が一巡する前に遷移状態に対応する状態信号を取得することができる。したがって、第１実施形態の状態遷移器１Ａによれば、状態遷移器１Ａの後段の回路は、遷移状態取得部２０Ａが状態信号を取得してから次の状態信号を取得するまでの間に状態遷移部１０Ａの内部状態が一巡した回数を同定する必要がなくなり、当該回路の処理を簡素化することができる。
また、第１実施形態の状態遷移器１Ａでは、状態信号の一部を構成する信号ｑ［ｍ：０］を出力する同期遷移部１７を備えるので、多段遅延線１６から出力される信号Ｄ［ｎ：０］が同じ値でも信号ｑ［ｍ：０］の値が異なれば異なる内部状態として扱うことができる。したがって、第１実施形態の状態遷移器１Ａによれば、多段遅延線１６を構成する遅延素子１８－０～１８－ｎの数を増やさずに状態遷移部１０Ａの内部状態の数を増やすことができるので、サイズを低減することができる。
なお、本実施形態において、排他的論理和信号ＥＸは、トリガー信号ＴＲＧに基づく信号であり、「第１の信号」の一例である。また、信号Ｄ［ｎ］は、複数の遅延素子１８－０～１８－ｎから出力される信号のうちの少なくとも１つであり、「第２の信号」の一例である。また、クロック信号ＣＫは、反転論理積回路１２が排他的論理和信号ＥＸと信号Ｄ［ｎ］とに基づいて生成する信号であり、「第３の信号」の一例である。また、反転論理積回路１２は「論理回路」の一例である。
１－２．第２実施形態
図６は、第２実施形態の状態遷移器の構成を示す図である。図６において、図１と同様の構成要素には同じ符号が付されている。図６に示すように、第２実施形態の状態遷移器１Ｂは、状態遷移部１０Ｂと、遷移状態取得部２０Ｂとを備える。
状態遷移部１０Ｂは、トリガー信号ＴＲＧに基づいて内部状態が遷移する状態遷移を開始し、内部状態を示す状態情報を出力する。図６に示すように、本実施形態では、状態遷移部１０Ｂは、反転論理積回路１２、多段遅延線１６、同期遷移部１７及びトリガー信号保持部１９を含む。
トリガー信号保持部１９は、トリガー信号ＴＲＧを所定時間保持してイネーブル信号ＥＮを出力する。具体的には、トリガー信号保持部１９は、トリガー信号ＴＲＧの論理レベルが反転するとイネーブル信号ＥＮをハイレベルに設定し、所定時間が経過するとイネーブル信号ＥＮをローレベルに設定する。
反転論理積回路１２は、イネーブル信号ＥＮと多段遅延線１６から出力される信号Ｄ［ｎ］との反転論理積信号であるクロック信号ＣＫを出力する。クロック信号ＣＫは、イネーブル信号ＥＮと信号Ｄ［ｎ］がともにハイレベルであるときにローレベルとなり、イネーブル信号ＥＮと信号Ｄ［ｎ］の少なくとも一方がローレベルであるときにハイレベルとなる。
同期遷移部１７は、クロック信号ＣＫのエッジをカウントする。本実施形態では、同期遷移部１７は、クロック信号ＣＫに同期して状態が遷移するステートマシンであり、同期遷移部１７から出力されるｍ＋１ビットの信号ｑ［ｍ：０］は状態を示す信号である。ｍは０以上の整数である。同期遷移部１７は、クロック信号ＣＫの論理レベルが反転する毎に状態が遷移するので、信号ｑ［ｍ：０］はクロック信号ＣＫのエッジのカウント情報に対応する。また、同期遷移部１７は、多段遅延線１６の入力端に供給される信号ｄｏｕｔを出力する。同期遷移部１７の詳細な動作は、第１実施形態と同じであるため、その説明を省略する。
多段遅延線１６は、複数の遅延素子、具体的にはｎ＋１個の遅延素子１８－０～１８－ｎを有する。ｎは１以上の整数である。多段遅延線１６は、ｎ＋１個の遅延素子１８－０～１８－ｎがチェーン状に接続された遅延線であって、１つの入力端とｎ＋１個の出力端とを有する。多段遅延線１６の構成及び動作は、第１実施形態と同じであるため、その説明を省略する。
図７は、状態遷移部１０Ｂの各信号の波形の一例を示す図である。図７は、ｎが６であり、ｍが２である場合の例である。
図７の例では、トリガー信号ＴＲＧの論理レベルが変化すると、イネーブル信号ＥＮがローレベルからハイレベルに変化し、イネーブル信号ＥＮがハイレベルの期間にクロック信号ＣＫのパルスが連続して発生する。イネーブル信号ＥＮがローレベルからハイレベルに変化してから所定時間が経過すると、イネーブル信号ＥＮがハイレベルからローレベルに変化し、クロック信号ＣＫのパルスの発生が停止する。
図７の例では、トリガー信号ＴＲＧの論理レベルが変化する毎に、クロック信号ＣＫの論理レベルが２４回反転してパルスが１２回発生する。イネーブル信号ＥＮがハイレベルを維持する所定時間の設定を変えれば、クロック信号ＣＫのパルス数も変わる。
そして、クロック信号ＣＫの論理レベルが変化する毎に、同期遷移部１７の状態、すなわち信号ｑ［２：０］の１ビットが変化し、信号ｄｏｕｔの論理レベルも変化する。また、信号ｄｏｕｔの論理レベルが変化する毎に、信号Ｄ［６：０］の各ビットが順番に変化する。
ここで、信号ｑ［２：０］と信号Ｄ［６：０］とで構成される１０ビットの信号の値は、時間の経過に伴って変化していく。したがって、この１０ビットの信号の値に対応づけて状態遷移部１０Ｂの内部状態を定義すると、状態遷移部１０Ｂは、トリガー信号ＴＲＧに基づいて内部状態が遷移する状態遷移を開始し、内部状態を示す状態情報として、同期遷移部１７から出力される信号ｑ［２：０］と多段遅延線１６から出力される信号Ｄ［６：０］とで構成される状態信号を出力することになる。
ｎが６であり、ｍが２である場合の状態遷移部１０Ｂの内部状態と信号Ｄ［６：０］及び信号ｑ［２：０］との対応関係の一例は、図４及び図５と同じなので、その図示及び説明を省略する。
なお、図７の例では、トリガー信号ＴＲＧがローレベルのときは状態遷移部１０Ｂの内部状態が第６４状態であり、トリガー信号ＴＲＧがハイレベルのときは、状態遷移部１０Ｂの内部状態が第６４状態から次の第６４状態まで遷移した後、さらに次の第６４状態まで遷移し、さらに次の第６４状態まで遷移している。すなわち、状態遷移部１０Ｂは内部状態が１９２回遷移すると、状態遷移を停止する。
図６の説明に戻り、遷移状態取得部２０Ｂは、ラッチ信号に基づいて、状態遷移部１０Ｂが出力する状態情報をラッチして保持するラッチ回路である。本実施形態では、ラッチ信号はクロック信号ＣＬＫであり、状態情報は、信号ｑ［ｍ：０］と信号Ｄ［ｎ：０］とで構成される状態信号である。図６に示すように、本実施形態では、遷移状態取得部２０Ｂは、ｎ＋１個のＤフリップフロップ２１－０～２１－ｎと、ｍ＋１個のＤフリップフロップからなるｍ＋１ビットのレジスター２２と、を含む。
Ｄフリップフロップ２１－０～２１－ｎの各々は、クロック信号ＣＬＫの立ち上がりエッジに同期して、信号Ｄ［０］～Ｄ［ｎ］の各々を取得し、信号Ｄ［０］～Ｄ［ｎ］の各々の論理レベルに応じた信号Ｓ［０］～Ｓ［ｎ］を保持する。
また、レジスター２２は、クロック信号ＣＬＫの立ち上がりエッジに同期して、信号ｑ［ｍ：０］を取得し、信号ｑ［２：０］の値に応じた信号Ｑ［ｍ：０］を保持する。
このように構成されている遷移状態取得部２０Ｂは、クロック信号ＣＬＫの立ち上がりエッジのタイミングで、状態遷移部１０Ｂの内部状態を示す状態信号をラッチして保持するラッチ回路として機能する。そして、遷移状態取得部２０Ｂは、信号Ｑ［ｍ：０］と信号Ｓ［ｎ：０］とで構成される状態信号を出力する。
ここで、第２実施形態でも、第１実施形態と同様、状態遷移部１０Ｂの内部状態が任意の第１内部状態から第２内部状態に遷移してから、再度、第１内部状態に遷移するまでの時間は、遷移状態取得部２０Ｂが保持する状態情報を更新する時間の間隔よりも長い。再度、第１内部状態に遷移するまでの時間は、再度、第１内部状態が現れるまでの時間と言ってもよい。また、遷移状態取得部２０Ｂが保持する状態情報を更新する時間の間隔は、クロック信号ＣＬＫの１周期の時間である。例えば、図４及び図５において、第１内部状態を第６４状態とした場合、第２内部状態は第１状態であり、状態遷移部１０Ｂの内部状態が第６４状態から第１状態に遷移してから、再度、第６４状態に遷移するまでの時間は、図７に示す時間ｔ１である。また、第１内部状態を第８状態とした場合、第２内部状態は第９状態であり、状態遷移部１０Ｂの内部状態が第８状態から第９状態に遷移してから、再度、第８状態に遷移するまでの時間は、図７に示す時間ｔ２である。これらの時間ｔ１，ｔ２がいずれもクロック信号ＣＬＫの１周期の時間よりも長い。
以上に説明した第２実施形態の状態遷移器１Ｂでは、第１実施形態の状態遷移器１Ａと同様、状態遷移部１０Ｂの内部状態が任意の状態から次の状態に遷移するときに、信号ｑ［ｍ：０］と信号Ｄ［ｎ：０］とで構成される状態信号は１ビットのみ変化する。すなわち、状態遷移部１０Ｂの状態遷移の前後における状態情報のハミング距離は１である。そのため、状態遷移部１０Ｂが任意の状態から次の状態に遷移する際に他の状態を経由しないので、クロック信号ＣＬＫの立ち上がりエッジのタイミングと状態遷移部１０Ｂの状態遷移のタイミングとがほぼ一致した場合でも、遷移状態取得部２０Ｂは、状態遷移の前後の２つの状態のいずれかに対応する状態信号をラッチすることできる。したがって、第２実施形態の状態遷移器１Ｂによれば、遷移状態取得部２０Ｂが誤った状態情報を取得するおそれが低減される。
また、第２実施形態の状態遷移器１Ｂでは、第１実施形態の状態遷移器１Ａと同様、状態遷移部１０Ｂの内部状態が任意の第１内部状態から第２内部状態に遷移してから、再度、第１内部状態に遷移するまでの時間は、遷移状態取得部２０Ｂが保持する状態情報を更新する時間の間隔よりも長いので、遷移状態取得部２０Ｂは、状態遷移部１０Ｂの状態遷移が一巡する前に遷移状態に対応する状態信号を取得することができる。したがって、第２実施形態の状態遷移器１Ｂによれば、状態遷移器１Ｂの後段の回路は、遷移状態取得部２０Ｂが状態信号を取得してから次の状態信号を取得するまでの間に状態遷移部１０Ｂの内部状態が一巡した回数を同定する必要がなくなり、当該回路の処理を簡素化することができる。
また、第２実施形態の状態遷移器１Ｂでは、第１実施形態の状態遷移器１Ａと同様、状態信号の一部を構成する信号ｑ［ｍ：０］を出力する同期遷移部１７を備えるので、多段遅延線１６から出力される信号Ｄ［ｎ：０］が同じ値でも信号ｑ［ｍ：０］の値が異なれば異なる内部状態として扱うことができる。したがって、第２実施形態の状態遷移器１Ｂによれば、多段遅延線１６を構成する遅延素子１８－０～１８－ｎの数を増やさずに状態遷移部１０Ｂの内部状態の数を増やすことができるので、サイズを低減することができる。
さらに、第２実施形態の状態遷移器１Ｂでは、排他的論理和回路１１、積算器１３、モジュロ演算器１４及び量子化器１５により、状態遷移部１０Ｂの状態遷移回数が上限値に達すると状態遷移を停止させる第１実施形態の状態遷移器１Ａとは異なり、トリガー信号保持部１９が状態遷移回数とは無関係に生成するイネーブル信号ＥＮによって状態遷移部１０Ｂが状態遷移を行う時間が規定されるので、状態遷移を停止させるための回路を簡略化することができる。
なお、本実施形態において、イネーブル信号ＥＮは、トリガー信号ＴＲＧに基づく信号であり、「第１の信号」の一例である。また、信号Ｄ［ｎ］は、複数の遅延素子１８－０～１８－ｎから出力される信号のうちの少なくとも１つであり、「第２の信号」の一例である。また、クロック信号ＣＫは、反転論理積回路１２がイネーブル信号ＥＮと信号Ｄ［ｎ］とに基づいて生成する信号であり、「第３の信号」の一例である。また、反転論理積回路１２は「論理回路」の一例である。
２．時間デジタル変換器
２－１．第１実施形態
２－１－１．時間デジタル変換器の構成
図８は、第１実施形態の時間デジタル変換器１００の構成例を示すブロック図である。図８に示すように、第１実施形態の時間デジタル変換器１００は、状態遷移器１Ａと、演算部３０とを備える。状態遷移器１Ａは、図１に示した状態遷移部１０Ａ及び遷移状態取得部２０Ａを含む。時間デジタル変換器１００には、トリガー信号ＴＲＧとクロック信号ＣＬＫとが入力される。トリガー信号ＴＲＧは状態遷移部１０Ａに供給され、クロック信号ＣＬＫは遷移状態取得部２０Ａ及び演算部３０に供給される。そして、時間デジタル変換器１００は、クロック信号ＣＬＫの時間イベントとトリガー信号ＴＲＧの時間イベントとの位相差に対応する時間デジタル値ＴＤを生成する。
トリガー信号ＴＲＧの時間イベントとは、トリガー信号ＴＲＧが変化するタイミングであり、例えば、トリガー信号ＴＲＧの立ち上がりエッジ又は立ち下がりエッジであってもよいし、トリガー信号ＴＲＧの立ち上がりエッジ及び立ち下がりエッジであってもよい。同様に、クロック信号ＣＬＫの時間イベントとは、クロック信号ＣＬＫが変化するタイミングであり、例えば、クロック信号ＣＬＫの立ち上がりエッジ又は立ち下がりエッジであってもよいし、クロック信号ＣＬＫの立ち上がりエッジ及び立ち下がりエッジであってもよい。
なお、以下では、トリガー信号ＴＲＧの時間イベントは立ち上がりエッジ及び立ち下がりエッジであり、クロック信号ＣＬＫの時間イベントは立ち上がりエッジであるものとして説明する。
前述の通り、状態遷移部１０Ａは、トリガー信号ＴＲＧに基づいて内部状態が遷移する状態遷移を開始し、内部状態を示す状態情報として信号ｑ［ｍ：０］と信号Ｄ［ｎ：０］とで構成される状態信号を出力する。また、遷移状態取得部２０Ａは、クロック信号ＣＬＫに基づいて、状態遷移部１０Ａが出力する信号ｑ［ｍ：０］と信号Ｄ［ｎ：０］とで構成される状態信号を取得して保持し、信号Ｑ［ｍ：０］と信号Ｓ［ｎ：０］とで構成される状態信号を出力する。
演算部３０には、遷移状態取得部２０Ａから出力される信号Ｑ［ｍ：０］と信号Ｓ［ｎ：０］とで構成される状態信号が入力される。そして、演算部３０は、信号Ｓ［ｎ：０］と信号Ｑ［ｍ：０］とで構成される状態信号に基づいて状態遷移部１０Ａの状態遷移回数を演算し、時間経過に基づいて状態遷移回数に重み付けし、重み付けされた状態遷移回数を積算することで時間デジタル値ＴＤを算出する。なお、演算部３０はＭＰＵ（Micro Processing Unit）やＦＰＧＡ（field-programmable gate array）等で構成できる。
２－１－２．演算部の構成
図９は、演算部３０の構成例を示す図である。図９に示すように、演算部３０は、計数部４０、計数値保持部５０、積算部６０及び変換部７０を有する。
計数部４０は、信号Ｑ［ｍ：０］と信号Ｓ［ｎ：０］とに基づいて、トリガー信号ＴＲＧに対応する計数値ＣＮＴを出力する。
計数値保持部５０は、クロック信号ＣＬＫに同期して、計数部４０から出力される計数値ＣＮＴを取り込んで計数値ＤＣＮＴとして保持する。
積算部６０は、クロック信号ＣＬＫに同期して、計数値保持部５０で保持された計数値ＤＣＮＴを積算することで、クロック信号ＣＬＫの時間イベントとトリガー信号ＴＲＧの各々の時間イベントとの位相差に対応する時間デジタル値ＴＤを生成する。なお、計数値保持部５０及び積算部６０は、例えば不図示のリセット信号等が入力されることにより初期化される。
変換部７０は、積算部６０から出力される時間デジタル値ＴＤを時間デジタル値ＴＤＸに変換する。例えば、変換部７０は、時間デジタル値ＴＤに対して所定のスケーリングを行って時間デジタル値ＴＤＸに変換してもよいし、所定の変換式あるいはテーブル情報に従って時間デジタル値ＴＤを時間デジタル値ＴＤＸに変換してもよい。なお、演算部３０は、変換部７０を含まなくてもよい。
そして、演算部３０により演算された時間デジタル値ＴＤあるいは時間デジタル値ＴＤＸは、不図示の端子を介して時間デジタル変換器１００から外部に出力される。
図１０は、計数部４０の構成例を示す図である。計数部４０は、論理反転回路４１、マルチプレクサー４２、カウント回路４３、コード変換器４４、乗算器４５、加算器４６、レジスター４７、減算器４８、積算器８１及び乗算器８２を有する。
マルチプレクサー４２には、２組の被選択信号として信号Ｓ［ｎ：０］及び信号Ｓ［ｎ：０］の論理レベルが論理反転回路４１により反転された信号と、選択制御信号として信号Ｓ［ｎ：０］の最下位ビットである信号Ｓ［０］とが入力される。そして、マルチプレクサー４２は、信号Ｓ［０］の論理レベルに基づいて、信号Ｓ［ｎ：０］と信号Ｓ［ｎ：０］の論理反転信号のいずれか一方を選択してカウント回路４３に出力する。なお、本実施形態では、マルチプレクサー４２は、信号Ｓ［０］がローレベルのときは信号Ｓ［ｎ：０］を選択し、信号Ｓ［０］がハイレベルのときは信号Ｓ［ｎ：０］の論理反転信号を選択する。
カウント回路４３は、マルチプレクサー４２から出力されるｎ＋１ビットの信号に含まれるローレベルのビット数又はハイレベルのビット数をポピュレーションカウントし、０からｎ＋１までのいずれかの値を有する信号を生成し、加算器４６に出力する。なお、本実施形態では、カウント回路４３は、ハイレベルのビット数をポピュレーションカウントする。
コード変換器４４には、信号Ｑ［ｍ：０］が入力される。コード変換器４４は、信号Ｑ［ｍ：０］は状態遷移部１０Ａの内部状態の番号に対応する数値の信号に変換する。例えば、先に図４及び図５に示した例の場合、コード変換器４４は、”０００”、”００１”、”０１１”、”０１０”、”０１１”、”１１０”、”１１１”、”１０１”、”１００”の各値を有する信号Ｑ［２：０］を、それぞれ、０、１、２、３、４、５、６、７の値を有する信号に変換する。
乗算器４５は、コード変換器４４から出力される信号にｎ＋２を乗算する。ここで、ｎ＋２は、信号ｑ［ｍ：０］の値が更新される間隔において、状態遷移部１０Ａの内部状態の状態遷移回数に相当する。例えば、ｎ＝２の場合は、図４及び図５に示したように、信号ｑ［ｍ：０］の値が更新される間隔において、状態遷移部１０Ａの内部状態の状態遷移回数は８であるから、乗算器４５は、コード変換器４４から出力される信号に８を乗算する。
加算器４６は、カウント回路４３から出力される信号の値と、乗算器４５から出力される信号の値とを加算する。加算器４６が出力する信号Ｃ０の値は、トリガー信号ＴＲＧの立ち上がりエッジ又は立ち下がりエッジが発生してから遷移状態取得部２０Ａが信号Ｄ［ｎ：０］を取得するまでの間に、状態遷移部１０Ａの内部状態が遷移した回数に相当する。
レジスター４７は、複数のＤフリップフロップで構成され、クロック信号ＣＬＫの立ち上がりエッジに同期して、加算器４６から出力される信号Ｃ０を取り込んで保持する。
減算器４８は、加算器４６から出力される信号Ｃ０の値からレジスター４７が保持する信号の値を減算する。ここで、減算器４８から出力される信号Ｃ１の値は、クロック信号ＣＬＫの直近の１周期の時間に、状態遷移部１０Ａの内部状態が遷移した回数に相当する。
積算器８１は、クロック信号ＣＬＫの立ち上がりエッジに同期して定数値ａを積算する。したがって、積算器８１は、クロック信号ＣＬＫの立ち上がりエッジをカウントした値をａ倍した値を有する重み係数信号ＷＣを出力する。重み係数信号ＷＣの値は、トリガー信号ＴＲＧの立ち上がりエッジ又は立ち下がりエッジが発生してからの経過時間に応じて値が単調増加又は単調減少する。具体的には、定数値ａが正の数であれば重み係数信号ＷＣの値が経過時間に応じて単調増加し、定数値ａが負の数であれば重み係数信号ＷＣの値が経過時間に応じて単調減少する。
乗算器８２は、信号Ｃ１の値と重み係数信号ＷＣの値とを乗算して計数値ＣＮＴを算出する。計数値ＣＮＴは計数部４０から出力される。
なお、図１０では、図示及び説明を省略しているが、レジスター４７及び積算器８１には、状態遷移部１０Ａの状態遷移回数が上限値に達した場合や、状態遷移部１０Ａの状態遷移が停止した場合等において、保持する値を０に初期化するリセット信号が入力されてもよい。
ここで、クロック信号ＣＬＫの直近の１周期の時間に状態遷移部１０Ａの内部状態が遷移した回数が「状態遷移回数」の一例である。なお、本実施形態では、クロック信号ＣＬＫの直近の１周期の時間に状態遷移部１０Ａの内部状態が遷移した回数に、重み係数信号ＷＣの値を乗算することで計数値ＣＮＴを算出したが、時間デジタル変換器１００にトリガー信号ＴＲＧが入力されてから、遷移状態取得部２０Ａが状態信号を取得するまでの間に、状態遷移部１０Ａの内部状態が遷移した回数に対して重み係数信号ＷＣの値を乗算することで、計数値ＣＮＴを算出してもよい。すなわち、当該遷移回数もまた、「状態遷移回数」の一例である。
図１１は、計数値保持部５０及び積算部６０の構成例を示す図である。図１１に示すように、計数値保持部５０は、複数のＤフリップフロップからなるレジスター５１を含む。レジスター５１は、クロック信号ＣＬＫの立ち上がりエッジに同期して、計数部４０から出力される計数値ＣＮＴを取得し、計数値ＤＣＮＴとして保持する。
積算部６０は、加算器６１と、複数のＤフリップフロップからなるレジスター６２を含む。加算器６１は、レジスター５１が保持している計数値ＤＣＮＴとレジスター６２から出力される値とを加算する。レジスター６２は、クロック信号ＣＬＫの立ち上がりエッジに同期して、加算器６１から出力される値を取り込んで時間デジタル値ＴＤとして保持する。
なお、図１１では図示を省略するが、レジスター５１及びレジスター６２のそれぞれには、保持する値を０に初期化するリセット信号が入力されてもよい。これにより、時間デジタル値ＴＤも０に初期化される。
本実施形態では、クロック信号ＣＬＫの時間イベントは、トリガー信号ＴＲＧの時間イベントとは独立して設定されている。すなわち、クロック信号ＣＬＫの時間イベントとトリガー信号ＴＲＧの時間イベントとは、非同期である。そして、時間デジタル値ＴＤは、基準となるクロック信号ＣＬＫの時間イベントとトリガー信号ＴＲＧの時間イベントとの位相差ＰＤに対応する。例えば、時間デジタル値ＴＤあるいは時間デジタル値ＴＤＸは、クロック信号ＣＬＫの時間イベントを基準とするトリガー信号ＴＲＧの時間イベントに対するタイムスタンプとして用いられる。
２－１－３．クロック信号とトリガー信号との位相差と時間デジタル値との関係
図１２は、クロック信号ＣＬＫの時間イベントとトリガー信号ＴＲＧの時間イベントとの位相差ＰＤと時間デジタル値ＴＤとの関係を示す図である。図１２には、信号Ｃ０の値、Ｃ１の値、重み係数信号ＷＣの値、計数値ＣＮＴ及び計数値ＤＣＮＴも示されている。また、図１２の例では、状態遷移部１０Ａの状態遷移回数の上限値は６４であり、定数値ａは１である。また、Ｔはクロック信号ＣＬＫの１周期の時間である。
図１２に示すように、クロック信号ＣＬＫの時間イベントが発生する毎に、信号Ｃ０、信号Ｃ１及び重み係数信号ＷＣに基づいて計数値ＣＮＴが生成され、計数値ＣＮＴが保持された計数値ＤＣＮＴが積算されて時間デジタル値ＴＤが増加する。基準となるクロック信号ＣＬＫの時間イベントを０番目の立ち上がりエッジとしたとき、位相差ＰＤがＴ×１．５の場合は１０番目の立ち上がりエッジで、トリガー信号ＴＲＧの時間イベントが発生してからの状態遷移部１０Ａの状態遷移回数を示す信号Ｃ０の値が上限値である６４に達している。そして、クロック信号ＣＬＫの１２番目の立ち上がりエッジ以降、時間デジタル値ＴＤは３７７となる。
また、位相差ＰＤがＴ×１．７の場合は、クロック信号ＣＬＫの１０番目の立ち上がりエッジで、信号Ｃ０の値が上限値である６４に達し、クロック信号ＣＬＫの１２番目の立ち上がりエッジ以降、時間デジタル値ＴＤは３９１となる。
また、位相差ＰＤがＴ×２．７の場合は、クロック信号ＣＬＫの１１番目の立ち上がりエッジで、信号Ｃ０の値が上限値である６４に達し、クロック信号ＣＬＫの１３番目の立ち上がりエッジ以降、時間デジタル値ＴＤは４５５となる。
また、位相差ＰＤがＴ×３．７の場合は、クロック信号ＣＬＫの１２番目の立ち上がりエッジで、信号Ｃ０の値が上限値である６４に達し、クロック信号ＣＬＫの１４番目の立ち上がりエッジ以降、時間デジタル値ＴＤは５１９となる。
図１３は、図１２において位相差ＰＤと、状態遷移部１０Ａの状態遷移回数が上限値に達した後の時間デジタル値ＴＤとの関係を示す図である。図１３に示すように、位相差ＰＤがＴ×１．５、Ｔ×１．７、Ｔ×２．７、Ｔ×３．７の場合の時間デジタル値ＴＤはそれぞれ３７７、３９１、４５５，５１９であり、時間デジタル値ＴＤの差分値ΔＴＤはそれぞれ＋１４、＋６４、＋６４である。図１２の例では、定数値ａが正の数であるため、時間が経過するほど重み係数信号ＷＣの値が大きくなる。そして、位相差ＰＤが大きいほど、状態遷移部１０Ａの状態遷移回数が上限値である６４に達するのが遅くなるため、位相差ＰＤがクロック信号ＣＬＫの１周期の時間Ｔだけ増加すると、時間デジタル値ＴＤは状態遷移回数の上限値である６４だけ増加する。
２－１－４．作用効果
以上に説明した第１実施形態の時間デジタル変換器１００では、前述の通り、状態遷移 器１Ａにおいて、状態遷移部１０Ａの状態遷移の前後における状態情報のハミング距離が１であるので、遷移状態取得部２０Ａは、状態遷移の前後の２つの状態のいずれかに対応する状態信号をラッチすることできるため、誤った状態情報を取得するおそれが低減される。したがって、第１実施形態の時間デジタル変換器１００によれば、時間デジタル値ＴＤを高精度に算出することができる。
また、第１実施形態の時間デジタル変換器１００では、トリガー信号ＴＲＧの時間イベントが発生する毎に、演算部３０において、計数部４０、計数値保持部５０及び積算部６０がリセットされずに不感期間なく動作することができるため、デルタシグマ変調による高いノイズシェーピング効果が発揮される。したがって、第１実施形態の時間デジタル変換器１００によれば、状態遷移部１０Ａにおいて、遅延素子１８－０～１８－ｎの遅延時間のばらつき等に起因して発生するノイズ成分は、ノイズシェーピング効果により高周波数側にシフトするため、Ｓ／Ｎ比の高い時間デジタル値ＴＤを算出することができる。
また、第１実施形態の時間デジタル変換器１００では、前述の通り、状態遷移器１Ａにおいて、状態遷移部１０Ａの内部状態が任意の第１内部状態から第２内部状態に遷移してから、再度、第１内部状態に遷移するまでの時間は、遷移状態取得部２０Ａが保持する状態情報を更新する時間の間隔よりも長いので、遷移状態取得部２０Ａは、状態遷移部１０Ａの状態遷移が一巡する前に遷移状態に対応する状態情報を取得することができる。したがって、第１実施形態の時間デジタル変換器１００によれば、演算部３０は、遷移状態取得部２０Ａが状態情報を取得してから次の状態情報を取得するまでの間に状態遷移部１０Ａの内部状態が一巡した回数を同定する必要がなくなり、演算部３０の処理を簡素化することができる。
また、第１実施形態の時間デジタル変換器１００では、前述の通り、状態遷移器１Ａが、状態信号の一部を構成する信号ｑ［ｍ：０］を出力する同期遷移部１７を備えるので、多段遅延線１６から出力される信号Ｄ［ｎ：０］が同じ値でも信号ｑ［ｍ：０］の値が異なれば異なる内部状態として扱うことができる。したがって、第１実施形態の時間デジタル変換器１００によれば、多段遅延線１６を構成する遅延素子１８－０～１８－ｎの数を増やさずに状態遷移部１０Ａの内部状態の数を増やすことができるので、状態遷移器１Ａのサイズを低減することができる。
２－２．第２実施形態
図１４は、第２実施形態の時間デジタル変換器１００の構成例を示すブロック図である。図１４に示すように、第２実施形態の時間デジタル変換器１００は、状態遷移器１Ｂと、演算部３０とを備える。状態遷移器１Ｂは、図６に示した状態遷移部１０Ｂ及び遷移状態取得部２０Ｂを含む。時間デジタル変換器１００には、トリガー信号ＴＲＧとクロック信号ＣＬＫとが入力される。トリガー信号ＴＲＧは状態遷移部１０Ｂに供給され、クロック信号ＣＬＫは遷移状態取得部２０Ｂ及び演算部３０に供給される。そして、時間デジタル変換器１００は、クロック信号ＣＬＫの時間イベントとトリガー信号ＴＲＧの時間イベントとの位相差に対応する時間デジタル値ＴＤを生成する。
前述の通り、状態遷移部１０Ｂは、トリガー信号ＴＲＧに基づいて内部状態が遷移する状態遷移を開始し、内部状態を示す状態情報として信号ｑ［ｍ：０］と信号Ｄ［ｎ：０］とで構成される状態信号を出力する。また、遷移状態取得部２０Ｂは、クロック信号ＣＬＫに基づいて、状態遷移部１０Ｂが出力する信号ｑ［ｍ：０］と信号Ｄ［ｎ：０］とで構成される状態信号を取得して保持し、信号Ｑ［ｍ：０］と信号Ｓ［ｎ：０］とで構成される状態信号を出力する。
演算部３０には、遷移状態取得部２０Ｂから出力される信号Ｑ［ｍ：０］と信号Ｓ［ｎ：０］とで構成される状態信号が入力される。そして、演算部３０は、信号Ｑ［ｍ：０］と信号Ｓ［ｎ：０］とに基づいて、状態遷移部１０Ｂにおける内部状態の遷移回数に応じた時間デジタル値ＴＤを算出する。ただし、第２実施形態の時間デジタル変換器１００では、第１実施形態の時間デジタル変換器１００とは異なり、演算部３０は、状態遷移部１０Ｂにトリガー信号ＴＲＧが入力されてから遷移状態取得部２０Ｂが状態信号をラッチするまでの間に、状態遷移部１０Ｂの内部状態が遷移した回数が閾値ＴＨを超えた場合、当該回数が閾値ＴＨであるものとして時間デジタル値ＴＤを算出する。
具体的には、演算部３０において、計数値保持部５０、積算部６０及び変換部７０の構成は第１実施形態の時間デジタル変換器１００と同じであるが、計数部４０の構成が第１実施形態の時間デジタル変換器１００と異なる。
図１５は、計数部４０の構成例を示す図である。計数部４０は、論理反転回路４１、マルチプレクサー４２、カウント回路４３、加算器４６、コード変換器４４、乗算器４５、加算器４６、レジスター４７、減算器４８、積算器８１、乗算器８２及び仮想化部８３を有する。
論理反転回路４１、マルチプレクサー４２、カウント回路４３、加算器４６、コード変換器４４、乗算器４５、加算器４６、レジスター４７、減算器４８及び積算器８１の機能は、図１０で説明した通りであるので、その説明を省略する。
仮想化部８３には、減算器４８から出力される信号Ｃ１が入力される。前述の通り、減算器４８から出力される信号Ｃ１の値は、クロック信号ＣＬＫの直近の１周期の時間に、状態遷移部１０Ｂの内部状態が遷移した回数に相当する。仮想化部８３は、クロック信号ＣＬＫに同期して信号Ｃ１の値を積算することで、トリガー信号ＴＲＧの立ち上がりエッジ又は立ち下がりエッジが発生してから、遷移状態取得部２０Ｂの内部状態が遷移した回数を算出する。そして、仮想化部８３は、算出した回数が閾値ＴＨを越えない場合は加算器４６が出力する信号Ｃ０をそのまま信号Ｃ０’として仮想化し、信号Ｃ０’の差分に相当する信号Ｃ２を出力する。この場合、信号Ｃ１と信号Ｃ２の値は等しくなる。
仮想化部８３は、算出した回数が閾値ＴＨを越えた場合は、信号Ｃ０を、閾値ＴＨに置き換えた信号Ｃ０’に仮想化し、信号Ｃ０’の差分に相当する信号Ｃ２を出力する。ここで信号Ｃ０の値は、前述の通り、トリガー信号ＴＲＧの立ち上がりエッジ又は立ち下がりエッジが発生してから遷移状態取得部２０Ａが信号Ｄ［ｎ：０］を取得するまでの間に、状態遷移部１０Ｂの内部状態が遷移した回数に相当する。
乗算器８２は、仮想化部８３から出力される信号Ｃ２の値と積算器８１から出力される重み係数信号ＷＣの値とを乗算して計数値ＣＮＴを算出する。計数値ＣＮＴは計数部４０から出力される。
なお、図１５では、図示及び説明を省略しているが、レジスター４７及び積算器８１には、状態遷移部１０Ｂの状態遷移回数が上限値に達した場合や、状態遷移部１０Ｂの状態遷移が停止した場合等において、保持する値を０に初期化するリセット信号が入力されてもよい。
ここで、本実施形態においても、第１実施形態と同様、クロック信号ＣＬＫの直近の１周期の時間に状態遷移部１０Ｂの内部状態が遷移した回数が「状態遷移回数」の一例である。また、本実施形態でも、時間デジタル変換器１００にトリガー信号ＴＲＧが入力されてから、遷移状態取得部２０Ｂが状態信号を取得するまでの間に、状態遷移部１０Ｂの内部状態が遷移した回数に対して重み係数信号ＷＣの値を乗算することで、計数値ＣＮＴを算出してもよい。すなわち、当該遷移回数もまた、「状態遷移回数」の一例である。
図１６は、クロック信号ＣＬＫの時間イベントとトリガー信号ＴＲＧの時間イベントとの位相差ＰＤと時間デジタル値ＴＤとの関係を示す図である。図１６には、信号Ｃ０の値、Ｃ１の値、Ｃ０’の値、Ｃ２の値、重み係数信号ＷＣの値、計数値ＣＮＴ及び計数値ＤＣＮＴも示されている。また、図１６の例では、閾値ＴＨは６４であり、定数値ａは１である。また、Ｔはクロック信号ＣＬＫの１周期の時間である。
図１６に示すように、クロック信号ＣＬＫの時間イベントが発生する毎に、信号Ｃ０及び信号Ｃ１に基づいて、信号Ｃ０’及び信号Ｃ２が生成される。さらに、信号Ｃ２及び重み係数信号ＷＣに基づいて計数値ＣＮＴが生成され、計数値ＣＮＴが保持された計数値ＤＣＮＴが積算されて時間デジタル値ＴＤが増加する。基準となるクロック信号ＣＬＫの時間イベントを０番目の立ち上がりエッジとしたとき、位相差ＰＤがＴ×１．５の場合は１０番目の立ち上がりエッジ以降、トリガー信号ＴＲＧの時間イベントが発生してからの状態遷移部１０Ｂの状態遷移回数を示す信号Ｃ０の値が閾値ＴＨである６４を超えている。そのため、クロック信号ＣＬＫの１０番目の立ち上がりエッジ以降、信号Ｃ０’は６４であり、クロック信号ＣＬＫの１１番目の立ち上がりエッジ以降、信号Ｃ２は０である。そして、クロック信号ＣＬＫの１２番目の立ち上がりエッジ以降、時間デジタル値ＴＤは３７７となる。
また、位相差ＰＤがＴ×１．７の場合は、クロック信号ＣＬＫの１０番目の立ち上がりエッジ以降、信号Ｃ０の値が閾値ＴＨである６４を超えているため信号Ｃ０’は６４であり、クロック信号ＣＬＫの１１番目の立ち上がりエッジ以降、信号Ｃ２は０である。そして、クロック信号ＣＬＫの１２番目の立ち上がりエッジ以降、時間デジタル値ＴＤは３９１となる。
また、位相差ＰＤがＴ×２．７の場合は、クロック信号ＣＬＫの１１番目の立ち上がりエッジ以降、信号Ｃ０の値が閾値ＴＨである６４を超えているため信号Ｃ０’は６４であり、クロック信号ＣＬＫの１２番目の立ち上がりエッジ以降、信号Ｃ２は０である。そして、クロック信号ＣＬＫの１３番目の立ち上がりエッジ以降、時間デジタル値ＴＤは４５５となる。
また、位相差ＰＤがＴ×３．７の場合は、クロック信号ＣＬＫの１２番目の立ち上がりエッジ以降、信号Ｃ０の値が閾値ＴＨである６４を超えているため信号Ｃ０’は６４であり、クロック信号ＣＬＫの１３番目の立ち上がりエッジ以降、信号Ｃ２は０である。そして、クロック信号ＣＬＫの１４番目の立ち上がりエッジ以降、時間デジタル値ＴＤは５１９となる。
図１６を図１２と比較すると、位相差ＰＤがＴ×１．５、Ｔ×１．７、Ｔ×２．７、Ｔ×３．７のいずれの場合も、時間デジタル値ＴＤは同じである。したがって、第２実施形態の時間デジタル変換器１００でも、図１３に示したように、時間デジタル値ＴＤの差分値ΔＴＤはそれぞれ＋１４、＋６４、＋６４であり、位相差ＰＤがクロック信号ＣＬＫの１周期の時間Ｔだけ増加すると、時間デジタル値ＴＤは閾値ＴＨである６４だけ増加する。
以上に説明した第２実施形態の時間デジタル変換器１００では、前述の通り、状態遷移 器１Ｂにおいて、状態遷移部１０Ｂの状態遷移の前後における状態情報のハミング距離が１であるので、遷移状態取得部２０Ｂは、状態遷移の前後の２つの状態のいずれかに対応する状態信号をラッチすることできるため、誤った状態情報を取得するおそれが低減される。したがって、第２実施形態の時間デジタル変換器１００によれば、時間デジタル値ＴＤを高精度に算出することができる。
また、第２実施形態の時間デジタル変換器１００では、トリガー信号ＴＲＧの時間イベントが発生する毎に、演算部３０において、計数部４０、計数値保持部５０及び積算部６０がリセットされずに不感期間なく動作することができるため、デルタシグマ変調による高いノイズシェーピング効果が発揮される。したがって、第２実施形態の時間デジタル変換器１００によれば、状態遷移部１０Ｂにおいて、遅延素子１８－０～１８－ｎの遅延時間のばらつき等に起因して発生するノイズ成分は、ノイズシェーピング効果により高周波数側にシフトするため、Ｓ／Ｎ比の高い時間デジタル値ＴＤを算出することができる。
また、第２実施形態の時間デジタル変換器１００では、前述の通り、状態遷移器１Ｂにおいて、状態遷移部１０Ｂの内部状態が任意の第１内部状態から第２内部状態に遷移してから、再度、第１内部状態に遷移するまでの時間は、遷移状態取得部２０Ｂが保持する状態情報を更新する時間の間隔よりも長いので、遷移状態取得部２０Ｂは、状態遷移部１０Ｂの状態遷移が一巡する前に遷移状態に対応する状態情報を取得することができる。したがって、第２実施形態の時間デジタル変換器１００によれば、演算部３０は、遷移状態取得部２０Ｂが状態情報を取得してから次の状態情報を取得するまでの間に状態遷移部１０Ｂの内部状態が一巡した回数を同定する必要がなくなり、演算部３０の処理を簡素化することができる。
また、第２実施形態の時間デジタル変換器１００では、前述の通り、状態遷移器１Ｂが、状態信号の一部を構成する信号ｑ［ｍ：０］を出力する同期遷移部１７を備えるので、多段遅延線１６から出力される信号Ｄ［ｎ：０］が同じ値でも信号ｑ［ｍ：０］の値が異なれば異なる内部状態として扱うことができる。したがって、第２実施形態の時間デジタル変換器１００によれば、多段遅延線１６を構成する遅延素子１８－０～１８－ｎの数を増やさずに状態遷移部１０Ｂの内部状態の数を増やすことができるので、状態遷移器１Ｂのサイズを低減することができる。
さらに、第２実施形態の時間デジタル変換器１００では、前述の通り、状態遷移器１Ａにおいて状態遷移部１０Ａの状態遷移回数が上限値に達すると状態遷移を停止させる第１実施形態の時間デジタル変換器１００とは異なり、状態遷移器１Ｂにおいて、トリガー信号保持部１９が状態遷移回数とは無関係に生成するイネーブル信号ＥＮによって状態遷移部１０Ｂが状態遷移を行う時間が規定されるので、状態遷移を停止させるための回路を簡略化することができる。
図１７は、第２実施形態の時間デジタル変換器１００の効果を評価するため試験構成を示す図である。当該試験構成は、２つの時間デジタル変換器１００を用いる。２つの時間デジタル変換器１００には、共通のクロック信号ＣＬＫが入力される。また、一方の時間デジタル変換器１００には、パルスジェネレーター３００から出力されるトリガー信号ＴＲＧ１が入力され、他方の時間デジタル変換器１００には、トリガー信号ＴＲＧ１が遅延素子３１０を通して遅延したトリガー信号ＴＲＧ２が入力される。そして、一方の時間デジタル変換器１００は、クロック信号ＣＬＫの時間イベントとトリガー信号ＴＲＧ１の時間イベントとの位相差に対応する時間デジタル値ＴＤａを出力し、他方の時間デジタル変換器１００は、クロック信号ＣＬＫの時間イベントとトリガー信号ＴＲＧ２の時間イベントとの位相差に対応する時間デジタル値ＴＤｂを出力する。
図１８は、時間デジタル値ＴＤａと時間デジタル値ＴＤｂとの関係を示す図である。クロック信号ＣＬＫの周波数を３１０ＭＨｚ、状態遷移部１０Ｂにおけるクロック信号ＣＫの周波数を２．５ＧＨｚ±０．５％、内部状態が一巡するのに要する遷移回数を６４、仮想化部８３の閾値ＴＨを１０２４とし、トリガー信号ＴＲＧ１，ＴＲＧ２をそれぞれ３２７６８回論理反転させ、クロック信号ＣＬＫの２５６周期の期間における時間デジタル値ＴＤａ，ＴＤｂを３２７６８回計測した。本実施形態では、状態遷移部１０Ｂの状態遷移回数は、実際には１５００回程度であるが、仮想的に１０２４回状態が遷移したら停止するものとして時間デジタル値ＴＤａ，ＴＤｂが算出される。図１８に示すように、時間デジタル値ＴＤｂと時間デジタル値ＴＤａは傾き１の直線状に分布しており、時間デジタル値ＴＤｂと時間デジタル値ＴＤａとの差分は遅延素子３１０の遅延時間に応じた値となっている。このように、第２実施形態の時間デジタル変換器１００によれば、状態遷移部１０Ｂの状態遷移回数の差分を時間によって重み付けして積算することにより時間デジタル値ＴＤを生成する重み付きΔΣカウント値積算型の時間デジタル変換器であり、デルタシグマ変調による高いノイズシェーピング効果が発揮され、Ｓ／Ｎ比の高い時間デジタル値ＴＤが得られる。
なお、図１７に示した試験構成を用いて第１実施形態の時間デジタル変換器１００の効果を評価した場合も、理論上、時間デジタル値ＴＤａと時間デジタル値ＴＤｂとの関係は図１８に示すようになる。
２－３．第３実施形態
図１９は、第３実施形態の時間デジタル変換器１００の構成例を示すブロック図である。図１９に示すように、第３実施形態の時間デジタル変換器１００は、状態遷移器１Ａ又は状態遷移器１Ｂと、演算部３０とを備える。状態遷移器１Ａは、図１に示した状態遷移部１０Ｂ及び遷移状態取得部２０Ｂを含む。また、状態遷移器１Ｂは、図６に示した状態遷移部１０Ｂ及び遷移状態取得部２０Ｂを含む。
時間デジタル変換器１００には、ｎ個のトリガー信号ＴＲＧ１～ＴＲＧｎとクロック信号ＣＬＫとが入力される。ｎは２以上の整数である。なお、トリガー信号ＴＲＧ１～ＴＲＧｎの各時間イベントが、この順に所定の時間以上の間隔で到来する。
状態遷移部１０Ａ又は状態遷移部１０Ｂは、トリガー信号ＴＲＧ１～ＴＲＧｎの各々に基づいて状態遷移を開始し、信号ｑ［ｍ：０］と信号Ｄ［ｎ：０］とで構成される状態信号を出力する。
遷移状態取得部２０Ａ又は遷移状態取得部２０Ｂは、クロック信号ＣＬＫの時間イベントに同期して、信号ｑ［ｍ：０］と信号Ｄ［ｎ：０］とで構成される状態信号の各々を順番にラッチして保持し、信号Ｑ［ｍ：０］と信号Ｓ［ｎ：０］とで構成される状態信号を出力する。信号Ｑ［ｍ：０］と信号Ｓ［ｎ：０］とで構成される状態信号の各々は演算部３０に入力される。
演算部３０は、信号Ｑ［ｍ：０］と信号Ｓ［ｎ：０］とで構成される状態信号の各々に基づいて状態遷移回数を演算し、時間経過に基づいて状態遷移回数に重み付けし、重み付けされた状態遷移回数を積算することでｎ個の時間デジタル値ＴＤ１～ＴＤｎを算出する。そして、演算部３０は、それぞれ、時間デジタル値ＴＤ１～ＴＤｎのうちのいずれか２つの差分であるｍ個の時間デジタル値ＴＤＹ１～ＴＤＹｍを算出する。ｍは１以上の整数である。
図２０は、演算部３０の構成例を示す図である。図９に示すように、演算部３０は、計数部４０、計数値保持部５０、積算部６０及び時間デジタル値生成部８０を有する。
計数部４０は、トリガー信号ＴＲＧｉの時間イベントが到来することで、トリガー信号ＴＲＧｉに対応する計数値ＣＮＴを出力する。ｉは１以上ｎ以下の任意の整数である。計数部４０が、トリガー信号ＴＲＧｉに対応する計数値ＣＮＴを出力した後、計数部４０に保持される計数値ＣＮＴは０に初期化される。その後、計数部４０は、トリガー信号ＴＲＧｉ＋１の時間イベントの到来に伴い、トリガー信号ＴＲＧｉ＋１に対応する計数値ＣＮＴを出力する。
計数値保持部５０は、クロック信号ＣＬＫに同期して、計数部４０から順番に出力されるｎ個の計数値ＣＮＴを逐次取り込んで計数値ＤＣＮＴとして保持する。
積算部６０は、クロック信号ＣＬＫに同期して、計数値保持部５０で順番に保持されたｎ個の計数値ＤＣＮＴの各々を逐次積算することで、クロック信号ＣＬＫの時間イベントとトリガー信号ＴＲＧ１～ＴＲＧｎの各々の時間イベントとの位相差に対応するｎ個の時間デジタル値ＴＤを順番に生成する。なお、計数値保持部５０及び積算部６０は、例えば不図示のリセット信号等が入力されることにより初期化される。
時間デジタル値生成部８０は、クロック信号ＣＬＫに同期して、トリガー信号ＴＲＧ１～ＴＲＧｎに対応するｎ個の時間デジタル値ＴＤに基づいて、トリガー信号ＴＲＧ１～ＴＲＧｎの少なくとも２つの時間イベントの時間間隔に対応する時間デジタル値ＴＤＹ１～ＴＤＹｍを生成する。は１以上の整数である。換言すれば、時間デジタル変換器１００は、トリガー信号ＴＲＧ１～ＴＲＧｎのいずれかの時間イベントに対応する時間デジタル値ＴＤと、トリガー信号ＴＲＧ１～ＴＲＧｎの異なるいずれかの時間イベントに対応する時間デジタル値ＴＤとの差分から、２つの時間イベントの時間間隔に対応する時間デジタル値ＴＤＹを生成する。
例えば、ｍ＝ｎ－１であり、時間デジタル値ＴＤＹｉは、トリガー信号ＴＲＧｉ＋１に対応する時間デジタル値ＴＤと、トリガー信号ＴＲＧｉに対する時間デジタル値ＴＤとの差分であってもよい。
また、時間デジタル値生成部８０は、時間デジタル値ＴＤＹ１～ＴＤＹｍに対して所定のスケーリングを行って出力してもよいし、所定の変換式あるいはテーブル情報に従って時間デジタル値ＴＤＹ１～ＴＤＹｍを変換して出力してもよい。
なお、トリガー信号ＴＲＧ１～ＴＲＧｎのうちのいずれかのトリガー信号ＴＲＧｊは「第１のトリガー信号」の一例であり、トリガー信号ＴＲＧ１～ＴＲＧｎのうちの他のいずれかのトリガー信号ＴＲＧｋは「第２のトリガー信号」の一例である。また、トリガー信号ＴＲＧｊに応じて状態遷移部１０Ａ又は状態遷移部１０Ｂから出力される状態信号は「第１の状態情報」の一例であり、トリガー信号ＴＲＧｋに応じて状態遷移部１０Ａ又は状態遷移部１０Ｂから出力される状態信号は「第２の状態情報」の一例である。また、トリガー信号ＴＲＧｊに応じて積算部６０から出力される時間デジタル値ＴＤは「第１の時間デジタル値」の一例であり、トリガー信号ＴＲＧｋに応じて積算部６０から出力される時間デジタル値ＴＤは「第２の時間デジタル値」の一例である。
本実施形態では、クロック信号ＣＬＫの時間イベントは、トリガー信号ＴＲＧ１～ＴＲＧｎの時間イベントとは独立して設定されている。すなわち、クロック信号ＣＬＫの時間イベントとトリガー信号ＴＲＧ１～ＴＲＧｎの時間イベントとは、非同期である。そして、時間デジタル値ＴＤＹ１～ＴＤＹｍは、それぞれ、トリガー信号ＴＲＧ１～ＴＲＧｎのうちのいずれか２つの時間イベントの位相差に対応する。例えば、時間デジタル値ＴＤＹ１～ＴＤＹｍは、トリガー信号ＴＲＧ１～ＴＲＧｎのうちのいずれか２つの時間イベントの時間間隔に対するタイムスタンプとして用いられる。
以上に説明した第３実施形態の時間デジタル変換器１００によれば、第１実施形態の時間デジタル変換器１００又は第２実施形態の時間デジタル変換器１００と同様の効果を奏する。また、第３実施形態の時間デジタル変換器１００によれば、トリガー信号ＴＲＧ１～ＴＲＧｎに対して、計数部４０、計数値保持部５０及び積算部６０を共用して、時間デジタル値ＴＤＹ１～ＴＤＹｍを生成するので、小型化が可能である。
３．Ａ／Ｄ変換回路
３－１．第１実施形態
図２１は、第１実施形態のＡ／Ｄ変換回路２００の構成を示す図である。図２１に示すように、第１実施形態のＡ／Ｄ変換回路２００は、基準波形信号生成回路１０２、比較器１０３及び時間デジタル変換器１００を含む。そして、Ａ／Ｄ変換回路２００は、入力されたアナログ信号ＡＩＮをデジタル信号ＤＯＵＴに変換して出力する。
基準波形信号生成回路１０２は、クロック信号ＣＬＫに基づいて、基準波形信号ＲＥＦを生成する。基準波形信号ＲＥＦは、クロック信号ＣＬＫと同じ周期で電圧が変化する信号であり、例えば、三角波信号、ランプ波信号、正弦波信号、余弦波信号等であってもよい。また、基準波形信号生成回路１０２は、クロック信号ＣＬＫを分周した信号に基づいて、基準波形信号ＲＥＦを生成してもよい。この場合、基準波形信号ＲＥＦは、クロック信号ＣＬＫを分周した周期で電圧が変化する信号であってもよい。基準波形信号ＲＥＦを、クロック信号ＣＬＫを分周した信号に基づいて生成し生成タイミングのゆらぎを抑制することで、時間デジタル変換器１００における計時精度が向上し、その結果、Ａ／Ｄ変換の精度及び分解能が高まる。
比較器１０３は、アナログ信号ＡＩＮの電圧と基準波形信号生成回路１０２が生成した基準波形信号ＲＥＦの電圧とを比較してトリガー信号ＴＲＧを出力する。
前述の通り、時間デジタル変換器１００は、クロック信号ＣＬＫの時間イベントとトリガー信号ＴＲＧの時間イベントとの位相差、すなわち、クロック信号ＣＬＫの時間イベントとトリガー信号ＴＲＧの時間イベントとの時間間隔に対応する時間デジタル値ＴＤを算出する。
そして、Ａ／Ｄ変換回路２００は、時間デジタル値ＴＤに基づくデジタル信号ＤＯＵＴを出力する。例えば、Ａ／Ｄ変換回路２００は、時間デジタル値ＴＤを有するデジタル信号ＤＯＵＴとして出力してもよいし、時間デジタル値ＴＤを、アナログ信号ＡＩＮの電圧に対して線形に変化する値を有するデジタル信号ＤＯＵＴに変換して出力してもよい。
図２２は、第１実施形態のＡ／Ｄ変換回路２００における各種信号の波形の一例を示す図である。図２２の例では、基準波形信号ＲＥＦは、クロック信号ＣＬＫの立ち上がりエッジで最低電圧となり、クロック信号ＣＬＫの立ち下がりエッジで最高電圧となる三角波信号である。また、トリガー信号ＴＲＧは、アナログ信号ＡＩＮの電圧が基準波形信号ＲＥＦの電圧よりも高ければハイレベルとなり、アナログ信号ＡＩＮの電圧が基準波形信号ＲＥＦの電圧よりも低ければローレベルとなっている。
図２２の例では、アナログ信号ＡＩＮの電圧の値がＶａ，Ｖｂ，Ｖｃであるときのクロック信号ＣＬＫの立ち上がりエッジとトリガー信号ＴＲＧの立ち上がりエッジとの時間間隔がそれぞれｔａ，ｔｂ，ｔｃになっている。そして、Ｖａ＜Ｖｂ＜Ｖｃに対してｔａ＜ｔｂ＜ｔｃであり、クロック信号ＣＬＫの立ち上がりエッジとトリガー信号ＴＲＧの立ち上がりエッジとの時間間隔はアナログ信号ＡＩＮの電圧に対して線形に変化している。したがって、Ａ／Ｄ変換回路２００は、ｔａ，ｔｂ，ｔｃに対応する時間デジタル値ＴＤを有するデジタル信号ＤＯＵＴとして出力することができる。
第１実施形態のＡ／Ｄ変換回路２００によれば、時間デジタル変換器１００を用いることにより、高精度、高分解能、高速処理、低消費電力化、小型化等を実現することができる。
３－２．第２実施形態
図２３は、第２実施形態のＡ／Ｄ変換回路２００の構成を示す図である。図２３に示すように、第２実施形態のＡ／Ｄ変換回路２００は、サンプルホールド回路１０１、基準波形信号生成回路１０２、比較器１０３及び時間デジタル変換器１００を含み、入力されたアナログ信号ＡＩＮをデジタル信号ＤＯＵＴに変換して出力する。
サンプルホールド回路１０１は、クロック信号ＣＬＫに同期して、アナログ信号ＡＩＮの電圧をサンプリングして保持する。
基準波形信号生成回路１０２は、クロック信号ＣＬＫに基づいて、基準波形信号ＲＥＦを生成する。基準波形信号ＲＥＦは、クロック信号ＣＬＫと同じ周期で電圧が変化する信号であり、例えば、三角波信号、ランプ波信号、正弦波信号、余弦波信号等であってもよい。また、基準波形信号生成回路１０２は、クロック信号ＣＬＫを分周した信号に基づいて、基準波形信号ＲＥＦを生成してもよい。この場合、基準波形信号ＲＥＦは、クロック信号ＣＬＫを分周した周期で電圧が変化する信号であってもよい。基準波形信号ＲＥＦを、クロック信号ＣＬＫを分周した信号に基づいて生成し生成タイミングのゆらぎを抑制することで、時間デジタル変換器１００における計時精度が向上し、その結果、Ａ／Ｄ変換の精度及び分解能が高まる。
比較器１０３は、サンプルホールド回路１０１が保持する電圧ＶＨと基準波形信号生成回路１０２が生成した基準波形信号ＲＥＦの電圧とを比較してトリガー信号ＴＲＧを出力する。
前述の通り、時間デジタル変換器１００は、クロック信号ＣＬＫの時間イベントとトリガー信号ＴＲＧの時間イベントとの位相差、すなわち、クロック信号ＣＬＫの時間イベントとトリガー信号ＴＲＧの時間イベントとの時間間隔に対応する時間デジタル値ＴＤを算出する。
そして、Ａ／Ｄ変換回路２００は、時間デジタル値ＴＤに基づくデジタル信号ＤＯＵＴを出力する。例えば、Ａ／Ｄ変換回路２００は、時間デジタル値ＴＤを有するデジタル信号ＤＯＵＴとして出力してもよいし、時間デジタル値ＴＤを、アナログ信号ＡＩＮの電圧に対して線形に変化する値を有するデジタル信号ＤＯＵＴに変換して出力してもよい。
図２４は、第２実施形態のＡ／Ｄ変換回路２００における各種信号の波形の一例を示す図である。図２４の例では、クロック信号ＣＬＫの立ち上がりエッジ毎に、アナログ信号ＡＩＮの電圧がサンプリングされて保持されている。また、基準波形信号ＲＥＦは、クロック信号ＣＬＫの立ち上がりエッジで最低電圧となり、クロック信号ＣＬＫの立ち下がりエッジで最高電圧となる三角波信号である。また、トリガー信号ＴＲＧは、電圧ＶＨが基準波形信号ＲＥＦの電圧よりも高ければハイレベルとなり、電圧ＶＨが基準波形信号ＲＥＦの電圧よりも低ければローレベルとなっている。
図２４の例では、アナログ信号ＡＩＮの電圧が保持された電圧ＶＨの値がＶａ，Ｖｂ，Ｖｃであるとき、クロック信号ＣＬＫの立ち上がりエッジとトリガー信号ＴＲＧの立ち上がりエッジとの時間間隔がそれぞれｔａ，ｔｂ，ｔｃになっている。そして、Ｖａ＜Ｖｂ＜Ｖｃに対してｔａ＜ｔｂ＜ｔｃであり、クロック信号ＣＬＫの立ち上がりエッジとトリガー信号ＴＲＧの立ち上がりエッジとの時間間隔はアナログ信号ＡＩＮの電圧に対して線形に変化している。したがって、Ａ／Ｄ変換回路２００は、ｔａ，ｔｂ，ｔｃに対応する時間デジタル値ＴＤを有するデジタル信号ＤＯＵＴとして出力することができる。
第２実施形態のＡ／Ｄ変換回路２００によれば、時間デジタル変換器１００を用いることにより、高精度、高分解能、高速処理、低消費電力化、小型化等を実現することができる。また、第２実施形態のＡ／Ｄ変換回路２００によれば、サンプルホールド回路１０１によりサンプルタイミングを一定に保てるので、Ａ／Ｄ変換タイミングのゆらぎを軽減できる。
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
１Ａ，１Ｂ…状態遷移器、１０Ａ，１０Ｂ…状態遷移部、１１…排他的論理和回路、１２…反転論理積回路、１３…積算器、１４…モジュロ演算器、１５…量子化器、１６…多段遅延線、１７…同期遷移部、１８－０～１８－ｎ…遅延素子、１９…トリガー信号保持部、２０Ａ，２０Ｂ…遷移状態取得部、２１－０～２１－ｎ…Ｄフリップフロップ、２２…レジスター、３０…演算部、４０…計数部、４１…論理反転回路、４２…マルチプレクサー、４３…カウント回路、４４…コード変換器、４５…乗算器、４６…加算器、４７…レジスター、４８…減算器、５０…計数値保持部、５１…レジスター、６０…積算部、６１…加算器、６２…レジスター、７０…変換部、８０…時間デジタル値生成部、８１…積算器、８２…乗算器、８３…仮想化部、１００…時間デジタル変換器、１０１…サンプルホールド回路、１０２…基準波形信号生成回路、１０３…比較器、２００…Ａ／Ｄ変換回路、３００…パルスジェネレーター、３１０…遅延素子

Claims (6)

  1. トリガー信号に基づいて内部状態が遷移する状態遷移を開始し、前記内部状態を示す状態情報を出力する状態遷移部と、
    ラッチ信号に基づいて、前記状態情報をラッチして保持する遷移状態取得部 と、を備
    え、
    前記状態遷移部は、
    複数の遅延素子が接続された多段遅延線であって、前記複数の遅延素子のうち先頭の遅 延素子の入力端から入力信号を入力し、前記複数の遅延素子の各出力端から信号を出力す る多段遅延線と、
    第１の信号が所定の論理レベルである期間、第２の信号の論理レベルの変化に応じて、 論理レベルが変化する第３の信号を生成する論理回路と、
    前記第３の信号に同期して状態が遷移する同期遷移部と、を有し、
    前記入力信号は、前記同期遷移部の状態が遷移する毎に論理レベルが変化する信号であ り、
    前記第１の信号は、前記トリガー信号の論理レベルの変化に応じて、所定時間、前記所 定の論理レベルを維持する信号であり、
    前記第２の信号は、前記複数の遅延素子から出力される信号のうちのいずれか１つであり、
    前記状態情報は、前記同期遷移部の状態と前記多段遅延線から出力される信号とで構成され、
    前記状態遷移の前後における前記状態情報のハミング距離は１であり、
    前記内部状態が第１内部状態から第２内部状態に遷移してから、再度、前記第１内部状態に遷移するまでの時間は、前記遷移状態取得部が保持する前記状態情報を更新する時間
    の間隔よりも長い、状態遷移器。
  2. 請求項１に記載の状態遷移器と、
    前記状態情報に基づいて前記状態遷移部の状態遷移回数を演算し、時間経過に基づいて前記状態遷移回数に重み付けし、重み付けされた前記状態遷移回数を積算することで時間デジタル値を算出する演算部と、を備える、時間デジタル変換器。
  3. 前記演算部は、
    前記状態遷移部に前記トリガー信号が入力されてから前記遷移状態取得部が前記状態情報をラッチするまでの間に、前記状態遷移部の前記内部状態が遷移した回数が閾値を超えた場合、当該回数が閾値であるものとして前記時間デジタル値を算出する、請求項２に記載の時間デジタル変換器。
  4. 前記トリガー信号を第１のトリガー信号とし、
    前記状態情報を第１の状態情報とし、
    前記時間デジタル値を第１の時間デジタル値とし、
    前記状態遷移部は、第２のトリガー信号に基づいて前記状態遷移を開始し、前記内部状態を示す第２の状態情報を出力し、
    前記遷移状態取得部は、前記第２の状態情報をラッチして保持し、
    前記演算部は、
    前記第２の状態情報に基づいて前記状態遷移部の状態遷移回数を演算し、時間経過に基づいて前記状態遷移回数に重み付けし、重み付けされた前記状態遷移回数を積算することで第２の時間デジタル値を算出し、
    前記第１の時間デジタル値と前記第２の時間デジタル値との差分を算出する、請求項２又は３に記載の時間デジタル変換器。
  5. 入力されたアナログ信号をデジタル信号に変換して出力するＡ／Ｄ変換回路であって、
    請求項２乃至４のいずれか１項に記載の時間デジタル変換器と、
    前記ラッチ信号に基づいて基準波形信号を生成する基準波形信号生成回路と、
    前記アナログ信号の電圧と前記基準波形信号の電圧とを比較して前記トリガー信号を出力する比較器と、
    を備え、
    前記時間デジタル変換器が算出する前記時間デジタル値に基づく前記デジタル信号を出力する、Ａ／Ｄ変換回路。
  6. 入力されたアナログ信号をデジタル信号に変換して出力するＡ／Ｄ変換回路であって、
    請求項２乃至４のいずれか１項に記載の時間デジタル変換器と、
    前記アナログ信号の電圧をサンプリングして保持するサンプルホールド回路と、
    前記ラッチ信号に基づいて基準波形信号を生成する基準波形信号生成回路と、
    前記サンプルホールド回路が保持する電圧と前記基準波形信号の電圧とを比較して前記トリガー信号を出力する比較器と、
    を備え、
    前記時間デジタル変換器が算出する前記時間デジタル値に基づく前記デジタル信号を出力する、Ａ／Ｄ変換回路。
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