JP2019068366A - Ａ／ｄ変換回路 - Google Patents

Abstract

【課題】回路規模を抑制して消費電力を低減したＡ／Ｄ変換回路を提供する。【解決手段】アナログ情報を数値データに変換するＡ／Ｄ変換回路５０，５０Ａであって、入力されたパルス信号をアナログ情報に応じた時間遅延させる複数の遅延ユニット１１，１２が、リング状に直列に接続されて構成されたパルス遅延回路１０と、サンプリング周期Ｔｓごとに、サンプリング周期Ｔｓの期間にパルス信号が通過した遅延ユニット１１，１２の個数に対応した数値データを出力するように構成された出力部２０，３０，４０と、を備える。サンプリング周期Ｔｓは、サンプリング周期Ｔｓと周回周期Ｔｒｄｌの関係が、Ｔｒｄｌ×ｎ＜Ｔｓ≦Ｔｒｄｌ×（ｎ＋１）の関係式（ｎは０以上の整数）を満たすように設定されている。【選択図】図３

Description

本開示は、アナログ情報を数値データに変換する技術に関する。

特許文献１には、パルス遅延回路とカウンタ回路とを備えるＡ／Ｄ変換回路が記載されている。上記パルス遅延回路は、複数の遅延ユニットがリング状に接続された回路である。複数の遅延ユニットは、それぞれ、入力されたパルス信号をアナログ入力信号に応じた時間遅延して出力する。上記パルス遅延回路は、電源電圧としてアナログ入力信号の供給を受けるとともに、パルス信号の供給を受けることにより、パルス信号を周回させる。上記カウンタ回路は、上記パルス遅延回路におけるパルス信号の周回数をカウントする。

特許文献１に記載のＡ／Ｄ変換回路は、サンプリングタイミングで、パルス信号の周回数及びパルス遅延回路内におけるパルス信号の位置を取得する。そして、特許文献１に記載のＡ／Ｄ変換回路は、取得した周回数及びパルス信号の位置に基づいて、サンプリングク周期の期間にパルス信号が通過した遅延ユニットの通過個数を算出し、アナログ入力信号を算出した通過個数に応じた数値データに変換する。

特開２００４−７３８５号公報

特許文献１に記載のＡ／Ｄ変換回路は、上記通過個数を算出するためにカウンタ回路を用いる必要があるため、回路規模が大きくなり、消費電力が増大するという問題がある。
本開示は、このような問題に鑑みてなされたものであり、回路規模を抑制して消費電力を低減したＡ／Ｄ変換回路を提供することを目的とする。

本開示は、アナログ情報を数値データに変換するＡ／Ｄ変換回路（５０，５０Ａ）であって、パルス遅延回路（１０）と、出力部（２０，３０，４０）とを備える。パルス遅延回路は、入力されたパルス信号をアナログ情報に応じた時間遅延させる複数の遅延ユニット（１１，１２）が、リング状に直列に接続されて構成されている。出力部は、サンプリング周期ごとに、サンプリング周期の期間にパルス信号が通過した遅延ユニットの個数に対応した数値データを出力するように構成されている。サンプリング周期をＴｓ、パルス信号がパルス遅延回路を周回する周回周期をＴｒｄｌ、ｎを０以上の整数として、サンプリング周期は、サンプリング周期と周回周期の関係が、Ｔｒｄｌ×ｎ＜Ｔｓ≦Ｔｒｄｌ×（ｎ＋１）の関係式を満たすように設定されている。

本開示によれば、サンプリング周期は、サンプリング周期と周回周期の関係が上述の関係式を満たすように設定されている。そのため、サンプリング周期の期間にパルス信号がパルス遅延回路を周回する周回数はｎと決まり、周回数をカウントする必要がない。すなわち、Ａ／Ｄ変換回路から周回数をカウントするカウント回路を省くことができる。よって、Ａ／Ｄ変換回路の回路規模を抑制して、消費電力を低減することができる。

なお、この欄及び特許請求の範囲に記載した括弧内の符号は、一つの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、本開示の技術的範囲を限定するものではない。

第１実施形態のＡ／Ｄ変換回路の構成を示すブロック図である。 リングディレイラインの一例を示す回路図である。 リングディレイラインにおけるパルス信号の位置データ及びサンプリングクロックのタイムチャートの一例である。 リングディレイラインにおけるパルス信号の位置データ及びサンプリングクロックのタイムチャートの別の一例である。 従来のＡ／Ｄ変換回路の構成を示すブロック図である。 第２実施形態のＡ／Ｄ変換回路の構成を示すブロック図である。

以下、図面を参照しながら、本開示を実施するための形態を説明する。
（第１実施形態）
＜１．全体構成＞
まず、本実施形態のＡ／Ｄ変換回路５０の全体構成について、図１を参照しつつ説明する。Ａ／Ｄ変換回路５０は、アナログ入力信号Ｖｉｎを数値データに変換して出力する回路である。本実施形態では、アナログ入力信号Ｖｉｎは、電位を想定している。Ａ／Ｄ変換回路５０は、リングディレイライン１０と、符号化回路２０と、周回数算出部３０と、第２加算器４０と、を備える。

リングディレイライン１０は、複数の遅延ユニットがリング状に直列に接続されて構成されている。本実施形態では、複数の遅延ユニットの個数は、ｍを自然数として、（２のｍ乗−１）個である。具体的には、本実施形態では、複数の遅延ユニットの個数は、２の７乗−１＝１２７個である。

図２示すように、リングディレイライン１０は、複数の遅延ユニットとして、１個のＮＡＮＤ回路１１と１２６個のインバータ回路１２とを備える。リングディレイライン１０は、１個のＮＡＮＤ回路１１と１２６個のインバータ回路１２がリング状に連結されて構成されており、時間Ａ／Ｄ変換回路として機能する。

インバータ回路１２及びＮＡＮＤ回路１１は、例えば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有するＣＭＯＳゲート回路である。各遅延ユニット１１，１２のＰＭＯＳトランジスタのバックゲートバイアスには、バイアス電源Ｖｂｂが印加される。また、各遅延ユニット１１，１２の正の電源端子には、駆動電源としてアナログ入力信号Ｖｉｎが印加され、負の電源端子にはグランドが接続される。さらに、ＮＡＮＤ回路１１の入力端には、伝送用のパルス信号ＰＡが入力される。ＮＡＮＤ回路１１に入力されるパルス信号ＰＡがローレベルからハイレベルに変化すると、リングディレイライン１０は動作を開始し、パルス信号ＰＡがリングディレイライン１０を周回する。このとき、遅延ユニット１１，１２の個数が奇数であるため、パルス信号ＰＡは停止することなく周回を続ける。

そして、各遅延ユニット１１，１２は、パルス信号ＰＡを、正負の端子間電圧に応じた時間、すなわちアナログ入力信号Ｖｉｎに応じた時間、遅延させつつ伝送する。つまり、リングディレイライン１０は、所定期間にパルス信号ＰＡが通過する遅延ユニット１１，１２の通過個数が、アナログ入力信号Ｖｉｎである電位の大きさに応じた個数となるように構成されている。よって、所定期間における遅延ユニット１１，１２の通過個数を数値化することによって、アナログ入力信号Ｖｉｎを数値データに変換することができる。なお、本実施形態では、リングディレイライン１０がパルス遅延回路に相当する。

符号化回路２０は、ラッチ＆エンコーダ２１と、ラッチ回路２２と、第１加算器２３と、を備える。ラッチ＆エンコーダ２１は、サンプリングクロックＣＫｓの立ち上がり又は立下りのタイミングであるサンプリングタイミングで、１２７個の遅延ユニット１１，１２の出力Ｐ１〜Ｐ１２７を取り込む。そして、符号化回路２０は、リングディレイライン１０内における、パルス信号ＰＡの位置に対応した７ビットの位置データＤＴｐを生成する。つまり、ラッチ＆エンコーダ２１は、サンプリング周期Ｔｓごとに、リングディレイライン１０内でのパルス信号ＰＡの位置を繰り返し数値化する。そして、ラッチ＆エンコーダ２１は、生成した位置データＤＴｐを、ラッチ回路２２及び第１加算器２３のそれぞれへ出力する。

ラッチ回路２２は、ラッチ＆エンコーダ２１から出力された最新の位置データＤＴｐを保持するとともに、最新の位置データＤＴｐの直前に保持していた位置データＤＴｐを比較値として第１加算器２３へ出力する。

第１加算器２３は、最新の位置データＤＴｐから比較値を減算して、７ビットの偏差データＤＴ１を生成する。すなわち、第１加算器２３は、前回のサンプリングタイミングで数値化したパルス信号ＰＡの位置と、今回のサンプリングタイミングで数値化したパルス信号ＰＡの位置との偏差を算出する。そして、第１加算器２３は、生成した偏差データＤＴ１を第２加算器４０へ出力する。

周回数算出部３０は、加算値Ｄｃｏを算出し、算出した加算値Ｄｃｏを第２加算器４０へ出力する。加算値Ｄｃｏは、サンプリング周期Ｔｓにおけるパルス信号ＰＡの周回数×遅延ユニットの個数である。加算値Ｄｃｏの算出については、後で詳しく述べる。

第２加算器４０は、偏差データＤＴ１に加算値Ｄｃｏを加算して、数値データＤＴ２を生成する。数値データＤＴ２は、サンプリング周期Ｔｓの期間において、パルス信号ＰＡが通過した遅延ユニット１１，１２の通過個数を表すデジタルデータである。

ここで、第１加算器２３は２進数における補数を用いて減算を行うが、遅延ユニットの個数が２のｍ乗よりも「１」だけ少ないので、第１加算器２３が減算を行った場合に、コード増加が生じる場合がある。コード増加は、正しい値よりも値が大きくなる現象である。そのため、コード増加が生じる場合には、数値データＤＴ２を補正する必要がある。しかしながら、コード増加が生じた場合であっても、正しい値に対する増加分は「１」だけである。そのため、遅延ユニットの個数を（２のｍ乗−１）とした場合は、遅延ユニットの個数を（２のｍ乗−３）や（２のｍ乗−５）などにした場合と比べて、補正が容易である。

なお、本実施形態では、符号化回路２０、周回数算出部３０及び第２加算器４０が出力部に相当する。また、本実施形態では、符号化回路２０が偏差算出部に相当し、第２加算器４０が生成部に相当する。

＜２．パルス信号の周回数の算出＞
次に、パルス信号ＰＡの周回数の算出方法について説明する。図５に従来のＡ／Ｄ変換回路５００を示す。Ａ／Ｄ変換回路５００は、周回数カウンタ回路１６０を備えている。周回数カウンタ回路１６０は、パルス信号ＰＡがリングディレイライン２００を周回する回数をカウントする。Ａ／Ｄ変換回路５００は、エンコーダ２６０によって算出したリングディレイライン２００内でのパルス信号ＰＡの位置データを下位ビットデータとし、周回数カウンタ回路１６０によってカウントした周回数を上位ビットデータとするデータＩＳを生成する。そして、Ａ／Ｄ変換回路５００は、今回のサンプリングタイミングにおけるデータＩＳと、前回のサンプリングタイミングにおけるデータＩＳとの偏差を算出し、この偏差を数値データとして出力する。

従来のＡ／Ｄ変換回路５００は、周回数カウンタ回路１６０を備えているため、回路規模が大きくなり消費電力が増大する。また、Ａ／Ｄ変換回路５００は、周回数カウンタ回路１６０の出力タイミングと、サンプリングタイミングとが非同期のため、値が不安定な状態でラッチされたカウント値を用いないように、ラッチ回路２８０，３２０、遅延線３００及びセレクタ３４０を備えている。

ラッチ回路２８０は、サンプリングタイミングで周回数カウンタ回路１６０の出力をラッチする。ラッチ回路３２０は、サンプリングタイミングを遅延線３００によってサンプリング周期Ｔｓの半周期分だけ遅延させたタイミングで、周回数カウンタ回路１６０の出力をラッチする。セレクタ３４０は、エンコーダ２６０の出力の最上位ビットの値が「１」の場合、すなわち、パルス信号ＰＡが遅延ユニットの後半の段に位置している場合は、周回数サンプリングタイミングにおいて、周回数カウンタ回路１６０の出力は安定しているので、ラッチ回路２８０の出力を選択する。また、セレクタ３４０は、エンコーダ２６０の出力の最上位ビットの値が「０」の場合、すなわち、パルス信号ＰＡが遅延ユニットの前半の段に位置している場合は、ラッチ回路３２０の出力を選択する。このように、Ａ／Ｄ変換回路５００は、メタスタビリティ対策のための回路を備えているため、回路構成が複雑になっている。

そこで、本実施形態のＡ／Ｄ変換回路５０は、周回数カウンタ回路を省いた。そして、サンプリング周期Ｔｓを、Ｔｒｄｌ×ｎ＜Ｔｓ≦Ｔｒｄｌ×（ｎ＋１）…（１）を満たすように設定した。ｎは０以上の整数であり、Ｔｒｄｌは、パルス信号ＰＡがリングディレイライン１０を周回する周回周期である。つまり、周回周期Ｔｒｄｌは、パルス信号ＰＡがリングディレイライン１０を１周するために要する時間である。

周回周期Ｔｒｄｌは、アナログ入力信号Ｖｉｎに応じて変化する。具体的には、周回周期Ｔｒｄｌは、アナログ入力信号Ｖｉｎが大きいほど短くなる。本実施形態では、アナログ入力信号Ｖｉｎは、予め決められた所定の範囲内の値を取る。サンプリング周期Ｔｓは、ｎを所定値に設定した場合に、アナログ入力信号Ｖｉｎが所定の範囲内のどのような値となった場合でも、式（１）を満たすように設定されている。すなわち、サンプリング周期Ｔｓは、アナログ入力信号Ｖｉｎが所定の範囲の最大値を取った場合でも、Ｔｓ≦Ｔｒｄｌ×（ｎ＋１）を満たし、且つ、アナログ入力信号Ｖｉｎが所定の範囲の最小値を取った場合でも、Ｔｒｄｌ×ｎ＜Ｔｓを満たすように設定されている。また、ｎの値が大きいほど、数値データＤＴ２の分解能が高くなる。よって、ｎの値は、必要とする数値データＤＴ２の分解能に応じて設定される。

図３に、ｎ＝０とした場合における、位置データＤＴｐ及びサンプリングクロックのタイムチャートと、サンプリング周期Ｔｓと周回周期Ｔｒｄｌの関係を示す。また、図３及び次の図４では、アナログ入力信号Ｖｉｎが所定の範囲の最大値を取った場合の位置データＤＴｐを破線で示し、アナログ入力信号Ｖｉｎが所定の範囲の最小値を取った場合の位置データＤＴｐを鎖線で示す。ｎ＝０の場合、サンプリング周期Ｔｓは、アナログ入力信号Ｖｉｎが所定の範囲で変化した場合に、０＜Ｔｓ≦Ｔｒｄｌの関係を満たすように設定される。位置データＤＴｐは、時間の経過とともに１２７段目の遅延ユニット１２まで単調増加し、１２７段目の遅延ユニット１２まで到達すると０に戻る。周回周期Ｔｒｄｌは、位置データＤＴｐが０から１２７まで増加するために要する時間である。そして、図３に矢印で示すタイミングで、サンプリングが行われる。ｎ＝０の場合、サンプリング周期Ｔｓの期間において、パルス信号ＰＡが通過する遅延ユニット１１，１２の通過個数は１２７以下となる。この場合、偏差データＤＴ１＝数値データＤＴ２となる。

図４に、ｎ＝１とした場合における、位置データＤＴｐ及びサンプリングクロックのタイムチャートと、サンプリング周期Ｔｓと周回周期Ｔｒｄｌの関係を示す。ｎ＝１の場合、サンプリング周期Ｔｓは、アナログ入力信号Ｖｉｎが所定の範囲で変化した場合に、Ｔｒｄｌ＜Ｔｓ≦２Ｔｒｄｌを満たすように設定される。ｎ＝１の場合、サンプリング周期Ｔｓ内において、パルス信号ＰＡが通過する遅延ユニット１１，１２の通過個数は、１２７より多く且つ２５４以下となる。この場合、サンプリング周期Ｔｓ内におけるパルス信号ＰＡの周回数は「１」となり、数値データＤＴ２は、偏差データＤＴ１＋１２７となる。

ｎ≧２の場合についても、ｎ＝０，１と同様にして加算値Ｄｃｏを算出できる。すなわち、式（１）を満たすようにサンプリング周期Ｔｓを設定した場合、サンプリング周期Ｔｓ内におけるパルス信号ＰＡの周回数はｎとなる。よって、周回数算出部３０は、加算値Ｄｃｏとして（２のｍ乗−１）×ｎを算出すればよい。数値データＤＴ２は、偏差データＤＴ１＋（２のｍ乗−１）×ｎとなる。これにより、Ａ／Ｄ変換回路５０は、周回数カウンタを備えていなくても、サンプリング周期Ｔｓ内において、パルス信号ＰＡが通過する遅延ユニット１１，１２の通過個数を算出することができる。

＜３．効果＞
以上説明した第１実施形態によれば、以下の効果が得られる。
（１）サンプリング周期Ｔｓは、サンプリング周期Ｔｓと周回周期Ｔｒｄｌの関係が式（１）を満たすように設定されている。そのため、サンプリング周期Ｔｓの間にパルス信号ＰＡがリングディレイライン１０を周回する周回数はｎと決まり、周回数をカウントする必要がない。すなわち、Ａ／Ｄ変換回路５０から周回数をカウントするカウント回路を省くことができる。よって、Ａ／Ｄ変換回路５０の回路規模を抑制して、消費電力を低減することができる。

（２）パルス信号ＰＡの位置の前回値と今回値との偏差である偏差データＤＴ１と、遅延ユニット１１，１２の個数とｎとの積である加算値Ｄｃｏとを加算した値は、サンプリング周期Ｔｓの期間にパルス信号ＰＡが通過した遅延ユニット１１，１２の個数となる。よって、Ａ／Ｄ変換回路５０は、カウント回路を備えていなくても、カウント回路を備えている場合と同様に、パルス信号ＰＡが通過した遅延ユニット１１，１２の通過個数を算出して、通過個数に対応した数値データＤＴ２を生成することができる。

（３）アナログ入力信号Ｖｉｎが所定の範囲内で変化することにより、周回周期Ｔｒｄｌが変化し、サンプリング周期Ｔｓ内にパルス信号ＰＡが通過する遅延ユニット１１，１２の通過個数も変化する。サンプリング周期Ｔｓは、周回周期Ｔｒｄｌが変化しても、所定値のｎにおいて、式（１）を満たすように設定される。よって、アナログ入力信号Ｖｉｎが所定の範囲内で変化する場合でも、式（１）を満たすことによって、Ａ／Ｄ変換回路５０は、カウンタ回路を用いることなく、アナログ入力信号Ｖｉｎに対応した数値データＤＴ２を生成することができる。

（第２実施形態）
＜１．第１実施形態との相違点＞
第２実施形態は、基本的な構成は第１実施形態と同様であるため、共通する構成については説明を省略し、相違点を中心に説明する。なお、第１実施形態と同じ符号は、同一の構成を示すものであって、先行する説明を参照する。

前述した第１実施形態のＡ／Ｄ変換回路５０は、式（１）においてｎを０以上の整数に設定して用いる回路であり、周回数算出部３０及び第２加算器４０を備えていた。これに対し、第２実施形態のＡ／Ｄ変換回路５０Ａは、式（１）において常にｎ＝０に設定して用いる回路であり、図６に示すように、周回数算出部３０及び第２加算器４０を備えていない。

式（１）において、ｎ＝０とした場合、前述したように、加算値Ｄｃｏが「０」となり、第１加算器２３から出力される偏差データＤＴ１が数値データＤＴ２となる。よって、常にｎ＝０に設定して用いるＡ／Ｄ変換回路５０Ａは、周回数算出部３０及び第２加算器４０が必要ないため省いている。なお、本実施形態では、符号化回路２０が出力部に相当する。また、本実施形態では、符号化回路２０が偏差算出部に相当し、第１加算器２３が生成部に相当する。

＜２．効果＞
以上説明した第２実施形態によれば、前述した第１実施形態の効果（１）〜（３）に加え、以下の効果が得られる。

（４）Ａ／Ｄ変換回路５０Ａは、Ａ／Ｄ変換回路５０と比べて、周回数算出部３０及び第２加算器４０が省かれている。よって、Ａ／Ｄ変換回路５０Ａの回路規模をより抑制して、消費電力をより抑制することができる。

（他の実施形態）
以上、本開示を実施するための形態について説明したが、本開示は上述の実施形態に限定されることなく、種々変形して実施することができる。

（ａ）上記実施形態では、遅延ユニットの個数を（２のｍ乗−１）としているが、本開示はこれに限定されるものではない。遅延ユニットの個数は（２のｍ乗＋１）としてもよい。この場合、遅延ユニットの個数は奇数であるため、パルス信号ＰＡは停止することなく周回を続ける。また、この場合、第１加算器２３が減算を行った場合に、正しい値よりも値が小さくなるコード欠けが生じることがある。しかしながら、遅延ユニットの個数を（２のｍ乗−１）とした場合と同様に、正しい値に対する減少分は「１」だけであるため、遅延ユニットの個数を（２のｍ乗＋３）や（２のｍ乗＋５）などにした場合に比べて、補正が容易である。

また、遅延ユニットの個数は２のｍ乗としてもよい。この場合、第１加算器２３が減算を行った場合に、コード増加やコード欠けが生じないので、補正をする必要がない。ただし、この場合、遅延ユニットの個数は偶数であるため、リングディレイライン１０が安定状態になって、パルス信号ＰＡが停止しないように、リングディレイライン１０にＮＡＮＤ回路やバイパス線を付加する必要がある。遅延ユニットの個数を偶数とした場合の対策については、特開平６−２１６７２１号公報に詳細が記載されているので参照されたい。

（ｂ）上記各実施形態において、Ａ／Ｄ変換回路５０，５０Ａは、電位を表すアナログ入力信号Ｖｉｎを数値データに変換したが、本開示はこれに限定されるものではない。Ａ／Ｄ変換回路５０，５０Ａは、例えば、時間、温度、応力等を示すアナログ情報を数値データに変換してもよい。時間を示すアナログ情報を数値データに変換する場合は、Ａ／Ｄ変換回路５０，５０ＡのＶｉｎ、Ｖｂｂ、ＧＮＤを一定にして、計測開始時刻と計測終了時刻とに、サンプリングクロックをＡ／Ｄ変換回路５０，５０Ａへ入力すればよい。このようにすれば、これらの時刻の差分を表す値が数値データとして、Ａ／Ｄ変換回路５０，５０Ａから出力される。また、温度や応力を示すアナログ情報を数値データに変換する場合は、Ａ／Ｄ変換回路５０，５０ＡのＶｉｎ、Ｖｂｂ、ＧＮＤを一定にして、サンプリングクロックを入力する間隔を一定としたときに得られる数値データを、温度や応力ごとに予め記録しておけばよい。このようにすれば、実際に温度や応力を測定する際に、得られた数値データがどの温度や応力に対応するかわかる。

（ｃ）上記各実施形態では、Ａ／Ｄ変換回路５０，５０Ａは、１つの符号化回路２０を備えているが、特開２００４―７３８５号公報に記載されているＡ／Ｄ変換装置のように、互いに異なるサンプリングタイミングでサンプリングする複数の符号化回路を備えていてもよい。Ａ／Ｄ変換回路５０，５０Ａが複数の符号化回路を備えることで、得られる数値データの分解能を高くすることができる。

（ｄ）上記実施形態における１つの構成要素が有する複数の機能を、複数の構成要素によって実現したり、１つの構成要素が有する１つの機能を、複数の構成要素によって実現したりしてもよい。また、複数の構成要素が有する複数の機能を、１つの構成要素によって実現したり、複数の構成要素によって実現される１つの機能を、１つの構成要素によって実現したりしてもよい。また、上記実施形態の構成の一部を省略してもよい。また、上記実施形態の構成の少なくとも一部を、他の上記実施形態の構成に対して付加又は置換してもよい。なお、特許請求の範囲に記載した文言のみによって特定される技術思想に含まれるあらゆる態様が本開示の実施形態である。

（ｅ）上述したＡ／Ｄ変換回路の他、当該Ａ／Ｄ変換回路を構成要素とするシステム、Ａ／Ｄ変換方法など、種々の形態で本開示を実現することもできる。

１０…リングディレイライン、１１，１２…遅延ユニット、２０…符号化回路、５０，５０Ａ…Ａ／Ｄ変換回路、ＰＡ…パルス信号、Ｔｒｄｌ…周回周期、Ｔｓ…サンプリング周期、Ｖｉｎ…アナログ入力信号。

Claims (3)

1. アナログ情報を数値データに変換するＡ／Ｄ変換回路（５０，５０Ａ）であって、
   入力されたパルス信号を前記アナログ情報に応じた時間遅延させる複数の遅延ユニット（１１，１２）が、リング状に直列に接続されて構成されたパルス遅延回路（１０）と、
   サンプリング周期ごとに、前記サンプリング周期の期間に前記パルス信号が通過した前記遅延ユニットの個数に対応した前記数値データを出力するように構成された出力部（２０，３０，４０）と、を備え、
   前記サンプリング周期をＴｓ、前記パルス信号が前記パルス遅延回路を周回する周回周期をＴｒｄｌ、ｎを０以上の整数として、前記サンプリング周期は、前記サンプリング周期と前記周回周期の関係が、Ｔｒｄｌ×ｎ＜Ｔｓ≦Ｔｒｄｌ×（ｎ＋１）の関係式を満たすように設定されている、
   Ａ／Ｄ変換回路。
2. 前記複数の遅延ユニットの個数は、ｍを自然数として、（２のｍ乗−１）、２のｍ乗、（２のｍ乗＋１）のいずれかの個数であり、
   前記出力部は、
   前記サンプリング周期ごとに、前記パルス遅延回路内での前記パルス信号の位置を繰り返し数値化して、数値化した前記パルス信号の位置の前回値と今回値との偏差を算出するように構成された偏差算出部（２０）と、
   前記偏差算出部により算出された前記偏差に、前記遅延ユニットの個数と前記ｎとの積である加算値を加算した値を、前記数値データとして生成するように構成された生成部（２３，４０）と、を備える、
   請求項１に記載のＡ／Ｄ変換回路。
3. 前記アナログ情報は、予め決められた所定の範囲内で変化する値であり、
   前記サンプリング周期は、前記ｎを所定値に設定した場合に、前記アナログ情報が前記所定の範囲内のどのような値となった場合でも、前記関係式を満たすように設定されている、
   請求項１又は２に記載のＡ／Ｄ変換回路。

Images