KR101503732B1 - 시간-디지털 변환기 - Google Patents

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Abstract

본 발명은 시간-디지털 변환기에 관한 것이다. 본 발명의 일 실시예에 따른 시간-디지털 변환기는, 제 1 딜레이 라인을 이용하여 시작 신호와 중지 신호 간의 시간차를 제 1 시간단위로 측정하는 제 1 측정부; 제 2 딜레이 라인 및 제 3 딜레이 라인을 이용하여 상기 중지 신호와 상기 제 1 딜레이 라인에 의해 지연된 시작 신호 간의 시간차를 제 2 시간단위로 측정하며, 상기 제 2 딜레이 라인에 포함된 하나의 딜레이 셀의 출력 신호는 상기 제 3 딜레이 라인에 포함된 둘 이상의 딜레이 셀의 출력 신호와 비교되는 제 2 측정부; 및 상기 제 1 측정부 및 상기 제 2 측정부의 측정 결과를 기반으로 상기 시작 신호와 상기 중지 신호 간의 최종 시간차를 디지털 코드로 출력하는 출력부;를 포함할 수 있다.

Description

시간-디지털 변환기{TIME TO DIGITAL CONVERTER}
본 발명은 시간-디지털 변환기에 관한 것이다.
시간-디지털 변환기(Time to Digital Converter, TDC)는 시간 정보를 디지털 코드로 변환하는 회로 블록이다. 시간-디지털 변환기에 시작 신호와 중지 신호가 입력되면, 상기 시간-디지털 변환기는 시작 신호와 중지 신호 간의 시간차를 측정하여 디지털 코드로 출력한다.
일반적인 시간-디지털 변환기는 다수의 딜레이 셀로 구성된 딜레이 라인을 이용한다. 이러한 시간-디지털 변환기는 딜레이 라인으로 시작 신호를 소정 시간만큼 지연시키면서 중지 신호와 인가 시간의 선후를 비교한다. 지연된 시작 신호가 중지 신호보다 나중에 인가되는 경우, 해당 시작 신호의 지연시간이 시작 신호와 중지 신호 간의 시간차가 되며, 시간-디지털 변환기는 상기 지연시간에 대응하는 디지털 코드를 출력한다.
종래의 시간-디지털 변환기는 출력하는 디지털 코드의 비트 수에 비례하여 딜레이 라인을 구성하는 딜레이 셀의 개수가 증가한다. 그 결과, 변환하고자 하는 두 신호 간 시간차가 길어지거나, 높은 해상도로 시간차를 변환하고자 하는 경우, 시간-디지털 변환기의 출력 비트 수가 커짐에 따라 변환기에 요구되는 하드웨어가 크게 늘어나게 되며, 칩 면적 및 소비전력량도 급격하게 증가하는 문제가 발생한다.
본 발명의 실시예는 보다 적은 하드웨어로 보다 큰 출력 비트 수를 얻기 위한 시간-디지털 변환기를 제공하는 것을 목적으로 한다.
본 발명의 실시예는 출력 비트 수의 증가에 따른 칩 면적 및 소비전력량의 증가를 최소화하는 시간-디지털 변환기를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 시간-디지털 변환기는, 제 1 딜레이 라인을 이용하여 시작 신호와 중지 신호 간의 시간차를 제 1 시간단위로 측정하는 제 1 측정부; 제 2 딜레이 라인 및 제 3 딜레이 라인을 이용하여 상기 중지 신호와 상기 제 1 딜레이 라인에 의해 지연된 시작 신호 간의 시간차를 제 2 시간단위로 측정하며, 상기 제 2 딜레이 라인에 포함된 하나의 딜레이 셀의 출력 신호는 상기 제 3 딜레이 라인에 포함된 둘 이상의 딜레이 셀의 출력 신호와 비교되는 제 2 측정부; 및 상기 제 1 측정부 및 상기 제 2 측정부의 측정 결과를 기반으로 상기 시작 신호와 상기 중지 신호 간의 최종 시간차를 디지털 코드로 출력하는 출력부;를 포함할 수 있다.
상기 제 1 측정부는: 상기 시작 신호를 입력받으며, 입력 신호를 상기 제 1 시간단위만큼 지연시키는 딜레이 셀이 다수 개 종속 연결된 제 1 딜레이 라인; 상기 제 1 딜레이 라인의 딜레이 셀에 의해 지연된 시작 신호의 인가 시간을 상기 중지 신호의 인가 시간과 비교하여 디지털 신호를 출력하는 다수의 시간 비교기; 및 상기 시간 비교기가 출력한 디지털 신호에 따라 상기 다수의 딜레이 셀에 의해 지연된 시작 신호 중 하나를 선택하는 멀티플렉서;를 포함할 수 있다.
상기 시간 비교기는: 상기 딜레이 셀에 의해 지연된 시작 신호를 상기 중지 신호보다 먼저 입력받는 경우 논리 레벨이 1인 디지털 신호를 출력하고, 상기 딜레이 셀에 의해 지연된 시작 신호를 상기 중지 신호보다 나중에 입력받는 경우 논리 레벨이 0인 디지털 신호를 출력할 수 있다.
상기 시간 비교기는: 상기 딜레이 셀에 의해 지연된 시작 신호를 데이터로 입력받고, 상기 중지 신호를 클럭으로 입력받는 D 플립플롭일 수 있다.
상기 멀티플렉서는: 상기 다수의 시간 비교기 중에서 논리 레벨이 0인 디지털 신호를 출력하는 시간 비교기가 입력받는 지연된 시작 신호를 선택하여 상기 제 2 측정부로 제공할 수 있다.
상기 멀티플렉서는: 딜레이 셀의 출력 신호와, 해당 딜레이 셀의 출력 신호를 입력받은 시간 비교기의 출력 신호를 반전시킨 신호와, 해당 시간 비교기의 전단에 위치한 이전 시간 비교기의 출력 신호를 입력받아 AND 연산하는 다수의 AND 게이트를 포함할 수 있다.
상기 제 2 측정부는: 상기 제 1 딜레이 라인에 의해 지연된 시작 신호를 입력받으며, 입력 신호를 제 2 지연시간만큼 지연시키는 딜레이 셀이 다수 개 종속 연결된 제 2 딜레이 라인; 상기 중지 신호를 입력받으며, 입력 신호를 제 3 지연시간만큼 지연시키는 딜레이 셀이 다수 개 종속 연결된 제 3 딜레이 라인; 및 및 상기 제 2 딜레이 라인의 딜레이 셀에 의해 지연된 시작 신호의 인가 시간을 상기 제 3 딜레이 라인의 딜레이 셀에 의해 지연된 중지 신호의 인가 시간과 비교하여 디지털 신호를 출력하는 다수의 시간 비교기;를 포함할 수 있다.
상기 제 2 시간단위는 상기 제 3 지연시간과 상기 제 2 지연시간의 시간차일 수 있다.
상기 제 1 시간단위는 상기 제 2 시간단위보다 더 클 수 있다.
상기 다수의 시간 비교기는: 상기 제 2 딜레이 라인으로부터 출력된 하나의 지연된 시작 신호를 상기 제 3 딜레이 라인으로부터 출력된 다수의 지연된 중지 신호와 비교하도록 구성될 수 있다.
상기 시간 비교기는: 상기 제 3 딜레이 라인의 딜레이 셀에 의해 지연된 중지 신호를 상기 제 2 딜레이 라인의 딜레이 셀에 의해 지연된 시작 신호보다 먼저 입력받는 경우 논리 레벨이 1인 디지털 신호를 출력하고, 상기 제 3 딜레이 라인의 딜레이 셀에 의해 지연된 중지 신호를 상기 제 2 딜레이 라인의 딜레이 셀에 의해 지연된 시작 신호보다 나중에 입력받는 경우 논리 레벨이 0인 디지털 신호를 출력할 수 있다.
상기 시간 비교기는: 상기 제 3 딜레이 라인의 딜레이 셀에 의해 지연된 중지 신호를 데이터로 입력받고, 상기 제 2 딜레이 라인의 딜레이 셀에 의해 지연된 시작 신호를 클럭으로 입력받는 D 플립플롭일 수 있다.
상기 딜레이 셀은: 상기 시작 신호를 상기 제 1 시간단위의 일부만큼 지연시키는 제 1 서브 딜레이 셀; 및 상기 제 1 서브 딜레이 셀에 의해 지연된 시작 신호를 상기 제 1 시간단위의 나머지만큼 더 지연시키는 제 2 서브 딜레이 셀;을 포함할 수 있다.
상기 멀티플렉서는: 제 1 서브 딜레이 셀의 출력 신호와, 해당 제 1 서브 딜레이 셀에 입력되는 시작 신호를 입력받는 시간 비교기의 출력 신호를 반전시킨 신호와, 해당 시간 비교기의 전단에 위치한 이전 시간 비교기의 출력 신호를 입력받아 AND 연산하는 다수의 AND 게이트를 포함할 수 있다.
상기 출력부는: 상기 제 1 측정부에서 측정된 시작 신호와 중지 신호 간의 시간차에서, 상기 제 2 측정부에서 측정된 중지 신호와 제 1 딜레이 라인에 의해 지연된 시작 신호 간의 시간차를 감산하여 상기 최종 시간차를 계산하는 계산부를 포함할 수 있다.
본 발명의 일 실시예에 따른 시간-디지털 변환기는, 다수의 제 1 딜레이 셀이 종속 접속되어 구성되며, 시작 신호를 입력받아 상기 제 1 딜레이 셀을 지날 때마다 상기 시작 신호를 제 1 지연시간만큼 지연시켜 출력하는 제 1 딜레이 라인; 상기 제 1 딜레이 셀의 출력 신호와 중지 신호를 입력받아 두 신호의 인가 시간을 비교하는 다수의 제 1 시간 비교기; 상기 제 1 시간 비교기의 출력 신호를 이용하여 상기 다수의 제 1 딜레이 셀의 출력 신호 중에서 상기 중지 신호보다 인가 시간이 늦으면서 상기 중지 신호와의 시간차가 가장 작은 신호를 선택하는 멀티플렉서; 다수의 제 2 딜레이 셀이 종속 접속되어 구성되며, 상기 멀티플렉서가 선택한 신호를 입력받아 상기 제 2 딜레이 셀을 지날 때마다 상기 멀티플렉서가 선택한 신호를 제 2 지연시간만큼 지연시켜 출력하는 제 2 딜레이 라인; 다수의 제 3 딜레이 셀이 종속 접속되어 구성되며, 상기 중지 신호를 입력받아 상기 제 3 딜레이 셀을 지날 때마다 상기 중지 신호를 제 3 지연시간만큼 지연시켜 출력하는 제 3 딜레이 라인; 및 상기 제 2 딜레이 셀의 출력 신호와 상기 제 3 딜레이 셀의 출력 신호를 입력받아 두 신호의 인가 시간을 비교하는 다수의 제 2 시간 비교기를 포함하며, 상기 제 2 딜레이 라인과 상기 제 3 딜레이 라인은 2차원 좌표평면을 구성하는 각 축에 대응하며, 상기 다수의 제 2 시간 비교기는 상기 2차원 좌표평면 상의 2차원 좌표에 대응할 수 있다.
상기 제 1 시간 비교기는: 상기 제 1 딜레이 셀의 출력 신호를 데이터로 입력받고, 상기 중지 신호를 클럭으로 입력받으며, 상기 제 1 딜레이 셀의 출력 신호를 상기 중지 신호보다 먼저 입력받으면 논리 레벨이 1인 디지털 신호를 출력하고, 상기 제 1 딜레이 셀의 출력 신호를 상기 중지 신호보다 나중에 입력받으면 논리 레벨이 0인 디지털 신호를 출력하는 D 플립플롭일 수 있다.
상기 멀티플렉서는: 제 1 딜레이 셀의 출력 신호와, 해당 제 1 딜레이 셀의 출력 신호를 입력받은 제 1 시간 비교기의 출력 신호를 반전시킨 신호와, 해당 제 1 시간 비교기의 전단에 위치한 이전 제 1 시간 비교기의 출력 신호를 입력받아 AND 연산하는 다수의 AND 게이트를 포함할 수 있다.
상기 제 2 시간 비교기는: 상기 제 3 딜레이 셀의 출력 신호를 데이터로 입력받고, 상기 제 2 딜레이 셀의 출력 신호를 클럭으로 입력받으며, 상기 제 3 딜레이 셀의 출력 신호를 상기 제 2 딜레이 셀의 출력 신호보다 먼저 입력받으면 논리 레벨이 1인 디지털 신호를 출력하고, 상기 제 3 딜레이 셀의 출력 신호를 상기 제 2 딜레이 셀의 출력 신호보다 나중에 입력받으면 논리 레벨이 0인 디지털 신호를 출력하는 D 플립플롭일 수 있다.
상기 제 1 딜레이 셀은: 상기 시작 신호를 상기 제 1 지연시간의 절반만큼 지연시키는 제 1 서브 딜레이 셀; 및 상기 제 1 서브 딜레이 셀에 의해 지연된 시작 신호를 상기 제 1 지연시간의 절반만큼 더 지연시키는 제 2 서브 딜레이 셀;을 포함할 수 있다.
상기 멀티플렉서는: 제 1 서브 딜레이 셀의 출력 신호와, 해당 제 1 서브 딜레이 셀에 입력되는 시작 신호를 입력받는 제 1 시간 비교기의 출력 신호를 반전시킨 신호와, 해당 제 1 시간 비교기의 전단에 위치한 이전 제 1 시간 비교기의 출력 신호를 입력받아 AND 연산하는 다수의 AND 게이트를 포함할 수 있다.
상기 시간-디지털 변환기는, 상기 제 1 시간 비교기 및 상기 제 2 시간 비교기의 출력 신호를 기반으로 상기 시작 신호와 상기 중지 신호 간의 시간차를 디지털 코드로 출력하는 출력부를 더 포함할 수 있다.
상기 출력부는, 써모미터 코드(thermometer code)를 바이너리 코드(binary code)로 변환하는 인코더를 포함할 수 있다.
본 발명의 다른 실시예에 따른 시간-디지털 변환기는, 시작 신호와 중지 신호 사이의 클럭 수를 측정하는 클럭 수 측정부; 상기 중지 신호를 지연시켜 지연 신호를 출력하는 인터페이스부; 상기 중지 신호와 상기 지연 신호 간의 시간차를 측정하여 디지털 코드로 변환하는 변환부; 및 상기 클럭 수와 상기 시간차를 기반으로 상기 시작 신호와 상기 중지 신호 간의 시간차를 디지털 코드로 출력하는 출력 로직부를 포함하며, 상기 변환부는: 제 1 딜레이 라인을 이용하여 상기 중지 신호와 상기 지연 신호 간의 시간차를 제 1 시간단위로 측정하는 제 1 측정부; 제 2 딜레이 라인 및 제 3 딜레이 라인을 이용하여 상기 지연 신호와 상기 제 1 딜레이 라인에 의해 지연된 중지 신호 간의 시간차를 제 2 시간단위로 측정하며, 상기 제 2 딜레이 라인에 포함된 하나의 딜레이 셀의 출력 신호는 상기 제 3 딜레이 라인에 포함된 둘 이상의 딜레이 셀의 출력 신호와 비교되는 제 2 측정부; 및 상기 제 1 측정부 및 상기 제 2 측정부의 측정 결과를 기반으로 상기 중지 신호와 상기 지연 신호 간의 최종 시간차를 디지털 코드로 출력하는 출력부;를 포함할 수 있다.
상기 클럭 수 측정부는: 상기 시작 신호와, 상기 중지 신호를 반전시킨 신호를 AND 연산하여 인에이블 신호를 생성하는 AND 게이트; 및 상기 인에이블 신호와 클럭 신호를 입력받아 상기 인에이블 신호가 인가되는 동안 입력된 클럭의 수를 카운팅하는 카운터;를 포함할 수 있다.
상기 인터페이스부는: 상기 중지 신호를 데이터로 입력받고, 클럭 신호를 클럭으로 입력받는 제 1 D 플립플롭; 및 상기 제 1 D 플립플롭의 출력 신호를 데이터로 입력받고, 상기 클럭 신호를 클럭으로 입력받아, 상기 지연 신호를 출력하는 제 2 D 플립플롭;을 포함할 수 있다.
상기 출력 로직부는: 상기 클럭 수에 해당하는 비트에, 상기 인터페이스부에 포함된 D 플립플롭의 개수에 해당하는 비트를 더하고, 상기 중지 신호와 상기 지연 신호 간의 시간차에 해당하는 비트를 감산할 수 있다.
본 발명의 실시예에 따르면, 보다 적은 하드웨어로 보다 큰 출력 비트 수를 얻을 수 있다.
본 발명의 실시예에 따르면, 출력 비트 수의 증가에 따른 칩 면적 및 소비전력량의 증가를 최소화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 시간-디지털 변환기의 예시적인 블록도이다.
도 2는 본 발명의 일 실시예에 따른 시간-디지털 변환기의 예시적인 회로도이다.
도 3은 본 발명의 일 실시예에 따른 멀티플렉서를 나타내는 예시적인 회로도이다.
도 4는 본 발명의 일 실시예에 따른 시간-디지털 변환기의 개념을 설명하기 위한 예시적인 도면이다.
도 5는 본 발명의 일 실시예에 따른 제 2 측정부의 구성을 설명하기 위한 예시적인 도면이다.
도 6은 본 발명의 다른 실시예에 따른 멀티플렉서를 나타내는 예시적인 회로도이다.
도 7은 본 발명의 일 실시예에 따른 제 1 측정부가 수행하는 동작을 설명하기 위한 예시적인 타이밍도이다.
도 8 및 도 9는 각각 본 발명의 일 실시예에 따라 제 3 딜레이 라인에 의해 지연되는 중지 신호 및 제 2 딜레이 라인에 의해 지연되는 시작 신호를 예시적으로 나타내는 타이밍도이다.
도 10은 본 발명의 일 실시예에 따른 제 2 측정부가 수행하는 동작을 설명하기 위한 예시적인 타이밍도이다.
도 11은 본 발명의 다른 실시예에 따른 시간-디지털 변환기의 예시적인 블록도이다.
도 12는 본 발명의 다른 실시예에 따른 시간-디지털 변환기의 예시적인 회로도이다.
도 13은 본 발명의 다른 실시예에 따른 시간-디지털 변환기의 동작을 설명하기 위한 예시적인 타이밍도이다.
본 발명의 다른 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
만일 정의되지 않더라도, 여기서 사용되는 모든 용어들(기술 혹은 과학 용어들을 포함)은 이 발명이 속한 종래 기술에서 보편적 기술에 의해 일반적으로 수용되는 것과 동일한 의미를 가진다. 일반적인 사전들에 의해 정의된 용어들은 관련된 기술 그리고/혹은 본 출원의 본문에 의미하는 것과 동일한 의미를 갖는 것으로 해석될 수 있고, 그리고 여기서 명확하게 정의된 표현이 아니더라도 개념화되거나 혹은 과도하게 형식적으로 해석되지 않을 것이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다' 및/또는 이 동사의 다양한 활용형들 예를 들어, '포함', '포함하는', '포함하고', '포함하며' 등은 언급된 조성, 성분, 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 조성, 성분, 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 본 명세서에서 '및/또는' 이라는 용어는 나열된 구성들 각각 또는 이들의 다양한 조합을 가리킨다.
본 발명의 실시예는 서로 다른 시간단위로 두 신호의 시간차를 변환하는 두 개의 측정부를 포함하여 시간-디지털 변환기를 구성할 수 있다. 그리고, 상기 두 개의 측정부 중에서 하나의 측정부는 하나의 딜레이 라인을 이용하여 1차원의 시간-디지털 변환부를 구성할 수 있으며, 다른 하나의 측정부는 두 개의 딜레이 라인을 이용하여 2차원의 시간-디지털 변환부를 구성할 수 있다.
이하, 본 명세서에 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 시간-디지털 변환기의 예시적인 블록도이다.
도 1에 도시된 바와 같이, 상기 시간-디지털 변환기(100)는 제 1 측정부(110) 및 제 2 측정부(120)를 포함할 수 있다. 상기 제 1 측정부(110)는 시작 신호와 중지 신호 간의 시간차를 제 1 시간단위로 측정할 수 있다. 상기 제 2 측정부(120)는 중지 신호와 지연된 시작 신호 간의 시간차를 제 2 시간단위로 측정할 수 있다.
본 발명의 일 실시예에 따르면, 상기 시간-디지털 변환기(100)는 출력부(130)를 더 포함할 수 있다. 상기 출력부(130)는 상기 제 1 측정부(110) 및 상기 제 2 측정부(120)의 측정 결과를 기반으로 시작 신호와 중지 신호 간의 최종 시간차를 디지털 코드로 출력할 수 있다.
도 2는 본 발명의 일 실시예에 따른 시간-디지털 변환기(100)의 예시적인 회로도이다.
도 2에 도시된 바와 같이, 상기 시간-디지털 변환기(100)는 제 1 측정부(110) 및 제 2 측정부(120)를 포함할 수 있다. 상기 제 1 측정부(110)는 제 1 딜레이 라인(111)을 이용하여, 시작 신호(IN1)와 중지 신호(IN2) 간의 시간차를 제 1 시간단위로 측정할 수 있다. 상기 제 2 측정부(120)는 제 2 딜레이 라인(121) 및 제 3 딜레이 라인(122)을 이용하여, 중지 신호(IN2)와 상기 제 1 딜레이 라인(111)에 의해 지연된 시작 신호 간의 시간차를 제 2 시간단위로 측정할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제 1 측정부(110)는 시작 신호(IN1)를 제 1 시간단위(Tc)만큼 지연시키는 딜레이 셀(1111, 1112, 1113, ..., 111l)을 다수 개 포함하는 제 1 딜레이 라인(111), 상기 제 1 딜레이 라인의 딜레이 셀(1111, 1112, 1113, ..., 111l)에 의해 지연된 시작 신호의 인가 시간을 중지 신호(IN2)의 인가 시간과 비교하여 디지털 신호를 출력하는 다수의 시간 비교기(1121, 1122, ..., 112l), 및 상기 시간 비교기가 출력한 디지털 신호에 따라 상기 다수의 딜레이 셀(1111, 1112, 1113, ..., 111l)에 의해 지연된 시작 신호 중 하나를 선택하는 멀티플렉서(113)를 포함할 수 있다.
도 2에 도시된 바와 같이, 상기 제 1 딜레이 라인(111)은 시작 신호(IN1)를 제 1 지연시간(Tc)만큼 지연시키는 딜레이 셀(이하, 제 1 딜레이 셀)(1111, 1112, 1113, ..., 111l) 다수 개가 종속 접속되어 구성될 수 있다. 그 결과, 상기 제 1 딜레이 라인(111)에 입력된 시작 신호(IN1)는 제 1 딜레이 셀을 지날 때마다 인가 시간이 제 1 지연시간(Tc)만큼 지연될 수 있다.
예를 들어, 첫 번째 제 1 딜레이 셀(1111)을 지난 시작 신호는 입력된 시작 신호보다 인가 시간이 Tc만큼 늦어지고, 두 번째 제 1 딜레이 셀(1112)을 지난 시작 신호는 입력된 시작 신호보다 인가 시간이 2Tc만큼 늦어질 수 있다.
상기 시간 비교기(이하, 제 1 시간 비교기)(1121, 1122, ..., 112l)는 제 1 딜레이 셀(1111, 1112, 1113, ..., 111l)에 의해 지연된 시작 신호의 인가 시간을 중지 신호(IN2)의 인가 시간과 비교하여 디지털 신호를 출력할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제 1 시간 비교기(1121, 1122, ..., 112l)는 제 1 딜레이 셀(1111, 1112, 1113, ..., 111l)에 의해 지연된 시작 신호를 중지 신호보다 먼저 입력받는 경우 논리 레벨이 1인 디지털 신호를 출력하고, 제 1 딜레이 셀(1111, 1112, 1113, ..., 111l)에 의해 지연된 시작 신호를 중지 신호보다 나중에 입력받는 경우 논리 레벨이 0인 디지털 신호를 출력할 수 있다.
예를 들어, 도 2에 도시된 바와 같이, 상기 제 1 시간 비교기(1121, 1122, ..., 112l)는 제 1 딜레이 셀에 의해 지연된 시작 신호를 데이터(D)로 입력받고, 중지 신호를 클럭(Clk)으로 입력받는 D 플립플롭일 수 있다.
도 2에 도시된 제 1 시간 비교기(1121, 1122, ..., 112l)는 지연된 시작 신호가 중지 신호보다 먼저 인가되는 경우 논리 레벨이 1인 디지털 신호를 출력하고, 지연된 시작 신호가 중지 신호보다 나중에 인가되는 경우 논리 레벨이 0인 디지털 신호를 출력하도록 구성되었으나, 실시예에 따라 상기 제 1 시간 비교기는 지연된 시작 신호가 중지 신호보다 먼저 인가되면 논리 레벨이 0인 디지털 신호를 출력하고, 지연된 시작 신호가 중지 신호보다 나중에 인가되면 논리 레벨이 1인 디지털 신호를 출력하도록 구성될 수도 있다.
일 실시예에 따르면, 각각의 제 1 시간 비교기는 각각의 제 1 지연 셀에 대응할 수 있다.
예를 들어, 도 2에 도시된 바와 같이, 첫 번째 제 1 시간 비교기(1121)는 첫 번째 제 1 지연 셀(1111)의 출력 신호를 입력받아 중지 신호와 비교하고, 두 번째 제 1 시간 비교기(1122)는 두 번째 제 1 지연 셀(1112)의 출력 신호를 입력받아 중지 신호와 비교하고, l 번째 제 1 시간 비교기(112l)는 l 번째 제 1 지연 셀(111l)의 출력 신호를 입력받아 중지 신호와 비교할 수 있다.
상기 멀티플렉서(113)는 제 1 시간 비교기(1121, 1122, ..., 112l)가 출력한 디지털 신호에 따라 다수의 제 1 딜레이 셀(1111, 1112, 1113, ..., 111l)에 의해 지연된 시작 신호 중 하나를 선택할 수 있다.
본 발명의 일 실시예에 따르면, 상기 멀티플렉서(113)는 논리 레벨이 0인 디지털 신호를 출력하는 시간 비교기가 입력받는 지연된 시작 신호 중에서 가장 먼저 인가되는 신호를 선택할 수 있다.
예를 들어, 도 2에 도시된 실시예에서, 두 번째 제 1 지연 셀(1112)에 의해 지연된 시작 신호부터 상기 중지 신호보다 나중에 인가되는 경우, 첫 번째 제 1 시간 비교기(1121)는 논리 레벨이 1인 디지털 신호를 출력하며, 두 번째 내지 l 번째제 1 시간 비교기(1122 내지 112l)는 논리 레벨이 0인 디지털 신호를 출력할 수 있다. 이 경우, 상기 멀티플렉서(113)는 두 번째 내지 l 번째 제 1 시간 비교기(1122 내지 112l)가 입력받는 신호 중에서 가장 먼저 인가되는 신호, 즉 두 번째 제 1 지연 셀(1112)이 출력하는 신호를 선택하여 제 2 측정부(120)로 제공할 수 있다.
도 3은 본 발명의 일 실시예에 따른 멀티플렉서(113)를 나타내는 예시적인 회로도이다.
도 3에 도시된 바와 같이, 상기 멀티플렉서(113)는 제 1 딜레이 셀의 출력 신호와, 해당 딜레이 셀의 출력 신호를 입력받은 제 1 시간 비교기의 출력 신호를 반전시킨 신호와, 해당 제 1 시간 비교기의 전단에 위치한 이전 제 1 시간 비교기의 출력 신호를 입력받아 AND 연산하는 다수의 AND 게이트(1131, 1132, 1133, ..., 113l)를 포함할 수 있다.
상기 AND 게이트(113n)는 대응하는 제 1 시간 비교기의 출력 신호(Qn)가 0이고, 상기 대응하는 제 1 시간 비교기의 전단에 위치한 이전 제 1 시간 비교기의 출력 신호(Qn -1)가 1인 경우에, 대응하는 제 1 지연 셀의 출력 신호를 출력할 수 있다.
이와 같은 구성으로, 상기 멀티플렉서(113)는 제 1 시간 비교기(1121, 1122, ..., 112l)의 출력 신호를 이용하여 다수의 제 1 딜레이 셀(1111, 1112, 1113, ..., 111l)의 출력 신호 중에서 중지 신호(IN2)보다 인가 시간이 늦으면서 상기 중지 신호와의 시간차가 가장 작은 신호를 선택할 수 있다.
도 3에 도시된 실시예는 상기 멀티플렉서(113)가 다수의 AND 소자를 포함하여 구성되나, 실시예에 따라 제 1 딜레이 셀의 출력 신호 중에서 중지 신호보다 인가 시간이 늦으면서 상기 중지 신호와의 시간차가 가장 작은 신호를 출력할 수 있는 다른 회로 구성으로 구성될 수도 있다.
다시 도 2를 참조하면, 상기 제 2 측정부(120)는 제 2 딜레이 라인(121) 및 제 3 딜레이 라인(122)을 이용하여, 중지 신호(IN2)와 제 1 딜레이 라인(111)에 의해 지연된 시작 신호 간의 시간차를 제 2 시간단위로 측정할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제 2 측정부(120)는 제 1 딜레이 라인(111)에 의해 지연된 시작 신호를 제 2 지연시간(Tf)만큼 지연시키는 딜레이 셀(1211, 1212, 1213, ..., 121m)을 다수 개 포함하는 제 2 딜레이 라인(121), 중지 신호(IN2)를 제 3 지연시간(Ts)만큼 지연시키는 딜레이 셀(1221, 1222, ..., 122n)을 다수 개 포함하는 제 3 딜레이 라인(122), 및 상기 제 2 딜레이 라인(121)의 딜레이 셀(1211, 1212, 1213, ..., 121m)에 의해 지연된 시작 신호의 인가 시간을 상기 제 3 딜레이 라인(122)의 딜레이 셀(1221, 1222, ..., 122n)에 의해 지연된 중지 신호의 인가 시간과 비교하여 디지털 신호를 출력하는 다수의 시간 비교기(1231, ..., 123mn)를 포함할 수 있다.
도 2에 도시된 바와 같이, 상기 제 2 딜레이 라인(121)은 제 2 지연시간(Tf)을 갖는 딜레이 셀(이하, 제 2 딜레이 셀)(1211, 1212, 1213, ..., 121m) 다수 개가 종속 접속되어 구성될 수 있다. 그 결과, 상기 제 2 딜레이 라인(121)에 입력된 신호는 제 2 딜레이 셀을 지날 때마다 인가 시간이 제 2 지연시간(Tf)만큼 지연될 수 있다.
또한, 상기 제 3 딜레이 라인(122)은 제 3 지연시간(Ts)을 갖는 딜레이 셀(이하, 제 3 딜레이 셀)(1221, 1222, ..., 122n) 다수 개가 종속 접속되어 구성될 수 있다. 그 결과, 상기 제 3 딜레이 라인(122)에 입력된 중지 신호(IN2)는 제 3 딜레이 셀을 지날 때마다 인가 시간이 제 3 지연시간(Ts)만큼 지연될 수 있다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따르면, 하나의 제 2 딜레이 셀은 둘 이상의 제 3 딜레이 셀과 매칭될 수 있다. 다시 말해, 하나의 제 2 딜레이 셀이 출력한 신호는 다수의 제 3 딜레이 셀이 출력한 신호와 인가 시간이 비교될 수 있다.
예를 들어, 첫 번째 제 2 딜레이 셀(1211)이 출력한 신호는 첫 번째 제 3 딜레이 셀(1221)이 출력한 신호뿐만 아니라 두 번째 내지 n 번째 제 3 딜레이 셀(1222 내지 122n)이 출력한 신호와 비교될 수도 있다.
이와 같은 신호의 다중 비교는, 제 2 측정부(120)의 시간 비교기(이하, 제 2 시간 비교기)(1231, ..., 123mn)가 제 2 딜레이 라인(121)과 제 3 딜레이 라인(122)에 의해 구성되는 2차원 좌표평면 상의 좌표에 대응하도록 포함됨으로써 구현될 수 있다.
도 2를 참조하여 설명하면, 상기 제 2 딜레이 라인(121) 및 상기 제 3 딜레이 라인(122)은 각각 제 2 측정부(120)의 2차원 좌표평면을 구성하는 x 축 및 y 축에 대응할 수 있다. 이 경우, 상기 제 2 딜레이 라인에 포함되는 제 2 딜레이 셀(1211 내지 121m)은 x축 좌표에 대응할 수 있으며, 상기 제 3 딜레이 라인에 포함되는 제 3 딜레이 셀(1221 내지 122n)은 y축 좌표에 대응할 수 있다.
그리고, 상기 제 2 시간 비교기(1231 내지 123mn)는 제 2 측정부(120)의 2차원 좌표평면 상의 (x,y) 좌표점에 대응할 수 있다. 예를 들어, 첫 번째 제 2 시간 비교기(1231)는 2차원 좌표평면 상의 좌표 (1,1)에 대응할 수 있으며, 두 번째 제 2 시간 비교기(1232)는 좌표 (2,1)에 대응할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제 2 시간 비교기(1231 내지 123mn)는 제 3 딜레이 셀(1221 내지 122n)에 의해 지연된 중지 신호를 제 2 딜레이 셀(1211 내지 121m)에 의해 지연된 시작 신호보다 먼저 입력받는 경우, 논리 레벨이 1인 디지털 신호를 출력하고, 제 3 딜레이 셀(1221 내지 122n)에 의해 지연된 중지 신호를 제 2 딜레이 셀(1211 내지 121m)에 의해 지연된 시작 신호보다 나중에 입력받는 경우, 논리 레벨이 0인 디지털 신호를 출력할 수 있다.
예를 들어, 도 2에 도시된 바와 같이, 상기 제 2 시간 비교기(1231 내지 123mn)는 제 3 딜레이 셀(1221 내지 122n)에 의해 지연된 중지 신호를 데이터(D)로 입력받고, 제 2 딜레이 셀(1211 내지 121m)에 의해 지연된 시작 신호를 클럭(Clk)으로 입력받는 D 플립플롭일 수 있다.
도 2에 도시된 제 2 시간 비교기(1231 내지 123mn)는 지연된 중지 신호가 지연된 시작 신호보다 먼저 인가되는 경우 논리 레벨이 1인 디지털 신호를 출력하고, 지연된 중지 신호가 지연된 시작 신호보다 나중에 인가되는 경우 논리 레벨이 0인 디지털 신호를 출력하도록 구성되었으나, 실시예에 따라 상기 제 2 시간 비교기는 지연된 중지 신호가 지연된 시작 신호보다 먼저 인가되면 논리 레벨이 0인 디지털 신호를 출력하고, 지연된 중지 신호가 지연된 시작 신호보다 나중에 인가되면 논리 레벨이 1인 디지털 신호를 출력하도록 구성될 수도 있다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 시간-디지털 변환기(100)가, 제 1 딜레이 라인(111)을 포함하는 제 1 측정부(110)와, 제 2 딜레이 라인(121 및 제 3 딜레이 라인(122)을 이용하여 2차원으로 구성된 제 2 측정부(120)을 포함하도록 구성됨으로써, 소정의 출력 비트 수를 얻기 위해 요구되는 하드웨어, 예컨대 딜레이 셀의 수가 크게 줄어들 수 있다.
도 4는 본 발명의 일 실시예에 따른 시간-디지털 변환기(100)의 개념을 설명하기 위한 예시적인 도면이다.
본 발명의 일 실시예에 따른 시간-디지털 변환기(100)는 제 1 내지 제 3 딜레이 라인(111, 121, 122)을 이용하여 3차원의 시간-디지털 변환 공간을 구성할 수 있다.
도 4를 참조하여 설명하면, 제 1 딜레이 라인(111)은 시간-디지털 변환 공간의 z축에 대응할 수 있으며, 제 2 딜레이 라인(121)은 x축에 대응할 수 있으며, 제 3 딜레이 라인(122)은 y축에 대응할 수 있다. 또한, 각 축의 좌표는 각각의 딜레이 라인에 포함된 딜레이 셀에 대응할 수 있다.
본 발명의 일 실시예에 따른 시간-디지털 변환기(100)는, 시작 신호(IN1)와 중지 신호(IN2)가 입력되면, 먼저 제 1 측정부(110)에서 제 1 딜레이 라인(111)을 따라 시작 신호를 제 1 지연시간(Tc)만큼 지연시키면서 시작 신호와 중지 신호 간의 시간차를 제 1 시간단위(Tc)로 측정할 수 있다.
그 결과, 도 4에서 시작 신호(IN1)와 중지 신호(IN2) 간의 시간차에 대응하는 z축 좌표가 결정될 수 있다. 예를 들어, 두 번째 제 1 지연 셀(1112)에 의해 지연된 시작 신호부터 중지 신호보다 나중에 인가되는 경우, z축 좌표는 두 번째 제 1 지연셀(1112)에 대응하는 z = 2로 결정될 수 있다.
이와 같이 z축 좌표가 결정되면 z축에 수직한 평면이 결정되고, 상기 시간-디지털 변환기(100)는 제 2 측정부(120)를 통해 상기 평면 상에서 시작 신호(IN1)와 중지 신호(IN2) 간의 시간차에 대응하는 2차원 좌표 (x, y)를 결정할 수 있다.
도 5는 본 발명의 일 실시예에 따른 제 2 측정부(120)의 구성을 설명하기 위한 예시적인 도면이다.
전술한 바와 같이, 상기 제 2 측정부(120)는 시간-디지털 변환 공간에서 2차원 평면에 대응할 수 있다. 도 5에 도시된 평면은 z = 1에 대응하는 평면으로서, 상기 평면 상의 좌표들은 제 3 딜레이 라인(122)에 의해 지연된 중지 신호와 제 2 딜레이 라인(121)에 의해 지연된 시작 신호를 비교하는 제 2 시간 비교기(1231 내지 123mn)에 대응할 수 있다.
일 실시예에 따르면, y축 좌표에 대응하는 제 3 딜레이 셀(1221 내지 122n)은 제 3 지연시간(Ts)만큼 중지 신호(IN2)를 지연시키고, x축 좌표에 대응하는 제 2 딜레이 셀(1211 내지 121m)은 제 2 지연시간(Tf)만큼 시작 신호를 지연시킬 수 있으며, 상기 제 3 지연시간(Ts)은 상기 제 2 지연시간(Tf)보다 더 클 수 있다(즉, Ts > Tf) 다시 말해, 제 2 측정부(120)에서 중지 신호(IN2)는 제 1 딜레이 라인(111)에 의해 지연된 시작 신호보다 더 길게 지연될 수 있다.
일 실시예에 따르면, 상기 제 1 측정부(110)는 시작 신호(IN1)와 중지 신호(IN2) 간의 시간차를 제 1 시간단위로 측정하고, 상기 제 2 측정부(120)는 중지 신호(IN2)와 제 1 딜레이 라인(111)에 의해 지연된 시작 신호 간의 시간차를 제 2 시간단위로 측정할 수 있다.
여기서, 상기 제 1 시간단위는 제 1 딜레이 셀(1111 내지 111l)의 지연시간인 제 1 지연시간(Tc)에 해당하며, 상기 제 2 시간단위는 제 3 지연시간(Ts)과 제 2 지연시간(Tf)의 시간차(Ts - Tf)에 해당할 수 있다.
또한, 상기 제 1 시간단위는 상기 제 2 시간단위보다 더 클 수 있다. 다시 말해, 제 1 측정부(110)는 제 2 측정부(120)보다 더 큰 시간단위로 두 신호 간의 시간차를 측정할 수 있다.
도 4 및 도 5에 도시된 바와 같이, 제 1 지연시간(Tc)이 a△이고, 제 3 지연시간(Ts)이 n△이고, 제 2 지연시간(Tf)이 (n-1)△로 설정되는 경우, 제 1 측정부(110)는 a△의 시간단위로 시작 신호와 중지 신호 간의 시간차를 측정하고, 제 2 측정부(120)는 n△ - (n-1)△ = △의 시간단위로 중지 신호와 지연된 시작 신호 간의 시간차를 측정할 수 있다.
예를 들어, 도 5에 도시된 바와 같이, 좌표 (1,1)에 대응하는 첫 번째 제 2 시간 비교기(1231)는 n△만큼 지연된 중지 신호와 (n-1)△만큼 지연된 시작 신호의 인가 시간을 비교하고, 좌표 (2,2)에 대응하는 제 2 시간 비교기(123m+2)는 2n△만큼 지연된 중지 신호와 2(n-1)△만큼 지연된 시작 신호의 인가 시간을 비교할 수 있다. 이와 같은 방식으로 제 2 측정부(120)는 △의 시간단위로 두 신호 간의 시간차를 측정할 수 있다.
또한, 제 2 측정부(120)에 포함된 제 2 딜레이 라인(121)과 제 3 딜레이 라인(122)이 2차원 좌표평면을 형성하도록 구성됨으로써, 다시 말해 제 2 딜레이 라인(121)에 포함된 하나의 제 2 딜레이 셀이 제 3 딜레이 라인(122)에 포함된 둘 이상의 제 3 딜레이 셀과 매칭되도록 구성됨으로써, 본 발명의 실시예는 보다 적은 딜레이 셀로 보다 많은 출력 비트 수를 구현할 수 있다.
예를 들어, 10 비트의 시간-디지털 변환기를 구현하는 경우, 두 개의 딜레이 라인으로 구성된 버니어(vernier) 시간-디지털 변환기는 총 2048 개의 딜레이 셀이 필요하다. 하지만, 본 발명의 실시예에 따른 시간-디지털 변환기(100)는 70 내지 80 개의 딜레이 셀만을 사용하여도 10 비트의 디지털 코드를 출력할 수 있다. 그 결과, 시간-디지털 변환기를 구현한 칩의 면적과 소비전력량이 종래에 비해 크게 감소하게 된다.
나아가, 본 발명의 실시예에 따르면, 소정의 출력 비트 수를 얻기 위해 요구되는 딜레이 라인의 길이가 짧아지기 때문에, 딜레이 라인에서 나타날 수 있는 예기치 못한 지연으로 인해 시간-디지털 변환기의 선형성이 저하되는 점을 개선할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 멀티플렉서(113)를 나타내는 예시적인 회로도이다.
도 6에 도시된 바와 같이, 본 발명의 다른 실시예에 따르면, 제 1 딜레이 셀(1111 내지 111l)은 제 1 서브 딜레이 셀(1111a 내지 111la)과 제 2 서브 딜레이 셀(1111b 내지 111lb)을 포함할 수 있다.
상기 제 1 서브 딜레이 셀(1111a 내지 111la)은 시작 신호(IN1)를 제 1 시간단위(Tc)의 일부만큼 지연시킬 수 있다. 상기 제 2 서브 딜레이 셀(1111b 내지 111lb)은 상기 제 1 서브 딜레이 셀에 의해 지연된 시작 신호를 제 1 시간단위의 나머지만큼 더 지연시킬 수 있다.
일 실시예에 따르면, 도 6에 도시된 바와 같이, 상기 제 1 서브 딜레이 셀(1111a 내지 111la)과 상기 제 2 서브 딜레이 셀(1111b 내지 111lb)은 제 1 시간단위의 절반(Tc/2)만큼 신호를 지연시킬 수 있다.
또한, 도 6에 도시된 바와 같이, 상기 멀티플렉서(113)는 제 1 서브 딜레이 셀의 출력 신호와, 해당 제 1 서브 딜레이 셀에 입력되는 시작 신호를 입력받는 제 1 시간 비교기의 출력 신호(Qn)를 반전시킨 신호와, 해당 제 1 시간 비교기의 전단에 위치한 이전 제 1 시간 비교기의 출력 신호(Qn -1)를 입력받아 AND 연산을 하는 다수의 AND 게이트(1131 내지 113l)를 포함할 수 있다.
이와 같은 제 1 및 제 2 서브 딜레이와 멀티플렉서의 구성은 제 2 측정부(120)의 측정 범위를 확장시킴으로써, 딜레이 라인이나 멀티플렉서에서 발생할 수 있는 예기치 못한 지연에 의해 시간-디지털 변환기(100)의 선형성이 저하되는 문제를 해결할 수 있다.
다시 도 1을 참조하면, 상기 출력부(130)는 제 1 측정부(110)와 제 2 측정부(120)의 측정 결과를 기반으로 시작 신호(IN1)와 중지 신호(IN2) 간의 최종 시간차를 디지털 코드로 출력할 수 있다.
본 발명의 일 실시예에 따르면, 상기 출력부(130)는 상기 제 1 측정부(110)에서 측정된 시작 신호(IN1)와 중지 신호(IN2) 간의 시간차에서, 상기 제 2 측정부(120)에서 측정된 중지 신호(IN2)와 제 1 딜레이 라인(111)에 의해 지연된 시작 신호 간의 시간차를 감산하여 상기 최종 시간차를 계산하는 계산부를 포함할 수 있다.
이하에서는 본 발명의 일 실시예에 따른 시간-디지털 변환기(100)의 동작을 설명함으로써, 시작 신호와 중지 신호 간의 최종 시간차를 계산하는 과정을 설명하기로 한다.
도 7은 본 발명의 일 실시예에 따른 시간-디지털 변환기(100)의 제 1 측정부(110)가 수행하는 동작을 설명하기 위한 예시적인 타이밍도이다.
도 7에 도시된 실시예에서, 제 1 딜레이 셀(1111 내지 111l)은 신호를 60 ps만큼 지연시켜 출력하며, 시작 신호와 중지 신호 간의 시간차 △t는 145 ps라고 가정한다.
제 1 측정부(110)에 시작 신호(IN1)와 중지 신호(IN2)가 입력되면, 제 1 딜레이 라인(111)은 상기 시작 신호(IN1)를 제 1 지연시간(Tc), 즉 60 ps만큼 지연시켜 출력할 수 있다.
도 7을 참조하여 설명하면, 제 1 딜레이 라인(111)에 포함된 첫 번째 제 1 딜레이 셀(1111)은 시작 신호(IN1)를 60 ps만큼 지연시킨 지연된 시작 신호 1을 출력하고, 두 번째 제 1 딜레이 셀(1112)은 상기 지연된 시작 신호 1을 60 ps만큼 지연시킨 지연된 시작 신호 2를 출력하고, 세 번째 제 1 딜레이 셀(1113)은 상기 지연된 시작 신호 2를 60 ps만큼 지연시킨 지연된 시작 신호 3을 출력할 수 있다.
이 실시예에서, 중지 신호(IN2)는 시작 신호(IN1)보다 145 ps만큼 늦게 인가되기 때문에, 제 1 측정부(110)에 포함된 첫 번째 제 1 시간 비교기(1121)와 두 번째 제 1 시간 비교기(1122)는 논리 레벨이 1인 디지털 신호를 출력하고, 세 번째 제 1 시간 비교기(1123) 내지 l 번째 제 1 시간 비교기(112l)는 논리 레벨이 0인 디지털 신호를 출력할 수 있다.
그 결과, 제 1 측정부(110)는 시작 신호(IN1)와 중지 신호(IN2) 간의 시간차를 측정한 결과로 △t1 = 180 ps를 제공할 수 있다.
또한, 멀티플렉서(113)는 제 1 딜레이 셀(1111 내지 111l)의 출력 신호 중에서 중지 신호(IN2)보다 인가 시간이 늦으면서 상기 중지 신호와의 시간차가 가장 작은 신호, 즉 지연된 시작 신호 3을 선택하여 제 2 측정부(120)로 제공할 수 있다.
도 8은 본 발명의 일 실시예에 따라 제 3 딜레이 라인(122)에 의해 지연되는 중지 신호를 예시적으로 나타내는 타이밍도이고, 도 9는 본 발명의 일 실시예에 따라 제 2 딜레이 라인(121)에 의해 지연되는 시작 신호를 예시적으로 나타내는 타이밍도이고, 도 10은 본 발명의 일 실시예에 따른 제 2 측정부(120)가 수행하는 동작을 설명하기 위한 예시적인 타이밍도이다.
도 8 내지 도 10에 도시된 실시예에서, 제 3 딜레이 셀(1221 내지 122n)은 신호를 60 ps만큼 지연시켜 출력하며, 제 2 딜레이 셀(1211 내지 121m)은 신호를 50 ps만큼 지연시켜 출력하는 것으로 가정한다.
제 2 측정부(120)에 중지 신호(IN2)와 지연된 시작 신호 3이 입력되면, 제 3 딜레이 라인(122)은 상기 중지 신호(IN2)를 제 3 지연시간(Ts), 즉 60 ps만큼 지연시켜 출력할 수 있다.
도 8을 참조하여 설명하면, 제 3 딜레이 라인(122)에 포함된 첫 번째 제 3 딜레이 셀(1221)은 중지 신호(IN2)를 60 ps만큼 지연시킨 지연된 중지 신호 1을 출력하고, 두 번째 제 3 딜레이 셀(1222)은 상기 지연된 중지 신호 1을 60 ps만큼 지연시킨 지연된 중지 신호 2를 출력하고, 세 번째 제 3 딜레이 셀(1223)은 상기 지연된 중지 신호 2를 60 ps만큼 지연시킨 지연된 중지 신호 3을 출력하고, 네 번째 제 3 딜레이 셀(1224)은 상기 지연된 중지 신호 3을 60 ps만큼 지연시킨 지연된 중지 신호 4를 출력할 수 있다.
또한, 도 9를 참조하여 설명하면, 제 2 딜레이 라인(121)에 포함된 첫 번째 제 2 딜레이 셀(1211)은 지연된 시작 신호 3을 50 ps만큼 지연시킨 지연된 시작 신호 3-1을 출력하고, 두 번째 제 2 딜레이 셀(1212)은 상기 지연된 시작 신호 3-1을 50 ps만큼 지연시킨 지연된 시작 신호 3-2를 출력하고, 세 번째 제 2 딜레이 셀(1213)은 상기 지연된 시작 신호 3-2를 50 ps만큼 지연시킨 지연된 시작 신호 3-3을 출력하고, 네 번째 제 2 딜레이 셀(1214)은 상기 지연된 시작 신호 3-3을 50 ps만큼 지연시킨 지연된 시작 신호 3-4를 출력할 수 있다.
이 실시예에서, 지연된 시작 신호 3은 중지 신호(IN2)보다 35 ps만큼 늦게 인가되기 때문에, 도 10에 도시된 바와 같이 중지 신호(IN2)가 240 ps만큼 지연되고 상기 지연된 시작 신호 3이 200 ps만큼 지연되어야 중지 신호와 시작 신호 간의 인가 시간 역전이 발생할 수 있다.
따라서, 제 2 측정부(120)에 포함된 첫 번째 제 2 시간 비교기(1231), m+2 번째 제 2 시간 비교기(123m+2) 및 2m+3 번째 제 2 시간 비교기(1232m+3)는 논리 레벨이 1인 디지털 신호를 출력하고, 3m+4 번째 제 2 시간 비교기(1233m+4)는 논리 레벨이 0인 디지털 신호를 출력할 수 있다.
그 결과, 제 2 측정부(120)는 중지 신호(IN2)와 지연된 시작 신호 3 간의 시간차를 측정한 결과로 △t2 = 40 ps를 제공할 수 있다.
상기 출력부(130)는 상기 제 1 측정부(110)의 측정 결과 △t1와 상기 제 2 측정부(120)의 측정 결과 △t2를 기반으로 시작 신호(IN1)와 중지 신호(IN2) 간의 최종 시간차를 계산할 수 있다.
예를 들어, 상기 출력부(130)에 포함된 계산부는 제 1 측정부(110)에서 측정된 시간차 △t1에서, 제 2 측정부(120)에서 측정된 시간차 △t2를 감산하여 상기 최종 시간차(즉, △t2 - △t1)를 계산할 수 있다. 도 7 내지 도 10에 도시된 실시예에 따르면, 상기 최종 시간차는 180 - 40 = 140 ps로 계산될 수 있다.
상기 출력부(130)는 상기 계산된 최종 시간차를 디지털 코드로 출력할 수 있다.
일 실시예에 따르면, 상기 출력부(130)는 제 1 및 제 2 시간 비교기가 출력한 디지털 신호로 구성된 써모미터 코드(thermometer code)를 바이너리 코드(binary code)로 변환하는 써모미터-바이너리 인코더를 포함할 수 있다.
도 11은 본 발명의 다른 실시예에 따른 시간-디지털 변환기의 예시적인 블록도이다.
도 11에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 시간-디지털 변환기(1000)는 변환부(100), 클럭 수 측정부(200), 인터페이스부(300) 및 출력 로직부(400)를 포함할 수 있다.
상기 클럭 수 측정부(200)는 시작 신호와 중지 신호 사이의 클럭 수를 측정할 수 있다. 상기 인터페이스부(300)는 상기 중지 신호를 지연시켜 지연 신호를 출력할 수 있다. 상기 변환부(100)는 상기 중지 신호와 상기 지연 신호 간의 시간차를 측정하여 디지털 코드로 변환할 수 있다. 상기 출력 로직부(400)는 상기 클럭 수와 상기 시간차를 기반으로 상기 시작 신호와 상기 중지 신호 간의 시간차를 디지털 코드로 출력할 수 있다.
도 12는 본 발명의 다른 실시예에 따른 시간-디지털 변환기(1000)의 예시적인 회로도이다.
도 12에 도시된 바와 같이, 일 실시예에 따르면, 상기 클럭 수 측정부(200)는 AND 게이트(210) 및 카운터(220)를 포함할 수 있다.
상기 AND 게이트(210)는 시작 신호와, 중지 신호를 반전시킨 신호를 AND 연산하여 인에이블 신호를 생성할 수 있다. 상기 카운터(220)는 상기 인에이블 신호와 클럭 신호를 입력받아 상기 인에이블 신호가 인가되는 동안 입력된 클럭의 수를 카운팅할 수 있다.
이와 같이, 상기 클럭 수 측정부(200)는 AND 게이트(210)와 카운터(220)를 이용하여 시작 신호와 중지 신호 사이에 있는 클럭의 수를 측정할 수 있으나, 상기 클럭 수 측정부의 구성은 이에 제한되지 않고 시작 신호와 중지 신호 사이의 클럭 수를 측정하는 다른 구성을 가질 수도 있다.
다시 도 12를 참조하면, 상기 인터페이스부(300)는 중지 신호를 데이터(D)로 입력받고, 클럭 신호를 클럭(CLK)으로 입력받는 제 1 D 플립플롭(310), 및 상기 제 1 D 플립플롭(310)의 출력 신호를 데이터(D)로 입력받고, 상기 클럭 신호를 클럭(CLK)으로 입력받아, 지연 신호를 출력하는 제 2 D 플립플롭(320)을 포함할 수 있다.
도 12에 도시된 인터페이스부(300)는 두 개의 D 플립플롭을 이용하여 중지 신호를 지연시켰으나, D 플립플롭의 개수는 이에 제한되지 않고 하나 또는 셋 이상일 수도 있으며, 실시예에 따라 상기 인터페이스부(300)는 중지 신호를 지연시키는 다른 구성을 가질 수도 있다.
상기 변환부(100)는 중지 신호와 상기 지연 신호 간의 시간차를 측정하여 디지털 코드로 변환할 수 있다.
일 실시예에 따르면, 상기 변환부(100)는 도 1 내지 도 10을 참조하여 설명한 본 발명의 일 실시예에 따른 시간-디지털 변환기와 동일한 구성을 가질 수 있으나, 이에 제한되지는 않는다.
상기 변환부(100)가 본 발명의 일 실시예에 따른 시간-디지털 변환기와 동일한 구성을 갖는 경우, 상기 변환부(100)는 제 1 측정부(110), 제 2 측정부(120) 및 출력부(130)를 포함할 수 있다. 하지만, 시작 신호와 중지 신호 간의 시간차를 측정하는 본 발명의 일 실시예에 따른 시간-디지털 변환기와 달리, 상기 변환부(100)는 중지 신호와 상기 중지 신호를 지연시킨 지연 신호 간의 시간차를 측정한다.
이 경우, 상기 변환부(100)에 포함된 제 1 측정부(110)는 제 1 딜레이 라인을 이용하여 중지 신호와 지연 신호 간의 시간차를 제 1 시간단위로 측정하며, 제 2 측정부(120)는 제 2 딜레이 라인 및 제 3 딜레이 라인을 이용하여 지연 신호와 상기 제 1 딜레이 라인에 의해 지연된 중지 신호 간의 시간차를 제 2 시간단위로 측정하며, 출력부(130)는 제 1 측정부(110) 및 제 2 측정부(120)의 측정 결과를 기반으로 중지 신호와 지연 신호 간의 최종 시간차를 디지털 코드로 출력할 수 있다.
다시 도 12를 참조하면, 상기 출력 로직부(400)는 클럭 수 측정부(200)가 측정한 클럭 수에 상기 인터페이스부(300)에 포함된 D 플립플롭의 개수(예컨대, 도 12에서는 2)를 더하고, 변환부(100)가 측정한 중지 신호와 지연 신호 간의 시간차에 해당하는 디지털 코드를 감산하여, 시작 신호와 중지 신호 간의 시간차에 해당하는 디지털 코드를 출력할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 시간-디지털 변환기(1000)의 동작을 설명하기 위한 예시적인 타이밍도이다. 도 13에 도시된 실시예에서 클럭 신호의 주기는 T이며, 시작 신호와 중지 신호 간의 시간차는 8.35T라고 가정한다.
도 13을 참조하여 설명하면, 상기 AND 게이트(210)는 시작 신호와 중지 신호를 반전시킨 신호를 AND 연산하여 인에이블 신호를 생성할 수 있다. 따라서, 상기 인에이블 신호는 시작 신호의 상승 에지에서 상승하고, 중지 신호의 상승 에지에서 하강한다.
상기 카운터(220)는 인에이블 신호와 클럭 신호를 입력받으며, 상기 인에이블 신호가 인가되는 동안 입력된 클럭의 개수를 카운팅할 수 있다. 도 13에 도시된 실시예에서, 상기 카운터(220)는 클럭 신호의 상승 에지마다 출력값을 1씩 증가시켜 8에 해당하는 비트를 출력한다.
상기 제 1 D 플립플롭(310)은 중지 신호를 데이터(D)로 입력받고, 클럭 신호를 클럭(CLK)으로 입력받아, 클럭이 인가되면 데이터로 입력된 신호를 Q에서 출력한다. 도 13을 참조하면, 제 1 D 플립플롭(310)은 8 번째 클럭이 인가된 후 중지 신호를 데이터(D)로 입력받아 9 번째 클럭이 인가될 때 신호를 출력한다.
상기 제 2 D 플립플롭(320)은 제 1 D 플립플롭(310)의 출력 신호를 데이터(D)로 입력받고, 클럭 신호를 클럭(CLK)으로 입력받아, 지연 신호를 출력한다. 도 13을 참조하면, 제 2 D 플립플롭(320)은 9 번째 클럭이 인가될 때 제 1 D 플립플롭(310)의 출력 신호를 데이터(D)로 입력받아 10 번째 클럭이 인가될 때 지연 신호를 출력한다.
상기 변환부(100)는 중지 신호와 지연 신호 간의 시간차에 해당하는 디지털 코드를 출력한다. 도 13을 참조하면, 상기 변환부(100)는 중지 신호와 지연 신호 간의 시간차로 1.65T에 해당하는 디지털 코드를 출력한다.
상기 출력 로직부(400)는 카운터(220)가 출력한 클럭 수에 해당하는 비트에, 인터페이스부(300)에 포함된 D 플립플롭의 개수에 해당하는 비트를 더하고, 그러고 나서 변환부(100)가 출력한 중지 신호와 지연 신호 간의 시간차에 해당하는 디지털 코드를 감산한다. 예를 들어, 도 13을 참조하면, 상기 출력 로직부(400)는 시작 신호와 중지 신호 사이의 클럭 수에 해당하는 8에 D 플립플롭(310, 320)의 개수인 2를 더하여 10을 계산하고, 중지 신호와 지연 신호 간의 시간차에 해당하는 1.65를 감산하여 8.35를 출력할 수 있다.
이와 같이, 본 발명의 다른 실시예에 따른 시간-디지털 변환기(1000)는 변환기 외에 카운터를 더 이용함으로써, 변환기만을 이용하는 경우보다 더 적은 하드웨어로 더 넓은 시간범위를 측정할 수 있다.
이상, 서로 다른 시간단위로 두 신호의 시간차를 측정하는 두 개의 측정부를 포함하는 시간-디지털 변환기가 설명되었다. 상기 시간-디지털 변환기는 두 개의 측정부에 사용된 세 개의 딜레이 라인으로 3차원의 시간-디지털 변환 공간을 구성하여, 시간-디지털 변환기를 구현하기 위해 요구되는 딜레이 셀의 개수를 크게 줄일 수 있다. 또한, 시간-디지털 변환기의 칩 면적과 소비전력량이 감소할 수 있으며, 시간-디지털 변환기에서 발생될 수 있는 예기치 못한 지연으로 인해 선형성이 저하되는 것을 개선할 수 있다.
100, 1000: 시간-디지털 변환기
110: 제 1 측정부
120: 제 2 측정부
130: 출력부
200: 클럭 수 측정부
300: 인터페이스부
400: 출력 로직부

Claims (27)

  1. 제 1 딜레이 라인을 이용하여 시작 신호와 중지 신호 간의 시간차를 제 1 시간단위로 측정하는 제 1 측정부;
    제 2 딜레이 라인 및 제 3 딜레이 라인을 이용하여 상기 중지 신호와 상기 제 1 딜레이 라인에 의해 지연된 시작 신호 간의 시간차를 제 2 시간단위로 측정하며, 상기 제 2 딜레이 라인에 포함된 하나의 딜레이 셀의 출력 신호는 상기 제 3 딜레이 라인에 포함된 둘 이상의 딜레이 셀의 출력 신호와 비교되는 제 2 측정부; 및
    상기 제 1 측정부가 측정한 시작 신호와 중지 신호 간의 시간차, 및 상기 제 2 측정부가 측정한 중지 신호와 제 1 딜레이 라인에 의해 지연된 시작 신호 간의 시간차를 기반으로 상기 시작 신호와 상기 중지 신호 간의 최종 시간차를 디지털 코드로 출력하는 출력부;
    를 포함하는 시간-디지털 변환기.
  2. 제 1 항에 있어서,
    상기 제 1 측정부는:
    상기 시작 신호를 입력받으며, 입력 신호를 상기 제 1 시간단위만큼 지연시키는 딜레이 셀이 다수 개 종속 연결된 제 1 딜레이 라인;
    상기 제 1 딜레이 라인의 딜레이 셀에 의해 지연된 시작 신호의 인가 시간을 상기 중지 신호의 인가 시간과 비교하여 디지털 신호를 출력하는 다수의 시간 비교기; 및
    상기 시간 비교기가 출력한 디지털 신호에 따라 상기 다수의 딜레이 셀에 의해 지연된 시작 신호 중 하나를 선택하는 멀티플렉서;
    를 포함하는 시간-디지털 변환기.
  3. 제 2 항에 있어서,
    상기 시간 비교기는:
    상기 딜레이 셀에 의해 지연된 시작 신호를 상기 중지 신호보다 먼저 입력받는 경우 논리 레벨이 1인 디지털 신호를 출력하고,
    상기 딜레이 셀에 의해 지연된 시작 신호를 상기 중지 신호보다 나중에 입력받는 경우 논리 레벨이 0인 디지털 신호를 출력하는 시간-디지털 변환기.
  4. 제 3 항에 있어서,
    상기 시간 비교기는:
    상기 딜레이 셀에 의해 지연된 시작 신호를 데이터로 입력받고, 상기 중지 신호를 클럭으로 입력받는 D 플립플롭인 시간-디지털 변환기.
  5. 제 3 항에 있어서,
    상기 멀티플렉서는:
    논리 레벨이 0인 디지털 신호를 출력하는 시간 비교기가 입력받는 지연된 시작 신호 중에서 가장 먼저 인가되는 신호를 선택하여 상기 제 2 측정부로 제공하는 시간-디지털 변환기.
  6. 제 5 항에 있어서,
    상기 멀티플렉서는:
    딜레이 셀의 출력 신호와, 해당 딜레이 셀의 출력 신호를 입력받은 시간 비교기의 출력 신호를 반전시킨 신호와, 해당 시간 비교기의 전단에 위치한 이전 시간 비교기의 출력 신호를 입력받아 AND 연산하는 다수의 AND 게이트를 포함하는 시간-디지털 변환기.
  7. 제 1 항에 있어서,
    상기 제 2 측정부는:
    상기 제 1 딜레이 라인에 의해 지연된 시작 신호를 입력받으며, 입력 신호를 제 2 지연시간만큼 지연시키는 딜레이 셀이 다수 개 종속 연결된 제 2 딜레이 라인;
    상기 중지 신호를 입력받으며, 입력 신호를 제 3 지연시간만큼 지연시키는 딜레이 셀이 다수 개 종속 연결된 제 3 딜레이 라인; 및
    상기 제 2 딜레이 라인의 딜레이 셀에 의해 지연된 시작 신호의 인가 시간을 상기 제 3 딜레이 라인의 딜레이 셀에 의해 지연된 중지 신호의 인가 시간과 비교하여 디지털 신호를 출력하는 다수의 시간 비교기;
    를 포함하는 시간-디지털 변환기.
  8. 제 7 항에 있어서,
    상기 제 2 시간단위는 상기 제 3 지연시간과 상기 제 2 지연시간의 시간차인 시간-디지털 변환기.
  9. 제 1 항에 있어서,
    상기 제 1 시간단위는 상기 제 2 시간단위보다 더 큰 시간-디지털 변환기.
  10. 제 7 항에 있어서,
    상기 다수의 시간 비교기는:
    상기 제 2 딜레이 라인으로부터 출력된 하나의 지연된 시작 신호를 상기 제 3 딜레이 라인으로부터 출력된 다수의 지연된 중지 신호와 비교하도록 구성된 시간-디지털 변환기.
  11. 제 7 항에 있어서,
    상기 시간 비교기는:
    상기 제 3 딜레이 라인의 딜레이 셀에 의해 지연된 중지 신호를 상기 제 2 딜레이 라인의 딜레이 셀에 의해 지연된 시작 신호보다 먼저 입력받는 경우 논리 레벨이 1인 디지털 신호를 출력하고,
    상기 제 3 딜레이 라인의 딜레이 셀에 의해 지연된 중지 신호를 상기 제 2 딜레이 라인의 딜레이 셀에 의해 지연된 시작 신호보다 나중에 입력받는 경우 논리 레벨이 0인 디지털 신호를 출력하는 시간-디지털 변환기.
  12. 제 11 항에 있어서,
    상기 시간 비교기는:
    상기 제 3 딜레이 라인의 딜레이 셀에 의해 지연된 중지 신호를 데이터로 입력받고, 상기 제 2 딜레이 라인의 딜레이 셀에 의해 지연된 시작 신호를 클럭으로 입력받는 D 플립플롭인 시간-디지털 변환기.
  13. 제 2 항에 있어서,
    상기 딜레이 셀은:
    상기 시작 신호를 상기 제 1 시간단위의 일부만큼 지연시키는 제 1 서브 딜레이 셀; 및
    상기 제 1 서브 딜레이 셀에 의해 지연된 시작 신호를 상기 제 1 시간단위의 나머지만큼 더 지연시키는 제 2 서브 딜레이 셀;
    을 포함하는 시간-디지털 변환기.
  14. 제 13 항에 있어서,
    상기 멀티플렉서는:
    제 1 서브 딜레이 셀의 출력 신호와, 해당 제 1 서브 딜레이 셀에 입력되는 시작 신호를 입력받는 시간 비교기의 출력 신호를 반전시킨 신호와, 해당 시간 비교기의 전단에 위치한 이전 시간 비교기의 출력 신호를 입력받아 AND 연산하는 다수의 AND 게이트를 포함하는 시간-디지털 변환기.
  15. 제 1 항에 있어서,
    상기 출력부는:
    상기 제 1 측정부에서 측정된 시작 신호와 중지 신호 간의 시간차에서, 상기 제 2 측정부에서 측정된 중지 신호와 제 1 딜레이 라인에 의해 지연된 시작 신호 간의 시간차를 감산하여 상기 최종 시간차를 계산하는 계산부를 포함하는 시간-디지털 변환기.
  16. 다수의 제 1 딜레이 셀이 종속 접속되어 구성되며, 시작 신호를 입력받아 상기 제 1 딜레이 셀을 지날 때마다 상기 시작 신호를 제 1 지연시간만큼 지연시켜 출력하는 제 1 딜레이 라인;
    상기 제 1 딜레이 셀의 출력 신호와 중지 신호를 입력받아 두 신호의 인가 시간을 비교하는 다수의 제 1 시간 비교기;
    상기 제 1 시간 비교기의 출력 신호를 이용하여 상기 다수의 제 1 딜레이 셀의 출력 신호 중에서 상기 중지 신호보다 인가 시간이 늦으면서 상기 중지 신호와의 시간차가 가장 작은 신호를 선택하는 멀티플렉서;
    다수의 제 2 딜레이 셀이 종속 접속되어 구성되며, 상기 멀티플렉서가 선택한 신호를 입력받아 상기 제 2 딜레이 셀을 지날 때마다 상기 멀티플렉서가 선택한 신호를 제 2 지연시간만큼 지연시켜 출력하는 제 2 딜레이 라인;
    다수의 제 3 딜레이 셀이 종속 접속되어 구성되며, 상기 중지 신호를 입력받아 상기 제 3 딜레이 셀을 지날 때마다 상기 중지 신호를 제 3 지연시간만큼 지연시켜 출력하는 제 3 딜레이 라인; 및
    상기 제 2 딜레이 셀의 출력 신호와 상기 제 3 딜레이 셀의 출력 신호를 입력받아 두 신호의 인가 시간을 비교하는 다수의 제 2 시간 비교기를 포함하며,
    상기 제 2 딜레이 라인에 포함된 하나의 제 2 딜레이 셀의 출력 신호는 상기 제 3 딜레이 라인에 포함된 둘 이상의 제 3 딜레이 셀의 출력 신호와 비교되는 시간-디지털 변환기.
  17. 제 16 항에 있어서,
    상기 제 1 시간 비교기는:
    상기 제 1 딜레이 셀의 출력 신호를 데이터로 입력받고, 상기 중지 신호를 클럭으로 입력받으며,
    상기 제 1 딜레이 셀의 출력 신호를 상기 중지 신호보다 먼저 입력받으면 논리 레벨이 1인 디지털 신호를 출력하고,
    상기 제 1 딜레이 셀의 출력 신호를 상기 중지 신호보다 나중에 입력받으면 논리 레벨이 0인 디지털 신호를 출력하는 D 플립플롭인 시간-디지털 변환기.
  18. 제 16 항에 있어서,
    상기 멀티플렉서는:
    제 1 딜레이 셀의 출력 신호와, 해당 제 1 딜레이 셀의 출력 신호를 입력받은 제 1 시간 비교기의 출력 신호를 반전시킨 신호와, 해당 제 1 시간 비교기의 전단에 위치한 이전 제 1 시간 비교기의 출력 신호를 입력받아 AND 연산하는 다수의 AND 게이트를 포함하는 시간-디지털 변환기.
  19. 제 16 항에 있어서,
    상기 제 2 시간 비교기는:
    상기 제 3 딜레이 셀의 출력 신호를 데이터로 입력받고, 상기 제 2 딜레이 셀의 출력 신호를 클럭으로 입력받으며,
    상기 제 3 딜레이 셀의 출력 신호를 상기 제 2 딜레이 셀의 출력 신호보다 먼저 입력받으면 논리 레벨이 1인 디지털 신호를 출력하고,
    상기 제 3 딜레이 셀의 출력 신호를 상기 제 2 딜레이 셀의 출력 신호보다 나중에 입력받으면 논리 레벨이 0인 디지털 신호를 출력하는 D 플립플롭인 시간-디지털 변환기.
  20. 제 16 항에 있어서,
    상기 제 1 딜레이 셀은:
    상기 시작 신호를 상기 제 1 지연시간의 절반만큼 지연시키는 제 1 서브 딜레이 셀; 및
    상기 제 1 서브 딜레이 셀에 의해 지연된 시작 신호를 상기 제 1 지연시간의 절반만큼 더 지연시키는 제 2 서브 딜레이 셀;
    을 포함하는 시간-디지털 변환기.
  21. 제 20 항에 있어서,
    상기 멀티플렉서는:
    제 1 서브 딜레이 셀의 출력 신호와, 해당 제 1 서브 딜레이 셀에 입력되는 시작 신호를 입력받는 제 1 시간 비교기의 출력 신호를 반전시킨 신호와, 해당 제 1 시간 비교기의 전단에 위치한 이전 제 1 시간 비교기의 출력 신호를 입력받아 AND 연산하는 다수의 AND 게이트를 포함하는 시간-디지털 변환기.
  22. 제 16 항에 있어서,
    상기 제 1 시간 비교기 및 상기 제 2 시간 비교기의 출력 신호를 기반으로 상기 시작 신호와 상기 중지 신호 간의 시간차를 디지털 코드로 출력하는 출력부를 더 포함하는 시간-디지털 변환기.
  23. 제 22 항에 있어서,
    상기 출력부는, 써모미터 코드(thermometer code)를 바이너리 코드(binary code)로 변환하는 인코더를 포함하는 시간-디지털 변환기.
  24. 시작 신호와 중지 신호 사이의 클럭 수를 측정하는 클럭 수 측정부;
    상기 중지 신호를 지연시켜 지연 신호를 출력하는 인터페이스부;
    상기 중지 신호와 상기 지연 신호 간의 시간차를 측정하여 디지털 코드로 변환하는 변환부; 및
    상기 클럭 수와 상기 시간차를 기반으로 상기 시작 신호와 상기 중지 신호 간의 시간차를 디지털 코드로 출력하는 출력 로직부를 포함하며,
    상기 변환부는:
    제 1 딜레이 라인을 이용하여 상기 중지 신호와 상기 지연 신호 간의 시간차를 제 1 시간단위로 측정하는 제 1 측정부;
    제 2 딜레이 라인 및 제 3 딜레이 라인을 이용하여 상기 지연 신호와 상기 제 1 딜레이 라인에 의해 지연된 중지 신호 간의 시간차를 제 2 시간단위로 측정하며, 상기 제 2 딜레이 라인에 포함된 하나의 딜레이 셀은 상기 제 3 딜레이 라인에 포함된 둘 이상의 딜레이 셀과 매칭되는 제 2 측정부; 및
    상기 제 1 측정부가 측정한 중지 신호와 지연 신호 간의 시간차, 및 상기 제 2 측정부가 측정한 지연 신호와 제 1 딜레이 라인에 의해 지연된 중지 신호 간의 시간차를 기반으로 상기 중지 신호와 상기 지연 신호 간의 최종 시간차를 디지털 코드로 출력하는 출력부;
    를 포함하는 시간-디지털 변환기.
  25. 제 24 항에 있어서,
    상기 클럭 수 측정부는:
    상기 시작 신호와, 상기 중지 신호를 반전시킨 신호를 AND 연산하여 인에이블 신호를 생성하는 AND 게이트; 및
    상기 인에이블 신호와 클럭 신호를 입력받아 상기 인에이블 신호가 인가되는 동안 입력된 클럭의 수를 카운팅하는 카운터;
    를 포함하는 시간-디지털 변환기.
  26. 제 24 항에 있어서,
    상기 인터페이스부는:
    상기 중지 신호를 데이터로 입력받고, 클럭 신호를 클럭으로 입력받는 제 1 D 플립플롭; 및
    상기 제 1 D 플립플롭의 출력 신호를 데이터로 입력받고, 상기 클럭 신호를 클럭으로 입력받아, 상기 지연 신호를 출력하는 제 2 D 플립플롭;
    을 포함하는 시간-디지털 변환기.
  27. 제 24 항에 있어서,
    상기 출력 로직부는:
    상기 클럭 수에 해당하는 비트에, 상기 인터페이스부에 포함된 D 플립플롭의 개수에 해당하는 비트를 더하고, 상기 중지 신호와 상기 지연 신호 간의 시간차에 해당하는 비트를 감산하는 시간-디지털 변환기.
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