WO2017029984A1 - アナログデジタル変換器 - Google Patents

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Definitions

  • the present invention relates to an analog-digital converter (AD converter).
  • AD converter analog-digital converter
  • the single-slope AD converter is an AD converter having a small area and low power consumption, but has a drawback that the conversion speed is low. For this reason, conventionally, the use of the single slope AD converter has been limited to an image sensor or the like.
  • FIG. 9A is a diagram illustrating a configuration example of a single slope AD converter
  • FIG. 9B is a diagram illustrating an operation principle of the single slope AD converter.
  • a single slope AD converter shown in FIG. 9A includes a track-and-hold (TH) circuit 91, a comparator 92, a ramp circuit (RAMP) 93, and a time-to-digital converter (time-to-digital converter: TDC). 94.
  • TH track-and-hold
  • RAMP ramp circuit
  • TDC time-to-digital converter
  • the track-and-hold circuit 91 includes a switch SW91 that is on / off controlled by a clock signal CK and transmits an analog input signal VIN, and a holding capacitor C91 that holds the analog input signal VIN transmitted through the switch SW91.
  • the comparator 92 compares the input potential V sam with the reference potential Vref and outputs a signal S91 according to the comparison result.
  • the input potential V sam is a potential corresponding to the analog input signal VIN input and held by the track and hold circuit 91, and decreases at a constant speed by the ramp circuit 93 during the comparison period in the AD conversion operation.
  • the ramp circuit 93 includes a switch SW92 and a current source IS91 connected to the input node of the input potential V sam via the switch SW92.
  • Lamp circuit 93 during the comparison operation of the AD conversion processing, a current source IS91 the switch SW92 is turned on is connected to the input node of the input voltage V sam, lowers the input voltage V sam at a constant speed.
  • the time-digital converter 94 converts the time difference indicated by the signal S91 output from the comparator 92 into a digital value and outputs it as a digital signal DOUT.
  • the single slope AD converter shown in FIG. 9A receives the input analog input signal VIN at time T91 to T92 when the clock signal CK is at a high level. To sample. After the analog input signal VIN is sampled by the track and hold circuit 91, the comparison operation of the AD conversion processing is started from time T93, and the input potential V sam corresponding to the sampled analog input signal VIN is set at a constant speed by the ramp circuit 93. Reduce with.
  • the signal S91 output from the comparator 92 is the input potential Since V sam is higher than the reference potential Vref, it is at a high level (time T93). Thereafter, when the input potential V sam decreases and the input potential V sam becomes equal to the reference potential Vref, the signal S91 output from the comparator 92 becomes a low level (time T94).
  • the digital value DOUT2 obtained by AD converting the analog input signal VIN sampled at times T91 to T92 is output as the digital signal DOUT.
  • the digital value DOUT1 is an AD conversion result of the analog input signal VIN sampled one time before.
  • the maximum of the time t sam can be expressed as 2 n ⁇ t.
  • the time t sam (max) is 102.4 ns. Since the sampling period Ts of the input signal in the AD converter is substantially equal to the sum of the track period t tr and the time t sam (max), the sampling frequency of the AD converter is 10 MHz or less.
  • the single slope type AD converter has few components, and the circuit area and power consumption are small. However, since the conversion time increases exponentially with respect to the accuracy (number of bits), it is difficult to increase the speed. Met.
  • An object of the present invention is to provide an AD converter capable of performing AD conversion at high speed with a small area and low power consumption.
  • An analog-to-digital converter is an analog-to-digital converter that converts an input analog input signal into a digital signal, a track-and-hold circuit that samples the analog input signal, and the sampled analog input signal And a plurality of comparators for comparing the input potential and the reference potential, and based on the outputs of the plurality of comparators, a higher-order side of the digital signal is input.
  • a parallel type analog-to-digital converter that determines a value of a predetermined number of bits, and the input potential corresponding to the sampled analog input signal is lowered at a constant rate and determined by the parallel type analog-to-digital converter The time until the reference potential corresponding to the value becomes equal to the reference potential is converted into a digital value and the digital potential is And having a single-slope analog-to-digital converter for determining the remaining value of the lower side of the item.
  • a parallel analog-digital converter and a single-slope analog-digital converter are combined, the higher-order conversion of the digital signal is performed by the parallel-type analog-digital converter, and the lower-order conversion is performed by the single-slope analog-digital converter.
  • the number of bits of the single slope type analog-digital converter can be reduced, and an analog-digital converter capable of performing high-speed analog-digital conversion with a small area and low power consumption can be provided. .
  • FIG. 1A is a diagram schematically illustrating an analog-digital converter according to an embodiment of the present invention.
  • FIG. 1B is a diagram for explaining the operation of the analog-digital converter shown in FIG. 1A.
  • FIG. 2A is a diagram illustrating a configuration example of the analog-digital converter according to the first embodiment.
  • FIG. 2B is a diagram for explaining the operation of the comparator in the first embodiment.
  • FIG. 3 is a diagram illustrating a configuration example of the comparator according to the first embodiment.
  • FIG. 4A is a diagram illustrating a configuration example of the detection circuit according to the first embodiment.
  • FIG. 4B is a timing chart illustrating an operation example of the detection circuit according to the first embodiment.
  • FIG. 5 is a diagram illustrating a configuration example of the time-digital converter according to the first embodiment.
  • FIG. 6A is a diagram showing another configuration example of the time-digital converter in the first embodiment.
  • FIG. 6B is a diagram illustrating time resolution in the time-digital converter shown in FIG. 6A.
  • FIG. 7A is a diagram illustrating an example of a digital signal with respect to an analog input signal.
  • FIG. 7B is a diagram for explaining an example of error correction in the analog-digital converter according to the first embodiment.
  • FIG. 7C is a diagram illustrating current amount adjustment related to error correction.
  • FIG. 8 is a timing chart showing an operation example of the analog-digital converter in the first embodiment.
  • FIG. 8 is a timing chart showing an operation example of the analog-digital converter in the first embodiment.
  • FIG. 9A is a diagram illustrating a configuration example of a single slope type analog-digital converter.
  • FIG. 9B is a diagram for explaining the operation of the single slope type analog-digital converter.
  • FIG. 10 is a diagram illustrating a configuration example of the analog-digital converter according to the second embodiment.
  • FIG. 11 is a diagram illustrating a configuration example of a discrete time comparator according to the second embodiment.
  • FIG. 12 is a diagram illustrating another configuration example of the analog-digital converter according to the second embodiment.
  • FIG. 13 is a diagram illustrating a configuration example of a capacitive DA converter according to the second embodiment.
  • FIG. 1A is a schematic diagram illustrating an analog-digital converter (AD converter) according to an embodiment of the present invention.
  • the AD converter in this embodiment has a track and hold circuit 11 and AD converters 12 and 13 as shown in FIG. 1A, and an input analog input signal VIN is converted into an n-bit (n is a natural number) digital signal DOUT. Convert to [n-1: 0] and output.
  • the track and hold (TH) circuit 11 is controlled by the clock signal CK, samples the input analog input signal VIN, and supplies it to the AD converters 12 and 13. For example, as shown in FIG. 1B, the track and hold circuit 11 enters the track mode when the clock signal CK is at a high level, and transmits and outputs the analog input signal VIN. The track and hold circuit 11 is in the hold mode when the clock signal CK is at a low level, and holds the analog input signal VIN transmitted in the track mode.
  • the AD converter (CADC) 12 is a parallel AD converter having (n ⁇ m) bits (m is a natural number smaller than n).
  • the AD converter (CADC) 12 performs AD conversion (for determining the value of (n ⁇ m) bits) for the upper (n ⁇ m) bits of the digital signal DOUT [n ⁇ 1: 0].
  • Process. As shown in an example in FIG. 1B, the AD converter (CADC) 12 is configured so that any one of a plurality of reference potentials set so that the potential V sam of the sampled analog input signal VIN has a constant potential difference. By determining whether it exists between the reference potentials, the value of the output digital signal DOUT [n ⁇ 1: m] is determined.
  • the AD converter (FADC) 13 is an m-bit single slope AD converter.
  • the AD converter (FADC) 13 performs AD conversion processing (for determining the value of m bits) for the lower m bits of the digital signal DOUT [n ⁇ 1: 0].
  • the AD converter (FADC) 13 reduces the potential V sam of the sampled analog input signal VIN at a constant speed, and the time until the reference potential lower than the potential V sam becomes equal to the maximum reference potential. Is converted into a digital value to determine the value of the output digital signal DOUT [m ⁇ 1: 0]. As a result, the AD converter (FADC) 13, as shown in FIG.
  • V res between sam and a reference potential lower than its potential V sam is AD-converted to determine the value of the output digital signal DOUT [m ⁇ 1: 0] To do.
  • AD conversion is performed by combining the (n ⁇ m) -bit parallel AD converter and the m-bit single slope AD converter, and the analog input signal VIN is converted into the n-bit digital signal DOUT. Convert to [n-1: 0]. Conversion from the analog input signal VIN to the digital signal DOUT [n-1: 0] is performed by a parallel AD converter excellent in high-speed performance, and the residual component is converted by a single slope AD converter. Do.
  • an n-bit AD converter is composed of a (n ⁇ m) -bit parallel AD converter and an m-bit single-slope AD converter, so that only an n-bit single-slope AD converter is used. Compared to the case, the comparison operation period of the AD conversion processing in the single slope AD converter can be shortened to about 1 ⁇ 2 nm .
  • FIG. 2A is a diagram illustrating a configuration example of the AD converter according to the first embodiment.
  • FIG. 2A shows an example of an AD converter that converts an input analog input signal VIN into an 8-bit digital signal DOUT [7: 0].
  • the AD conversion processing for the upper 2 bits DOUT [7: 6] of the digital signal DOUT [7: 0] is performed by the parallel AD converter, and the lower 6 bits DOUT [5: 0] is performed by a single slope AD converter.
  • 2A includes a control circuit 21, a track and hold circuit 22, comparators 23-0, 23-1, 23-2, 23-3, a ramp circuit 24, and a detection circuit. 25, and a time-to-digital converter 26.
  • the function as the parallel AD converter is realized by the comparators 23-0 to 23-3 and the detection circuit 25, and the function as the single slope AD converter is configured as the comparators 23-0 to 23-3, the ramp. This is realized by the circuit 24, the detection circuit 25, the time-digital converter 26, and the like.
  • the control circuit 21 comprehensively controls AD conversion processing from the analog input signal VIN to the digital signal DOUT.
  • the control circuit 21 outputs a clock signal CK for controlling the operation of the track and hold circuit 22 and a start signal START for controlling the operations of the ramp circuit 24 and the time-digital converter 26.
  • a track-and-hold (TH) circuit 22 is a switch SW1 that is on / off-controlled by a clock signal CK and transmits the analog input signal VIN, and a hold that holds the analog input signal VIN transmitted through the switch SW1. And a capacitor C1.
  • the switch SW1 is turned on (conducted) when the clock signal CK is at a high level to enter a track mode, and the switch SW1 is turned off (non-conducted) when the clock signal CK is at a low level.
  • the input analog input signal VIN is transmitted to the output terminal via the switch SW1, and in the hold mode, the analog input signal VIN transmitted in the track mode is held.
  • the comparator 23-0 receives the input potential V sam and the reference potential VB.
  • the comparator 23-0 compares the input potential V sam with the reference potential VB and outputs an output signal S0 corresponding to the comparison result.
  • the comparator 23-1 receives the input potential V sam and the reference potential Vref1.
  • the comparator 23-1 compares the input potential V sam with the reference potential Vref1, and outputs an output signal S1 corresponding to the comparison result.
  • the comparator 23-2 receives the input potential V sam and the reference potential Vref2.
  • the comparator 23-2 compares the input potential V sam with the reference potential Vref2, and outputs an output signal S2 corresponding to the comparison result.
  • the comparator 23-3 receives the input potential V sam and the reference potential Vref3.
  • the comparator 23-3 compares the input potential V sam with the reference potential Vref3, and outputs an output signal S3 corresponding to the comparison result.
  • the input potential V sam is an analog input signal input and held by the track and hold circuit 22 when the sampling operation of the AD conversion process is completed (time T11 at the end of the track mode).
  • the potential corresponds to VIN, and the potential is lowered at a constant speed by the ramp circuit 24 during the comparison operation of AD conversion processing (after time T12).
  • the reference potentials VB, Vref1, Vref2, and Vref3 are, for example, resistors in which a plurality of resistors having the same resistance value are connected in series between the low-potential side reference voltage VB and the high-potential side reference voltage VT.
  • the voltage is generated by dividing the resistance with a ladder circuit, and the potential increases with a constant potential difference in the order of potentials VB, Vref1, Vref2, Vref3, and VT.
  • FIG. 3 shows a configuration example of the comparator 23 (23-0 to 23-3) in this embodiment.
  • the comparator 23 shown in FIG. 3 is a comparator using a differential pair (drive unit) and a current mirror circuit (load unit), and includes N channel MOS (metal oxide semiconductor) transistors MT11, MT12, MT16, MT17, and P channel MOS transistors MT13, MT14 and MT15 are provided.
  • N channel MOS metal oxide semiconductor
  • the transistor MT11 has a gate supplied with the input signal INP, a source connected to the drain of the transistor MT16, and a drain connected to the drain of the transistor MT13.
  • the transistor MT12 has an input signal INN supplied to the gate, a source connected to the drain of the transistor MT16, and a drain connected to the drain of the transistor MT14.
  • the input potential V sam is input as the input signal INP, and the reference potential is input as the input signal INN.
  • the power supply voltage is supplied to the sources of the transistors MT13 and MT14.
  • the gate of the transistor MT13 and the gate of the transistor MT14 are connected, and the connection point is connected to the drain of the transistor MT14. That is, the transistors MT13 and MT14 are current mirror connected.
  • the transistor MT15 has a gate connected to a connection point between the drain of the transistor MT11 and the drain of the transistor MT13, a power supply voltage supplied to the source, and a drain connected to the drain of the transistor MT17.
  • the potential at the connection point between the drain of the transistor MT15 and the drain of the transistor MT17 is output as the output signal OUT.
  • the transistors MT16 and MT17 have a source connected to the reference voltage and a gate supplied with a bias signal BIAS having a predetermined voltage, and function as a current source.
  • each of the comparators 23-0 to 23-3 shown in FIG. 2A compares the input potential V sam with the input reference potential, and as a result, the input potential V sam becomes the reference potential.
  • the output signals S0 to S3 are set to the high level (power supply voltage VDD).
  • the output signals S0 to S3 are set to the low level (reference voltage VSS).
  • the ramp circuit (RAMP) 24 includes a switch SW2 that is turned on / off by a start signal START, and a current source IS1 that is connected to the input node of the input potential V sam via the switch SW2.
  • the start signal START is set to the high level during the comparison operation of the AD conversion process (after time T12 shown in FIG. 2B).
  • Lamp circuit 24, the switch SW2 when the start signal START of the high-level current source IS1 turned ON is connected to the input node of the input voltage V sam, it lowers the input voltage V sam at a constant speed.
  • the detection circuit 25 detects which of the output signals S0 to S3 of the comparators 23-0 to 23-3 is the earliest transition from the high level to the low level in the AD conversion process.
  • the detection circuit 25 detects the output signal that has transitioned from the high level to the low level earliest in the AD conversion process, that is, depending on which of the output signals S0 to S3 has transitioned earliest, the digital signal
  • the value of the upper 2 bits DOUT [7: 6] of DOUT [7: 0] is determined.
  • the detection circuit 25 determines the value of the digital signal DOUT [7: 6] as “10”. To do.
  • the detection circuit 25 sets the stop signal STOP to the low level when any of the output signals S0 to S3 transitions from the high level to the low level. Note that the stop signal STOP is a negative logic signal, and is reset to a high level before starting the comparison operation of the AD conversion process.
  • FIG. 4A is a diagram illustrating a configuration example of the detection circuit 25 in the present embodiment.
  • the detection circuit 25 in the present embodiment includes, for example, flip-flops (with reset) 41-0, 41-1, 41-2, 41-3, NOR circuits (OR operation circuits) 42, 43, as shown in FIG. 44 and flip-flops 45 and 46.
  • the power supply voltage is supplied to the data input terminal (D), and the reset signal RESET is input to the reset signal input terminal (R).
  • the output signal S0 of the comparator 23-0 is input to the clock signal input terminal (CK) of the flip-flop 41-0, and the output of the comparator 23-1 is input to the clock signal input terminal (CK) of the flip-flop 41-1.
  • Signal S1 is input.
  • the output signal S2 of the comparator 23-2 is input to the clock signal input terminal (CK) of the flip-flop 41-2, and the comparator 23-3 is input to the clock signal input terminal (CK) of the flip-flop 41-3.
  • Output signal S3 is input.
  • the NOR circuit 42 receives outputs from the output terminals (Q) of the flip-flops 41-0 to 41-3, and outputs the calculation result as a stop signal STOP.
  • the NOR circuit 43 receives outputs from the output terminals (Q) of the flip-flops 41-0 and 41-1, and outputs the calculation result.
  • the NOR circuit 44 receives the outputs from the output terminals (Q) of the flip-flops 41-0 and 41-2 and outputs the calculation result.
  • the output of the NOR circuit 43 is input to the data input terminal (D), and the output of the NOR circuit 42 is input to the clock signal input terminal (CK).
  • the output of the NOR circuit 44 is input to the data input terminal (D), and the output of the NOR circuit 42 is input to the clock signal input terminal (CK).
  • the output from the output terminal (Q) of the flip-flop 45 is output as a digital signal DOUT [7], and the output from the output terminal (Q) of the flip-flop 46 is output as a digital signal DOUT [6].
  • the outputs of the flip-flops 41-0 to 41-3 are reset by the reset signal RESET before starting the comparison operation of the AD conversion process.
  • it is at a low level (“0”).
  • the comparison operation of the AD conversion process is started, when the output signals S0 to S3 fall, that is, when the transition is made from the high level to the low level, the transitioned output signals S0 to S3 are input to the clock signal input terminal (CK).
  • the outputs of the flip-flops 41-0 to 41-3 are changed from the low level (“0”) to the high level (“1”).
  • any flip-flop 41-0 to 41-3 changes from the low level (“0”) to the high level (“1”) of any flip-flop 41-0 to 41-3 Then, the output (stop signal STOP) of the NOR circuit 42 changes from the high level to the low level.
  • the flip-flops 45 and 46 take in and hold the outputs of the NOR circuits 43 and 44, and as the digital signal DOUT [7] and the digital signal DOUT [6]. Output.
  • the output of the flip-flop 41-2 is low level (“0”).
  • the output of the NOR circuit 42 is changed from the high level to the low level.
  • the output of the NOR circuit 43 is at a high level (“1”)
  • the output of the NOR circuit 44 is at a low level (“0”).
  • the flip-flop 45 captures and holds the high level (“1”) that is the output of the NOR circuit 43
  • the flip-flop 46 holds the NOR circuit 44.
  • the low level (“0”) as an output is captured and held.
  • the stop signal STOP changes from the high level to the low level, and the value “as the digital signal DOUT [7: 6]” 10 "is output.
  • the NOR circuit is not used in the transition of the other output signals S0, S1, S3. Since the output of 42 does not change, the stop signal STOP also does not change. Further, since the output of the NOR circuit 42 does not change, the flip-flops 45 and 46 maintain the held values, and the digital signal DOUT [7: 6] does not change.
  • the time-to-digital converter (TDC) 26 measures the time difference from when the start signal START transitions to a high level until the stop signal STOP transitions to a low level, and the time difference. Is converted into a digital value to determine the value of the lower 6 bits DOUT [5: 0] of the digital signal DOUT [7: 0].
  • the time when the start signal START changes to the high level corresponds to the time when the ramp circuit 24 starts to decrease the input potential V sam at a constant speed (time T12 in the example shown in FIG. 2B).
  • the time when the stop signal STOP transits to the low level is the time when any one of the output signals S0 to S3 (the first one) of the comparators 23-0 to 23-3 transits from the high level to the low level (FIG. 2B Corresponds to time T13) in the example shown in FIG.
  • the time difference t res from when the start signal START measured by the time-to-digital converter 26 changes to high level to when the stop signal STOP changes to low level is the input potential V of the sampled analog input signal VIN.
  • FIG. 5 is a diagram showing a configuration example of the time-digital converter 26 in the present embodiment.
  • the time-digital converter 26 shown in FIG. 5 includes a ring oscillator (ring oscillator) 51, a switch SW 51, and a counter 52.
  • the ring oscillator 51 includes a NAND (Negative AND) circuit 53 and a plurality of inverters 54. An even number of inverters 54 are arranged, and an NAND circuit 53 and an even number of inverters 54 are connected in series.
  • the NAND circuit 53 receives the start signal START and the output of the inverter 54 connected to the previous stage (or the final stage), and the output of the NAND circuit 53 is input to the inverter 54 connected to the next stage (or the first stage).
  • the switch SW51 is provided between the output of the ring oscillator 51 and the input of the counter 52, and is on / off controlled by a stop signal STOP.
  • the switch SW51 is turned on (conductive) when the stop signal STOP is at a high level, and is turned off (non-conductive) when the stop signal STOP is at a low level.
  • the counter 52 counts the output of the ring oscillator 51 input via the switch SW51, and outputs the count value as a digital signal DOUT [5: 0].
  • the ring oscillator 51 In the time-digital converter 26 shown in FIG. 5, when the start signal START transits from a low level to a high level, the ring oscillator 51 outputs an oscillation signal. Since the stop signal STOP is set to the high level before the start signal START changes to the high level (or at the same time as the transition), the oscillation signal output from the ring oscillator 51 is input to the counter 52 via the switch SW51. The Thereafter, when the stop signal STOP transitions from the high level to the low level, the switch SW51 is turned off, and the input of the oscillation signal from the ring oscillator 51 to the counter 52 is cut off. During this time, the counter 52 counts the output of the ring oscillator 51 and outputs the count value as a digital signal DOUT [5: 0].
  • FIG. 6A is a diagram showing another configuration example of the time-digital converter 26 in the present embodiment.
  • the time-digital converter 26 shown in FIG. 5 has a small area and low power consumption, the period of the output (oscillation signal) of the ring oscillator 51 is large in time resolution. Therefore, in the example shown in FIG. 6A, the phase information of the internal node of the ring oscillator 51 is used to enable measurement with a smaller time resolution.
  • the 6A includes a ring oscillator 51, a counter 52, flip-flops 55-1, 55-2,..., 55-k, a first encoder (ENC1) 56, And a second encoder (ENC2) 57.
  • the ring oscillator 51 has a NAND circuit 53 and an even number of inverters 54, which are connected in series.
  • the NAND circuit 53 receives the start signal START and the output of the inverter 54 connected to the previous stage (or the final stage), and the output of the NAND circuit 53 is input to the inverter 54 connected to the next stage (or the first stage).
  • the counter 52 counts the output of the ring oscillator 51 and outputs the count value to the second encoder 57.
  • Each of the flip-flops 55-1, 55-2,..., 55-k has a data input terminal (D) connected to the corresponding internal node n1, n2,.
  • a stop signal STOP is input to the signal input terminal (CK).
  • the first encoder 56 receives outputs from the output terminals (Q) of the flip-flops 55-1, 55-2,..., 55-k, encodes them, and outputs the encoded result to the second encoder 57. Output to.
  • the second encoder 57 encodes the count value from the counter 52 and the encoding result from the first encoder 56, converts the result into a digital signal DOUT [5: 0], and outputs the digital signal DOUT [5: 0].
  • the ring oscillator 51 when the start signal START transits from a low level to a high level, the ring oscillator 51 outputs an oscillation signal.
  • the oscillation signal output from the ring oscillator 51 is input to the counter 52 and counted, and the count value is output to the second encoder 57.
  • the states (signal levels) of the internal nodes n1, n2,..., Nk at that time are flip-flops 55-1, 55-2,. 55-k and output to the first encoder 56.
  • the first encoder 56 encodes the outputs of the flip-flops 55-1, 55-2,..., 55-k and outputs the encoded result to the second encoder 57.
  • the count value output from the counter 52 and the encoding result output from the first encoder 56 are encoded by the second encoder 57, converted into a digital signal DOUT [5: 0], and output.
  • the NAND circuit 53 in the ring oscillator 51 as shown in FIG. Measurement with a small time resolution ⁇ t corresponding to the propagation time of signals between the inverters 54 and between the inverters 54 becomes possible.
  • FIGS. 7A to 7C are diagrams for explaining error correction in the analog-digital converter according to the first embodiment.
  • a processing unit that performs AD conversion related to the upper 2 bits DOUT [7: 6] of the digital signal DOUT [7: 0], and the lower 6 bits DOUT The processing unit that performs AD conversion according to [5: 0] is different.
  • the potential difference corresponding to the digital value “1” and the AD conversion related to the lower 6-bit DOUT [5: 0] are performed in the processing unit that performs AD conversion related to the upper 2 bits DOUT [7: 6].
  • the potential difference corresponding to the digital value “64” (maximum value) in the processing unit must be equal. That is, the potential difference between the adjacent potentials in the order of the potentials VB, Vref1, Vref2, Vref3, and VT must be 64 ⁇ t ( ⁇ t is the time-digital converter 26 time resolution).
  • the digital signal DOUT with respect to the analog input signal VIN has a constant slope as shown by the broken line in FIG. 7A.
  • the value is indicated by a continuous straight line 71 having
  • the digital signal DOUT with respect to the analog input signal VIN is as shown by a solid line in FIG. 7A.
  • the value is indicated by a discontinuous straight line 72.
  • a switch SW71 and a correction control circuit (CAL) 73 are further provided. It is only necessary to adjust the amount of current in the current source IS1 of the ramp circuit 24.
  • the switch SW71 is a switch for supplying the reference potential Vref1 to the input node of the input potential V sam and is on / off controlled by the control signal SC.
  • the control signal SC may be output from the control circuit 21 or may be output from the correction control circuit 73.
  • the correction control circuit 73 adjusts the amount of current in the current source IS1 of the ramp circuit 24 based on the output of the time-digital converter 26.
  • the output signal S0 of the comparator 23-0 is at a high level, and the other comparators 23-1 to 23-3 The output signals S1 to S3 are at a high level.
  • the ramp circuit 24 reduces the input potential V sam at a constant rate.
  • the output signal S0 of the comparator 23-0 transitions from the high level to the low level.
  • the time-digital converter 26 outputs a value obtained by converting the time difference until the input potential V sam changes from the reference potential Vref1 to the reference potential VB into a digital value.
  • the correction control circuit 73 increases or decreases the amount of current in the current source IS1 of the lamp circuit 24 based on the digital value output from the time-digital converter 26.
  • the correction control circuit 73 increases the current in the current source IS1 so as to increase the speed at which the input potential V sam is decreased. Increase the amount.
  • the correction control circuit 73 decreases the amount of current in the current source IS1 so as to reduce the speed at which the input potential V sam is decreased.
  • the amount of current in the current source IS1 of the ramp circuit 24 is adjusted so that the time difference 74 until the input potential V sam changes from the reference potential Vref1 to the reference potential VB becomes 64 ⁇ t. .
  • the amount of current in the current source IS1 of the lamp circuit 24 may be adjusted based on the time difference.
  • FIG. 8 is a timing chart showing an operation example of the analog-digital converter in the first embodiment.
  • the clock signal CK becomes high level
  • the track and hold circuit 22 enters the track mode
  • the input analog input signal VIN is sampled by the track and hold circuit 22.
  • the reset signal RESET is input to reset the detection circuit 25 (internal flip-flops 41-0 to 41-3).
  • the reset process of the detection circuit 25 may be performed before the ramp circuit 24 starts to decrease the input potential V sam (in this example, before time T83).
  • the start signal START is changed from the low level to the high level.
  • the input potential V sam decreases at a constant speed by the ramp circuit 24.
  • the time-digital converter 26 starts measuring time after the start signal START becomes high level.
  • Input potential V sam by the ramp circuit 24 is gradually decreased at time T84, when the reference voltage Vref2 and the input voltage V sam equals the output signal S2 of the comparator 23-2 is shifted from a high level to a low level .
  • the detection circuit 25 causes the stop signal STOP to transition from the high level to the low level, and the digital signal DOUT [7: 0].
  • the value of the upper 2 bits DOUT [7: 6] is determined as “10” and output.
  • the time-digital converter 26 ends the time measurement. Then, the time-digital converter 26 converts the digital value obtained by converting the time t res from when the start signal START becomes high level to when the stop signal STOP becomes low level into a digital signal DOUT [7: 0] is output as the lower 6 bits DOUT [5: 0]. After that, at time T85, the clock signal CK becomes high level again, and the next AD conversion process is started.
  • the detection circuit and the like can be realized by a few logic circuits, so that the circuit area and power consumption of the circuit added in this embodiment are very small. Can be suppressed.
  • the four comparators 23-0 to 23-3 used in the AD converter in the first embodiment illustrated in FIG. 2A must constantly compare the input potential corresponding to the analog input signal with the reference potential. Therefore, it is a comparator called a continuous time comparator that always performs comparison. Since the continuous time comparator always flows current, the power consumption is large.
  • a comparator called a discrete time comparator that captures and compares an input signal in synchronization with a clock signal is used to reduce the power consumption of the AD converter.
  • FIG. 10 is a diagram illustrating a configuration example of the AD converter according to the second embodiment.
  • FIG. 10 illustrates an example of an AD converter that converts an input analog input signal VIN into an 8-bit digital signal DOUT [7: 0].
  • the AD conversion processing for the upper 2 bits DOUT [7: 6] of the digital signal DOUT [7: 0] is performed by the parallel AD converter, and the lower 6 bits DOUT [5: 0] is performed by a single slope AD converter.
  • the AD converter in the second embodiment illustrated in FIG. 10 includes a control circuit 101, a track and hold circuit 102, comparators (discrete time comparators) 103-1, 103-2, 103-3, an encoder 104, digital An analog converter (DA converter) 105, a subtractor 106, a comparator (continuous time comparator) 107, a ramp circuit 108, and a time-digital converter 109 are included.
  • the function as the parallel AD converter is realized by the comparators 103-1 to 103-3 and the encoder 104, and the function as the single slope AD converter is the comparator 107, the ramp circuit 108, and the time-digital converter. 109 or the like.
  • the control circuit 101 comprehensively controls AD conversion processing from the analog input signal VIN to the digital signal DOUT.
  • the control circuit 101 includes a clock signal CKA for controlling the operation of the track and hold circuit 102, a clock signal CKB for controlling the operations of the comparators 103-1 to 103-3, a ramp circuit 108, and a time-digital converter.
  • a start signal START for controlling the operation 109 is output.
  • the track and hold circuit 102 has a switch SW101 that is controlled to be turned on / off by the clock signal CKA and transmits the analog input signal VIN, and a holding capacitor C101 that holds the analog input signal VIN transmitted via the switch SW101.
  • the switch SW101 In the track-and-hold circuit 102, when the clock signal CKA is at a high level, the switch SW101 is turned on (conductive) (track mode), and the input analog input signal VIN is transmitted to the output terminal.
  • the switch SW101 is turned off (non-conducting) when the clock signal CKA is at a low level (hold mode), and holds the analog input signal VIN transmitted in the track mode.
  • the comparators 103-1 to 103-3 are discrete time comparators that take in and compare input signals in synchronization with the clock signal CKB.
  • the comparators 103-1 to 103-3 enter a reset state when the clock signal CKB is at a low level, and enter a comparison operation state when the clock signal CKB is at a high level.
  • the comparator 103-1 receives the input potential V sam and the reference potential Vref1, compares the input potential V sam with the reference potential Vref1, and outputs an output signal S101 corresponding to the comparison result.
  • the comparator 103-2 receives the input potential V sam and the reference potential Vref2, and compares the input potential V sam with the reference potential Vref2, and outputs an output signal S102 corresponding to the comparison result.
  • the comparator 103-3 receives the input potential V sam and the reference potential Vref3, compares the input potential V sam with the reference potential Vref3, and outputs an output signal S103 corresponding to the comparison result.
  • the input potential V sam is a potential corresponding to the analog input signal VIN sampled by the track and hold circuit 102.
  • the reference potentials Vref1, Vref2, and Vref3 are, for example, a resistor ladder circuit in which a plurality of resistors having the same resistance value are connected in series between the reference voltage VB on the low potential side and the reference voltage VT on the high potential side.
  • the voltage is generated by voltage division, and the potential increases with a constant potential difference in the order of potentials VB, Vref1, Vref2, Vref3, and VT.
  • FIG. 11 shows a configuration example of the comparator 103 (103-1 to 103-3) in the present embodiment.
  • the comparator 103 shown in FIG. 11 includes N-channel MOS transistors MT101, MT102, MT103, MT104, MT107, and P-channel MOS transistors MT105, MT106, MT108, MT109, MT110, MT111.
  • the transistor MT101 has a gate supplied with the input signal INP, a source connected to the drain of the transistor MT107, and a drain connected to the source of the transistor MT103.
  • the transistor MT102 has an input signal INN supplied to the gate, a source connected to the drain of the transistor MT107, and a drain connected to the source of the transistor MT104.
  • the input potential V sam is input as the input signal INP, and the reference potential is input as the input signal INN.
  • the drain of the transistor MT103 and the drain of the transistor MT105 are connected, and the potential at the connection point is output as the output signal OUTN.
  • the drain of the transistor MT104 and the drain of the transistor MT106 are connected, and the potential at the connection point is output as the output signal OUTP.
  • the output signal OUTP is output to the encoder 104 as the output signal of the comparator 103.
  • the gates of the transistors MT103 and MT105 are connected to a connection point between the drain of the transistor MT104 and the drain of the transistor MT106.
  • the gates of the transistors MT104 and MT106 are connected to a connection point between the drain of the transistor MT103 and the drain of the transistor MT105.
  • a power supply voltage is supplied to the sources of the transistors MT105 and MT106.
  • the transistors MT103 and MT105 are connected to form an inverter, and the transistors MT104 and MT106 are connected to form an inverter.
  • the output of one inverter is connected to the input of the other inverter, and the transistors MT103, MT104, MT105, and MT106 constitute a latch circuit.
  • the source of the transistor MT107 is connected to the reference voltage, and the clock signal CKB is supplied to the gate.
  • the transistors MT108, MT109, MT110, and MT111 the power supply voltage is supplied to the source, and the clock signal CKB is supplied to the gate.
  • the drain of the transistor MT108 is connected to the connection point between the drain of the transistor MT103 and the drain of the transistor MT105, and the drain of the transistor MT109 is connected to the connection point between the drain of the transistor MT101 and the source of the transistor MT103.
  • the drain of the transistor MT110 is connected to a connection point between the drain of the transistor MT104 and the drain of the transistor MT106, and the drain of the transistor MT111 is connected to a connection point between the drain of the transistor MT102 and the source of the transistor MT104.
  • each of the comparators 103-1 to 103-3 shown in FIG. 10 compares the input potential V sam with the input reference potential, and as a result, when the input potential V sam is higher than the reference potential, the output signals S101 to S103 is set to a high level (power supply voltage VDD). On the other hand, when the input potential V sam is equal to or lower than the reference potential, the output signals S101 to S103 are set to the low level (reference voltage VSS).
  • VDD power supply voltage
  • VSS reference voltage
  • the comparator shown in FIG. 11 no current flows through the circuit after the states of the output signals OUTP and OUTN are determined. Therefore, the discrete-time comparators shown in FIG. 11 as the comparators 103-1 to 103-3. By using, power consumption can be reduced compared to the case of using a continuous time comparator.
  • the encoder 104 encodes the output signals S101 to S103 of the comparators 103-1 to 103-3, converts them into the higher-order 2-bit DOUT [7: 6] of the digital signal DOUT [7: 0], and outputs it. To do.
  • the encoder 104 outputs “11” as the digital signal DOUT [7: 6] when the output signal S103 is at a high level, and the digital signal when the output signal S103 is at a low level and the output signal S102 is at a high level. “10” is output as DOUT [7: 6].
  • the encoder 104 outputs “01” as the digital signal DOUT [7: 6] when the output signals S103 and S102 are at the low level and the output signal S101 is at the high level, and all of the output signals S101 to S103 are output. When the level is low, “00” is output as the digital signal DOUT [7: 6].
  • the DA converter 105 converts the digital signal DOUT [7: 6] output from the encoder 104 from digital to analog, and outputs a potential V101 corresponding to the digital signal DOUT [7: 6].
  • the DA converter 105 sets the output potential V101 to the potential VB when the digital signal DOUT [7: 6] is “00”, and sets the output potential V101 to the potential Vref1 when the digital signal DOUT [7: 6] is “01”. To do.
  • the DA converter 105 sets the output potential V101 to the potential Vref2 when the digital signal DOUT [7: 6] is “10”, and sets the output potential V101 to the potential Vref3 when the digital signal DOUT [7: 6] is “11”.
  • the subtractor 106 receives the input potential V sam and the output potential V101 from the DA converter 105, and outputs a potential (residual component) V res obtained by subtracting the output potential V101 from the input potential V sam . That is, the subtractor 106 uses the digital signal DOUT [7: 7 determined by the parallel AD converter including the comparators 103-1 to 103-3 and the encoder 104 from the input potential V sam corresponding to the analog input signal VIN. potential obtained by subtracting the output voltage V101 corresponding to 6 (residual component) and outputs a V res. That is, the subtractor 106 outputs a residual component V res corresponding to the lower 6 bits DOUT [5: 0] when the input potential V sam is converted into the digital signal DOUT [7: 0].
  • Ramp circuit 108 includes a switch SW102 which is turned on / off by a start signal START, and a current source IS101 is connected via the switch SW102 to the node supplying a potential (residual component) V res.
  • Ramp circuit 108, switch SW102 when the start signal START of the high-level current source IS101 turned ON is connected to the node supplying a potential (residual component) V res, the potential (residual component) V res Reduce at a constant rate.
  • the comparator 107 is a continuous time comparator that can be continuously compared, and is configured similarly to the comparator 23 in the first embodiment illustrated in FIG. 2A.
  • the comparator 107 receives the potential (residual component) V res and the reference potential Vr0 output from the subtractor 106, compares the potential (residual component) V res with the reference potential Vr0, and responds to the comparison result. Output the output signal.
  • the DA converter 105 outputs the potentials VB, Vref1, Vref2, and Vref3 according to the digital signal DOUT [7: 6] as described above, the reference potential Vr0 is 0 (zero).
  • the comparator 107 sets the output signal to a high level when the potential (residual component) V res is higher than the reference potential Vr0, and the potential (residual component) V res is lowered by the ramp circuit 108, and the potential (residual component) ) When V res becomes equal to the reference potential Vr0, the output signal is set to low level.
  • the time-to-digital converter 109 measures the time difference from when the start signal START transitions to a high level until the output signal of the comparator 107 transitions to a low level, and converts the time difference into a digital value to convert the time difference into a digital value.
  • the value of the lower 6 bits DOUT [5: 0] of the signal DOUT [7: 0] is determined.
  • the time-digital converter 109 is configured in the same manner as the time-digital converter 26 in the first embodiment illustrated in FIGS. 5 and 6A, and the output signal of the comparator 107 corresponds to the stop signal STOP.
  • the time difference measured by the time-digital converter 109 is the potential (residual). This corresponds to the difference component Vres converted to time. Therefore, by converting the time difference measured by the time-digital converter 109 into a digital value, the value of the digital signal DOUT [5: 0] is obtained.
  • the AD converter according to the second embodiment is configured in parallel with the comparators 103-1 to 103-3, the encoder 104, and the like when the analog input signal VIN is converted into the 8-bit digital signal DOUT [7: 0].
  • the AD conversion processing is performed on the higher-order 2-bit DOUT [7: 6] of the digital signal DOUT [7: 0] by the type AD converter.
  • the DA converter 105 and the subtractor 106 generate a residual component V res obtained by subtracting the digital signal DOUT [7: 6] determined by the parallel AD converter from the analog input signal VIN.
  • This residual component V res is AD-converted by a single slope AD converter composed of the comparator 107, the ramp circuit 108, the time-digital converter 109, and the like, and the lower order of the digital signals DOUT [7: 0]. Side 6-bit DOUT [5: 0] is determined.
  • the number of bits of the single slope AD converter can be reduced as in the first embodiment, and the single slope AD converter can be reduced at high speed without losing the advantages of the single slope AD converter.
  • AD conversion can be performed. Further, by using a discrete time comparator with low power consumption for the comparators 103-1 to 103-3 constituting the parallel AD converter, the power consumption of the AD converter can be reduced. Further, as a configuration for realizing the functions of the DA converter 105 and the subtractor 106 that generate the residual component V res , for example, a capacitive DA converter as shown in FIG. Can be kept small.
  • FIG. 12 is a diagram illustrating another configuration example of the analog-digital converter according to the second embodiment.
  • the analog-digital converter shown in FIG. 12 is obtained by replacing the DA converter 105 and the subtractor 106 in the analog-digital converter shown in FIG.
  • components having the same functions as those shown in FIG. 10 are given the same reference numerals, and redundant descriptions are omitted.
  • the capacitive DA converter 121 receives the analog input signal VIN and the digital signal DOUT [7: 6] output from the encoder 104, and subtracts a potential corresponding to the digital signal DOUT [7: 6] from the analog input signal VIN. Output potential (residual component) V res . That is, the capacitive DA converter 121 outputs a potential V res obtained by subtracting the potential Vref3 from the analog input signal VIN when the digital signal DOUT [7: 6] is “11”, and the digital signal DOUT [7: 6] When “10”, the potential V res obtained by subtracting the potential Vref2 from the analog input signal VIN is output.
  • the capacitance-type DA converter 121 the digital signal DOUT [7: 6] is output potential V res obtained by subtracting the potential Vref1 from the analog input signal VIN at "01”, the digital signal DOUT [7: 6] are When “00”, a potential V res obtained by subtracting the potential VB from the analog input signal VIN is output.
  • FIG. 13 is a diagram illustrating a configuration example of the capacitive DA converter 121 in the present embodiment.
  • the capacitive DA converter 121 has three capacitors C131, C132, C133 and four switches SW131, SW132, SW133, SW134. It is assumed that the capacitance values of the capacitors C131 and C132 are equal, and the capacitance value of the capacitance value C133 is twice the capacitance value of the capacitors C131 and C132.
  • One electrode of the capacitors C131, C132, C133 is connected to the output node OUT.
  • a common voltage Vcom can be supplied to one of the capacitors C131, C132, and C133 via the switch SW134.
  • the analog input signal VIN, the high-potential side reference voltage VT, and the low-potential side reference voltage VB are selectively applied to the other electrodes of the capacitors C131, C132, and C133 via the switches SW131, SW132, and SW133, respectively. Supply is possible.
  • the common voltage Vcom is supplied to one electrode of the capacitors C131, C132, and C133 via the switch SW134 during the track period (period in which the clock signal CKA is at a high level).
  • the analog input signal VIN is supplied to the other electrode of C131, C132, and C133 via the switches SW131, SW132, and SW133.
  • the switches SW131, SW132, SW133, and SW134 are turned off, and the analog input signal VIN at the end of the track period is sampled and held in the capacitors C131, C132, and C133.
  • the switches SW131, SW132, and SW133 are switched in accordance with the digital signal DOUT [7: 6] output from the encoder 104, which is the conversion result of the parallel AD converter.
  • the switch SW131 is controlled to supply the low-potential-side reference voltage VB to the other electrode of the capacitor C131 regardless of the digital signal DOUT [7: 6].
  • the switch SW132 is controlled according to the digital signal DOUT [6].
  • the switch SW132 is controlled to supply the high potential side reference voltage VT to the other electrode of the capacitor C132 when the digital signal DOUT [6] is “1”, and when the digital signal DOUT [6] is “0”. Control is performed so that the low-potential-side reference voltage VB is supplied to the other electrode of the capacitor C132.
  • the switch SW133 is controlled according to the digital signal DOUT [7].
  • the switch SW133 is controlled to supply the high potential side reference voltage VT to the other electrode of the capacitor C133 when the digital signal DOUT [7] is “1”, and when the digital signal DOUT [7] is “0”. Control is performed so that the low-potential-side reference voltage VB is supplied to the other electrode of the capacitor C133.
  • the functions of the DA converter 105 and the subtractor 106 shown in FIG. 10 can be integrated by using the capacitive DA converter.
  • the capacitive DA converter can be composed of only a capacitor and a switch, and the circuit area and power consumption can be reduced.
  • the capacitor in which the residual component V res is stored is connected to the output node of the capacitive DA converter, the lamp operation can be performed only by directly connecting the ramp circuit 108 to the output node of the capacitive DA converter. This also has the advantage that the circuit configuration can be simplified.
  • a parallel AD converter performs higher-order 2-bit AD conversion
  • a single-slope AD converter performs lower-order 6-bit AD conversion. It is not limited to this.
  • the number of bits of the parallel AD converter and the single slope AD converter can be set as appropriate, and may be set appropriately in consideration of the circuit area, conversion speed, and the like.
  • AD conversion to a (p + q) -bit digital signal can be performed by combining a parallel AD converter having 2 p comparators and a single slope AD converter having q-bit conversion accuracy. Is possible.
  • the higher-order conversion of a digital signal is performed by a parallel analog-digital converter, and the lower-order conversion is performed by a single-slope analog-digital converter. It is possible to provide an analog-to-digital converter that can reduce the number of bits of the converter, perform small-area and low power consumption, and perform analog-to-digital conversion at high speed.

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Abstract

トラックアンドホールド回路（１１）によりサンプリングされたアナログ入力信号の入力電位と互いに異なる参照電位とを複数の比較器により比較してデジタル信号の上位側の所定のビット数の値を決定する並列型ＡＤ変換器（１２）と、トラックアンドホールド回路によりサンプリングされたアナログ入力信号の入力電位を一定の速度で低下させていき、並列型ＡＤ変換器で決定した値に対応する参照電位と等しくなるまでの時間をデジタル値に変換してデジタル信号の残りの下位側の値を決定するシングルスロープ型ＡＤ変換器（１３）とを組み合わせてＡＤ変換を行うようにして、シングルスロープ型ＡＤ変換器のビット数を低減し、小面積及び低消費電力で、かつ高速なＡＤ変換を可能にする。

Description

アナログデジタル変換器
　本発明は、アナログデジタル変換器（ＡＤ変換器）に関する。
　アナログ信号をデジタル信号に変換するアナログデジタル変換器（ＡＤ変換器）の１つにシングルスロープ型ＡＤ変換器がある（例えば、非特許文献１、２参照）。シングルスロープ型ＡＤ変換器は、小面積、低消費電力のＡＤ変換器であるが、変換速度が遅いという欠点がある。このため、従来、シングルスロープ型ＡＤ変換器の用途は、イメージセンサ等に限られていた。
　図９Ａは、シングルスロープ型ＡＤ変換器の構成例を示す図であり、図９Ｂは、シングルスロープ型ＡＤ変換器の動作原理を示す図である。図９Ａに示すシングルスロープ型ＡＤ変換器は、トラックアンドホールド（track and hold：ＴＨ）回路９１、比較器９２、ランプ回路（ＲＡＭＰ）９３、及び時間－デジタル変換器（time to digital converter：ＴＤＣ）９４を有する。
　トラックアンドホールド回路９１は、クロック信号ＣＫによってオン／オフ制御されアナログ入力信号ＶＩＮを伝達するスイッチＳＷ９１と、スイッチＳＷ９１を介して伝達されたアナログ入力信号ＶＩＮを保持する保持容量Ｃ９１とを有する。比較器９２は、入力電位Ｖsamと参照電位Ｖｒｅｆとを比較し、その比較結果に応じた信号Ｓ９１を出力する。入力電位Ｖsamは、トラックアンドホールド回路９１により入力及び保持されたアナログ入力信号ＶＩＮに応じた電位であり、ＡＤ変換動作における比較期間にはランプ回路９３によって一定の速度で低下していく。
　ランプ回路９３は、スイッチＳＷ９２と、スイッチＳＷ９２を介して入力電位Ｖsamの入力ノードに接続される電流源ＩＳ９１とを有する。ランプ回路９３は、ＡＤ変換処理の比較動作時に、スイッチＳＷ９２がオンとなって電流源ＩＳ９１が入力電位Ｖsamの入力ノードに接続され、入力電位Ｖsamを一定の速度で低下させる。時間－デジタル変換器９４は、比較器９２から出力される信号Ｓ９１により示される時間差をデジタル値に変換し、デジタル信号ＤＯＵＴとして出力する。
　図９Ａに示したシングルスロープ型ＡＤ変換器は、図９Ｂに一例を示すように、クロック信号ＣＫがハイレベルである時刻Ｔ９１～Ｔ９２にて、入力されるアナログ入力信号ＶＩＮをトラックアンドホールド回路９１によりサンプリングする。トラックアンドホールド回路９１でアナログ入力信号ＶＩＮをサンプリングした後、時刻Ｔ９３からＡＤ変換処理の比較動作を開始し、サンプリングされたアナログ入力信号ＶＩＮに応じた入力電位Ｖsamをランプ回路９３で一定の速度で低下させる。
　ＡＤ変換処理の比較動作において、アナログ入力信号ＶＩＮに応じた入力電位Ｖsamをランプ回路９３により低下させ始めた時（比較動作の開始時）に比較器９２から出力される信号Ｓ９１は、入力電位Ｖsamが参照電位Ｖｒｅｆより高いのでハイレベルである（時刻Ｔ９３）。その後、入力電位Ｖsamが低下していき、入力電位Ｖsamと参照電位Ｖｒｅｆが等しくなると、比較器９２から出力される信号Ｓ９１は、ローレベルとなる（時刻Ｔ９４）。
　入力電位Ｖsamをランプ回路９３により低下させ始めてから、入力電位Ｖsamと参照電位Ｖｒｅｆが等しくなるまで、すなわち比較器９２から出力される信号Ｓ９１がハイレベルである時刻Ｔ９３～Ｔ９４の時間ｔsamを時間－デジタル変換器９４でデジタル値に変換する。時間ｔsamは、ＡＤ変換処理の比較動作の開始時においてトラックアンドホールド回路９１に保持されているアナログ入力信号ＶＩＮに応じた電位Ｖｓに比例するため、時間－デジタル変換器９４の出力はアナログ入力信号ＶＩＮのＡＤ変換結果となる。
　このようにして、時刻Ｔ９１～Ｔ９２においてサンプリングされたアナログ入力信号ＶＩＮをＡＤ変換して得られたデジタル値ＤＯＵＴ２がデジタル信号ＤＯＵＴとして出力される。なお、デジタル値ＤＯＵＴ１は、１つ前にサンプリングされたアナログ入力信号ＶＩＮのＡＤ変換結果である。
　図９Ａに示したシングルスロープ型ＡＤ変換器において、時間－デジタル変換器９４のビット数をｎ（出力値が０～（２n－１））とし時間分解能をΔｔとすると、時間ｔsamの最大値ｔsam（ｍａｘ）は２nΔｔと表せる。例えば、１０ビットのデジタル信号に変換するシングルスロープ型ＡＤ変換器を作ることを考えると、時間分解能Δｔが１００ｐｓである場合、時間ｔsam（ｍａｘ）は１０２．４ｎｓとなる。ＡＤ変換器における入力信号のサンプリング周期Ｔｓは、トラック期間ｔtrと時間ｔsam（ｍａｘ）とを合わせた時間に略等しいので、ＡＤ変換器のサンプリング周波数は１０ＭＨｚ以下になってしまう。
　このように、シングルスロープ型ＡＤ変換器は、構成部品が少なく回路面積や消費電力が小さいものの、変換時間が精度（ビット数）に対して指数関数的に増加するために高速化することが困難であった。
Rudy van de Plassche, CMOS Integrated Analog-to-Digital and Digital-to-Analog Converters, Kluwer Academic Publishers, 2003 Dongmyung Lee et al.,"Low-Noise In-Pixel Comparing Active Pixel Sensor Using Column-Level Single-Slope ADC", IEEE Transactions on Electron Devices, vol.55, no.12, pp.3383-3388, Dec. 2008
　本発明の目的は、小面積及び低消費電力で、かつ高速にＡＤ変換を行うことが可能なＡＤ変換器を提供することにある。
　本発明に係るアナログデジタル変換器は、入力されるアナログ入力信号をデジタル信号に変換するアナログデジタル変換器であって、前記アナログ入力信号をサンプリングするトラックアンドホールド回路と、サンプリングされた前記アナログ入力信号に応じた入力電位及び互いに異なる参照電位が入力され、前記入力電位と前記参照電位とを比較する複数の比較器を有し、前記複数の比較器の出力に基づいて前記デジタル信号の上位側の所定のビット数の値を決定する並列型アナログデジタル変換器と、サンプリングされた前記アナログ入力信号に応じた前記入力電位を一定の速度で低下させていき、前記並列型アナログデジタル変換器で決定した値に対応する前記参照電位と等しくなるまでの時間をデジタル値に変換して前記デジタル信号の残りの下位側の値を決定するシングルスロープ型アナログデジタル変換器とを有することを特徴とする。
　本発明によれば、並列型アナログデジタル変換器とシングルスロープ型アナログデジタル変換器とを組み合わせ、デジタル信号の上位側の変換を並列型アナログデジタル変換器で行い、下位側の変換をシングルスロープ型アナログデジタル変換器で行う。これによりシングルスロープ型アナログデジタル変換器のビット数を減らすことができ、小面積及び低消費電力で、かつ高速にアナログデジタル変換を行うことが可能なアナログデジタル変換器を提供することが可能となる。
図１Ａは、本発明の実施形態におけるアナログデジタル変換器を模式的に示す図である。 図１Ｂは、図１Ａに示すアナログデジタル変換器の動作を説明する図である。 図２Ａは、第１の実施形態におけるアナログデジタル変換器の構成例を示す図である。 図２Ｂは、第１の実施形態における比較器の動作を説明する図である。 図３は、第１の実施形態における比較器の構成例を示す図である。 図４Ａは、第１の実施形態における検出回路の構成例を示す図である。 図４Ｂは、第１の実施形態における検出回路の動作例を示すタイミングチャートである。 図５は、第１の実施形態における時間－デジタル変換器の構成例を示す図である。 図６Ａは、第１の実施形態における時間－デジタル変換器の他の構成例を示す図である。 図６Ｂは、図６Ａに示す時間－デジタル変換器における時間分解能を説明する図である。 図７Ａは、アナログ入力信号に対するデジタル信号の一例を示す図である。 図７Ｂは、第１の実施形態におけるアナログデジタル変換器での誤差補正の例を説明する図である。 図７Ｃは、誤差補正に係る電流量調整を説明する図である。 図８は、第１の実施形態におけるアナログデジタル変換器の動作例を示すタイミングチャートである。 図９Ａは、シングルスロープ型アナログデジタル変換器の構成例を示す図である。 図９Ｂは、シングルスロープ型アナログデジタル変換器の動作を説明する図である。 図１０は、第２の実施形態におけるアナログデジタル変換器の構成例を示す図である。 図１１は、第２の実施形態における離散時間比較器の構成例を示す図である。 図１２は、第２の実施形態におけるアナログデジタル変換器の他の構成例を示す図である。 図１３は、第２の実施形態における容量型ＤＡ変換器の構成例を示す図である。
　以下、本発明の実施形態を図面に基づいて説明する。
（第１の実施形態）
　本発明の第１の実施形態について説明する。
　図１Ａは、本発明の一実施形態におけるアナログデジタル変換器（ＡＤ変換器）を示す模式図である。本実施形態におけるＡＤ変換器は、図１Ａに示すようにトラックアンドホールド回路１１及びＡＤ変換器１２、１３を有し、入力されたアナログ入力信号ＶＩＮをｎビット（ｎは自然数）のデジタル信号ＤＯＵＴ［ｎ－１：０］に変換して出力する。
　トラックアンドホールド（track and hold：ＴＨ）回路１１は、クロック信号ＣＫによって制御され、入力されるアナログ入力信号ＶＩＮをサンプリングしてＡＤ変換器１２、１３に供給する。例えば図１Ｂに示すように、トラックアンドホールド回路１１は、クロック信号ＣＫがハイレベルのときにトラックモードとなり、アナログ入力信号ＶＩＮを伝達して出力する。また、トラックアンドホールド回路１１は、クロック信号ＣＫがローレベルのときにホールドモードとなり、トラックモードにて伝達されたアナログ入力信号ＶＩＮを保持する。
　ＡＤ変換器（ＣＡＤＣ）１２は、（ｎ－ｍ）ビット（ｍはｎより小さい自然数）の並列型ＡＤ変換器である。ＡＤ変換器（ＣＡＤＣ）１２は、デジタル信号ＤＯＵＴ［ｎ－１：０］のうちの上位側の（ｎ－ｍ）ビットについての（（ｎ－ｍ）ビットの値を決定するための）ＡＤ変換処理を行う。ＡＤ変換器（ＣＡＤＣ）１２は、図１Ｂに一例を示すように、サンプリングされたアナログ入力信号ＶＩＮの電位Ｖsamが、一定の電位差を有するように設定された互いに異なる複数の参照電位における何れの参照電位間に存在するかを判定することにより、出力するデジタル信号ＤＯＵＴ［ｎ－１：ｍ］の値を決定する。
　ＡＤ変換器（ＦＡＤＣ）１３は、ｍビットのシングルスロープ型ＡＤ変換器である。ＡＤ変換器（ＦＡＤＣ）１３は、デジタル信号ＤＯＵＴ［ｎ－１：０］のうちの下位側のｍビットについての（ｍビットの値を決定するための）ＡＤ変換処理を行う。ＡＤ変換器（ＦＡＤＣ）１３は、サンプリングされたアナログ入力信号ＶＩＮの電位Ｖsamを一定の速度で低下させていき、電位Ｖsamより低い参照電位のうちで最大の参照電位と等しくなるまでの時間をデジタル値に変換することで、出力するデジタル信号ＤＯＵＴ［ｍ－１：０］の値を決定する。これにより、ＡＤ変換器（ＦＡＤＣ）１３は、図１Ｂに一例を示すように、ＡＤ変換器（ＣＡＤＣ）１２でのＡＤ変換処理による残差成分、言い換えればサンプリングされたアナログ入力信号ＶＩＮの電位Ｖsamとその電位Ｖsamより低い参照電位のうちで最大の参照電位との電位差（残差成分）ＶresをＡＤ変換処理して、出力するデジタル信号ＤＯＵＴ［ｍ－１：０］の値を決定する。
　このように本実施形態では、（ｎ－ｍ）ビットの並列型ＡＤ変換器とｍビットのシングルスロープ型ＡＤ変換器とを組み合わせてＡＤ変換を行い、アナログ入力信号ＶＩＮをｎビットのデジタル信号ＤＯＵＴ［ｎ－１：０］に変換する。アナログ入力信号ＶＩＮからデジタル信号ＤＯＵＴ［ｎ－１：０］への変換は、高速性に優れた並列型ＡＤ変換器で粗い変換を行い、その残差成分をシングルスロープ型ＡＤ変換器で変換を行う。
　このような構成とすることで、シングルスロープ型ＡＤ変換器のビット数を減らしてシングルスロープ型ＡＤ変換器での変換時間を低減することができ、小面積、低消費電力、かつ高速なＡＤ変換器を実現することができる。ｎビットのＡＤ変換器を（ｎ－ｍ）ビットの並列型ＡＤ変換器とｍビットのシングルスロープ型ＡＤ変換器とを組み合わせて構成することで、ｎビットのシングルスロープ型ＡＤ変換器だけで構成した場合と比較して、シングルスロープ型ＡＤ変換器でのＡＤ変換処理の比較動作期間をおよそ１／２n-mに短縮することができる。
　図２Ａは、第１の実施形態におけるＡＤ変換器の構成例を示す図である。図２Ａには、入力されたアナログ入力信号ＶＩＮを８ビットのデジタル信号ＤＯＵＴ［７：０］に変換するＡＤ変換器を一例として示している。本例においては、デジタル信号ＤＯＵＴ［７：０］のうちの上位側の２ビットＤＯＵＴ［７：６］についてのＡＤ変換処理を並列型ＡＤ変換器で行い、下位側の６ビットＤＯＵＴ［５：０］についてのＡＤ変換処理をシングルスロープ型ＡＤ変換器で行う。
　図２Ａに例示する第１の実施形態におけるＡＤ変換器は、制御回路２１、トラックアンドホールド回路２２、比較器２３－０、２３－１、２３－２、２３－３、ランプ回路２４、検出回路２５、及び時間－デジタル変換器２６を有する。並列型ＡＤ変換器としての機能を、比較器２３－０～２３－３及び検出回路２５等によって実現し、シングルスロープ型ＡＤ変換器としての機能を、比較器２３－０～２３－３、ランプ回路２４、検出回路２５、及び時間－デジタル変換器２６等によって実現する。
　制御回路２１は、アナログ入力信号ＶＩＮからデジタル信号ＤＯＵＴへのＡＤ変換処理を統括的に制御する。例えば、制御回路２１は、トラックアンドホールド回路２２の動作を制御するクロック信号ＣＫや、ランプ回路２４及び時間－デジタル変換器２６の動作を制御するスタート信号ＳＴＡＲＴを出力する。
　トラックアンドホールド（track and hold：ＴＨ）回路２２は、クロック信号ＣＫによってオン／オフ制御されアナログ入力信号ＶＩＮを伝達するスイッチＳＷ１と、スイッチＳＷ１を介して伝達されたアナログ入力信号ＶＩＮを保持する保持容量Ｃ１とを有する。トラックアンドホールド回路２２は、クロック信号ＣＫがハイレベルのときにスイッチＳＷ１がオン（導通）しトラックモードとなり、クロック信号ＣＫがローレベルのときにスイッチＳＷ１がオフ（非導通）になりホールドモードとなる。トラックモードにおいては、入力されたアナログ入力信号ＶＩＮがスイッチＳＷ１を介して出力端に伝達され、ホールドモードにおいては、トラックモードにて伝達されたアナログ入力信号ＶＩＮが保持される。
　比較器２３－０は、入力電位Ｖsam及び参照電位ＶＢが入力される。比較器２３－０は、入力電位Ｖsamと参照電位ＶＢとを比較し、その比較結果に応じた出力信号Ｓ０を出力する。また、比較器２３－１は、入力電位Ｖsam及び参照電位Ｖｒｅｆ１が入力される。比較器２３－１は、入力電位Ｖsamと参照電位Ｖｒｅｆ１とを比較し、その比較結果に応じた出力信号Ｓ１を出力する。
　比較器２３－２は、入力電位Ｖsam及び参照電位Ｖｒｅｆ２が入力される。比較器２３－２は、入力電位Ｖsamと参照電位Ｖｒｅｆ２とを比較し、その比較結果に応じた出力信号Ｓ２を出力する。また、比較器２３－３は、入力電位Ｖsam及び参照電位Ｖｒｅｆ３が入力される。比較器２３－３は、入力電位Ｖsamと参照電位Ｖｒｅｆ３とを比較し、その比較結果に応じた出力信号Ｓ３を出力する。
　ここで、入力電位Ｖsamは、図２Ｂに示すように、ＡＤ変換処理のサンプリング動作完了時（トラックモードの終了時の時刻Ｔ１１）に、トラックアンドホールド回路２２により入力及び保持されたアナログ入力信号ＶＩＮに応じた電位であり、ＡＤ変換処理の比較動作時（時刻Ｔ１２以降）にランプ回路２４によって一定の速度で電位が低下していく。また、参照電位ＶＢ、Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３は、例えば、低電位側の基準電圧ＶＢと高電位側の基準電圧ＶＴとの間を、同じ抵抗値を有する複数の抵抗が直列に接続された抵抗ラダー回路で抵抗分圧することで生成され、電位ＶＢ、Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３、ＶＴの順に一定の電位差で電位が高くなる。
　本実施形態における比較器２３（２３－０～２３－３）の構成例を図３に示す。図３に示す比較器２３は、差動対（駆動部）及びカレントミラー回路（負荷部）を用いた比較器であり、ＮチャネルＭＯＳ（metal oxide semiconductor）トランジスタＭＴ１１、ＭＴ１２、ＭＴ１６、ＭＴ１７、及びＰチャネルＭＯＳトランジスタＭＴ１３、ＭＴ１４、ＭＴ１５を有する。
　トランジスタＭＴ１１は、ゲートに入力信号ＩＮＰが供給され、ソースがトランジスタＭＴ１６のドレインに接続され、ドレインがトランジスタＭＴ１３のドレインに接続される。トランジスタＭＴ１２は、ゲートに入力信号ＩＮＮが供給され、ソースがトランジスタＭＴ１６のドレインに接続され、ドレインがトランジスタＭＴ１４のドレインに接続される。本実施形態における比較器２３では、入力電位Ｖsamが入力信号ＩＮＰとして入力され、参照電位が入力信号ＩＮＮとして入力される。
　トランジスタＭＴ１３及びＭＴ１４のソースに電源電圧が供給される。トランジスタＭＴ１３のゲートとトランジスタＭＴ１４のゲートとが接続され、その接続点がトランジスタＭＴ１４のドレインに接続される。すなわち、トランジスタＭＴ１３及びＭＴ１４は、カレントミラー接続されている。
　トランジスタＭＴ１５は、ゲートがトランジスタＭＴ１１のドレインとトランジスタＭＴ１３のドレインとの接続点に接続され、ソースに電源電圧が供給され、ドレインがトランジスタＭＴ１７のドレインに接続される。トランジスタＭＴ１５のドレインとトランジスタＭＴ１７のドレインとの接続点の電位が出力信号ＯＵＴとして出力される。トランジスタＭＴ１６及びＭＴ１７は、ソースが基準電圧に接続され、ゲートに所定の電圧のバイアス信号ＢＩＡＳが供給されており、電流源として機能する。
　図３に示した構成によれば、入力信号ＩＮＰの電位が入力信号ＩＮＮの電位より高い（入力電位Ｖsamが参照電位より高い）場合、差動対の入力信号ＩＮＰ側に多くの電流が流れることによりトランジスタＭＴ１５がオンして、出力信号ＯＵＴはハイレベルになる。一方、入力信号ＩＮＰの電位が入力信号ＩＮＮの電位より低い（入力電位Ｖsamが参照電位より低い）場合、差動対の入力信号ＩＮＮ側に多くの電流が流れることによりトランジスタＭＴ１５がオフして、出力信号ＯＵＴはローレベルになる。
　したがって、図２Ａに示した比較器２３－０～２３－３の各々は、図２Ｂに示すように、入力電位Ｖsamと入力される参照電位とを比較した結果、入力電位Ｖsamが参照電位より高いときには出力信号Ｓ０～Ｓ３をハイレベル（電源電圧ＶＤＤ）とする。一方、入力電位Ｖsamが参照電位以下のときには出力信号Ｓ０～Ｓ３をローレベル（基準電圧ＶＳＳ）とする。
　ランプ回路（ＲＡＭＰ）２４は、スタート信号ＳＴＡＲＴによってオン／オフ制御されるスイッチＳＷ２と、スイッチＳＷ２を介して入力電位Ｖsamの入力ノードに接続される電流源ＩＳ１とを有する。ここで、スタート信号ＳＴＡＲＴは、ＡＤ変換処理の比較動作時（図２Ｂに示す時刻Ｔ１２以降）にハイレベルとされる。ランプ回路２４は、スタート信号ＳＴＡＲＴがハイレベルのときにスイッチＳＷ２がオンとなって電流源ＩＳ１が入力電位Ｖsamの入力ノードに接続され、入力電位Ｖsamを一定の速度で低下させる。
　検出回路２５は、比較器２３－０～２３－３の出力信号Ｓ０～Ｓ３のうち、どの出力信号がＡＤ変換処理において最も早くハイレベルからローレベルに遷移したかを検出する。検出回路２５は、ＡＤ変換処理において最も早くハイレベルからローレベルに遷移した出力信号の検出結果、すなわち出力信号Ｓ０～Ｓ３のうちの何れの出力信号が最も早く遷移したかに応じて、デジタル信号ＤＯＵＴ［７：０］のうちの上位側の２ビットＤＯＵＴ［７：６］の値を決定する。
　例えば、図２Ｂに示すように、時刻Ｔ１３において入力電位Ｖsamと参照電位Ｖｒｅｆ２との高低関係が逆転し、比較器２３－２の出力信号Ｓ２が最も早くハイレベルからローレベルに遷移したとする。この場合、サンプリングされたアナログ入力信号ＶＩＮの電位が参照電位Ｖｒｅｆ２と参照電位Ｖｒｅｆ３との間にあったことになるので、検出回路２５は、デジタル信号ＤＯＵＴ［７：６］の値を“１０”と決定する。また、検出回路２５は、出力信号Ｓ０～Ｓ３の何れかがハイレベルからローレベルに遷移すると、ストップ信号ＳＴＯＰをローレベルにする。なお、ストップ信号ＳＴＯＰは、負論理の信号であり、ＡＤ変換処理の比較動作を開始する前にハイレベルにリセットされている。
　図４Ａは、本実施形態における検出回路２５の構成例を示す図である。本実施形態における検出回路２５は、例えば図４Ａに示すようにフリップフロップ（リセット付き）４１－０、４１－１、４１－２、４１－３、ＮＯＲ回路（論理和演算回路）４２、４３、４４、及びフリップフロップ４５、４６を有する。
　フリップフロップ４１－０～４１－３の各々は、データ入力端子（Ｄ）に電源電圧が供給され、リセット信号入力端子（Ｒ）にリセット信号ＲＥＳＥＴが入力される。フリップフロップ４１－０のクロック信号入力端子（ＣＫ）には比較器２３－０の出力信号Ｓ０が入力され、フリップフロップ４１－１のクロック信号入力端子（ＣＫ）には比較器２３－１の出力信号Ｓ１が入力される。また、フリップフロップ４１－２のクロック信号入力端子（ＣＫ）には比較器２３－２の出力信号Ｓ２が入力され、フリップフロップ４１－３のクロック信号入力端子（ＣＫ）には比較器２３－３の出力信号Ｓ３が入力される。
　ＮＯＲ回路４２は、フリップフロップ４１－０～４１－３の出力端子（Ｑ）からの出力が入力され、その演算結果をストップ信号ＳＴＯＰとして出力する。ＮＯＲ回路４３は、フリップフロップ４１－０及び４１－１の出力端子（Ｑ）からの出力が入力され、その演算結果を出力する。ＮＯＲ回路４４は、フリップフロップ４１－０及び４１－２の出力端子（Ｑ）からの出力が入力され、その演算結果を出力する。
　フリップフロップ４５は、データ入力端子（Ｄ）にＮＯＲ回路４３の出力が入力され、クロック信号入力端子（ＣＫ）にＮＯＲ回路４２の出力が入力される。フリップフロップ４６は、データ入力端子（Ｄ）にＮＯＲ回路４４の出力が入力され、クロック信号入力端子（ＣＫ）にＮＯＲ回路４２の出力が入力される。フリップフロップ４５の出力端子（Ｑ）からの出力がデジタル信号ＤＯＵＴ［７］として出力され、フリップフロップ４６の出力端子（Ｑ）からの出力がデジタル信号ＤＯＵＴ［６］として出力される。
　図４Ａに示した検出回路２５において、フリップフロップ４１－０～４１－３の出力は、ＡＤ変換処理の比較動作を開始する前にリセット信号ＲＥＳＥＴによってリセットされており、ＡＤ変換処理の比較動作の開始時にはローレベル（“０”）である。そして、ＡＤ変換処理の比較動作を開始した後、出力信号Ｓ０～Ｓ３が立ち下がる、すなわちハイレベルからローレベルに遷移すると、その遷移した出力信号Ｓ０～Ｓ３がクロック信号入力端子（ＣＫ）に入力されているフリップフロップ４１－０～４１－３の出力が、ローレベル（“０”）からハイレベル（“１”）になる。
　すべてのフリップフロップ４１－０～４１－３の出力がローレベル（“０”）である状態から、何れかのフリップフロップ４１－０～４１－３の出力がハイレベル（“１”）に変化すると、ＮＯＲ回路４２の出力（ストップ信号ＳＴＯＰ）がハイレベルからローレベルになる。ＮＯＲ回路４２の出力がハイレベルからローレベルになることで、フリップフロップ４５及び４６は、ＮＯＲ回路４３及び４４の出力を取り込んで保持し、デジタル信号ＤＯＵＴ［７］及びデジタル信号ＤＯＵＴ［６］として出力する。
　例えば、図４Ｂに示すように時刻Ｔ２１にて、比較器２３－２の出力信号Ｓ２が最も早くハイレベルからローレベルに遷移した場合、フリップフロップ４１－２の出力がローレベル（“０”）からハイレベル（“１”）になる。すなわち、フリップフロップ４１－２の出力がハイレベル（“１”）であり、それ以外のフリップフロップ４１－０、４１－１、４１－３の出力がローレベル（“０”）である。
　これにより、ＮＯＲ回路４２の出力がハイレベルからローレベルになる。また、ＮＯＲ回路４３の出力はハイレベル（“１”）であり、ＮＯＲ回路４４の出力はローレベル（“０”）である。ＮＯＲ回路４２の出力がハイレベルからローレベルになることで、フリップフロップ４５が、ＮＯＲ回路４３の出力であるハイレベル（“１”）を取り込んで保持し、フリップフロップ４６が、ＮＯＲ回路４４の出力であるローレベル（“０”）を取り込んで保持する。
　したがって、時刻Ｔ２１にて比較器２３－２の出力信号Ｓ２がハイレベルからローレベルに遷移することにより、ストップ信号ＳＴＯＰがハイレベルからローレベルになり、デジタル信号ＤＯＵＴ［７：６］として値“１０”が出力される。なお、出力信号Ｓ２がハイレベルからローレベルに遷移した後に他の出力信号Ｓ０、Ｓ１、Ｓ３がハイレベルからローレベルに遷移したとしても、他の出力信号Ｓ０、Ｓ１、Ｓ３の遷移ではＮＯＲ回路４２の出力は変化しないのでストップ信号ＳＴＯＰも変化しない。また、ＮＯＲ回路４２の出力が変化しないので、フリップフロップ４５及び４６は保持している値を維持しデジタル信号ＤＯＵＴ［７：６］も変化することはない。
　また、比較器２３－３の出力信号Ｓ３が最も早くハイレベルからローレベルに遷移した場合、フリップフロップ４１－３の出力だけがハイレベル（“１”）になるので、デジタル信号ＤＯＵＴ［７：６］として値“１１”が出力される。比較器２３－１の出力信号Ｓ１が最も早くハイレベルからローレベルに遷移した場合、フリップフロップ４１－１の出力だけがハイレベル（“１”）になるので、デジタル信号ＤＯＵＴ［７：６］として値“０１”が出力される。比較器２３－０の出力信号Ｓ０が最も早くハイレベルからローレベルに遷移した場合、フリップフロップ４１－０の出力だけがハイレベル（“１”）になるので、デジタル信号ＤＯＵＴ［７：６］として値“００”が出力される。
　図２Ａに戻り、時間－デジタル変換器（time to digital converter：ＴＤＣ）２６は、スタート信号ＳＴＡＲＴがハイレベルに遷移してからストップ信号ＳＴＯＰがローレベルに遷移するまでの時間差を測定し、その時間差をデジタル値に変換することにより、デジタル信号ＤＯＵＴ［７：０］のうちの下位側の６ビットＤＯＵＴ［５：０］の値を決定する。スタート信号ＳＴＡＲＴがハイレベルに遷移した時刻は、ランプ回路２４により入力電位Ｖsamを一定の速度で低下させ始める時刻（図２Ｂに示した例での時刻Ｔ１２）に対応する。ストップ信号ＳＴＯＰがローレベルに遷移した時刻は、比較器２３－０～２３－３の出力信号Ｓ０～Ｓ３の何れか（最先の１つ）がハイレベルからローレベルに遷移した時刻（図２Ｂに示した例での時刻Ｔ１３）に対応する。
　すなわち、時間－デジタル変換器２６によって測定されるスタート信号ＳＴＡＲＴがハイレベルに遷移してからストップ信号ＳＴＯＰがローレベルに遷移するまでの時間差ｔresは、サンプリングされたアナログ入力信号ＶＩＮの入力電位Ｖsamとその入力電位Ｖsamより低い参照電位のうちで最大の参照電位との電位差（残差成分）Ｖresを時間に変換したものに相当する。したがって、時間－デジタル変換器２６によって測定された時間差ｔresをデジタル値に変換することにより、デジタル信号ＤＯＵＴ［５：０］の値が得られる。
　図５は、本実施形態における時間－デジタル変換器２６の構成例を示す図である。図５に示す時間－デジタル変換器２６は、リング発振器（リングオシレータ）５１、スイッチＳＷ５１、及びカウンタ５２を有する。
　リング発振器５１は、ＮＡＮＤ（否定論理積演算）回路５３及び複数のインバータ５４を有する。インバータ５４は、偶数個配置されており、ＮＡＮＤ回路５３と偶数個のインバータ５４とが直列に接続されている。ＮＡＮＤ回路５３にはスタート信号ＳＴＡＲＴ及び前段（又は最終段）に接続されたインバータ５４の出力が入力され、ＮＡＮＤ回路５３の出力が次段（又は初段）に接続されたインバータ５４に入力される。
　スイッチＳＷ５１は、リング発振器５１の出力とカウンタ５２の入力との間に設けられ、ストップ信号ＳＴＯＰによってオン／オフ制御される。スイッチＳＷ５１は、ストップ信号ＳＴＯＰがハイレベルのときにオン（導通）となり、ストップ信号ＳＴＯＰがローレベルのときにオフ（非導通）となる。カウンタ５２は、スイッチＳＷ５１を介して入力されるリング発振器５１の出力をカウントし、カウント値をデジタル信号ＤＯＵＴ［５：０］として出力する。
　図５に示した時間－デジタル変換器２６は、スタート信号ＳＴＡＲＴがローレベルからハイレベルに遷移すると、リング発振器５１が発振信号を出力する。スタート信号ＳＴＡＲＴがハイレベルに遷移する前（又は遷移すると同時）に、ストップ信号ＳＴＯＰはハイレベルとされているので、リング発振器５１が出力する発振信号は、スイッチＳＷ５１を介してカウンタ５２に入力される。その後、ストップ信号ＳＴＯＰがハイレベルからローレベルに遷移すると、スイッチＳＷ５１がオフして、リング発振器５１からカウンタ５２への発振信号の入力が遮断される。この間、カウンタ５２は、リング発振器５１の出力をカウントしており、カウント値をデジタル信号ＤＯＵＴ［５：０］として出力する。
　図６Ａは、本実施形態における時間－デジタル変換器２６の他の構成例を示す図である。図５に示した時間－デジタル変換器２６は、小面積かつ低消費電力な構成ではあるが、リング発振器５１の出力（発振信号）の周期が時間分解能となり大きい。そこで、図６Ａに示す例では、リング発振器５１の内部ノードの位相情報を用いることで、より小さい時間分解能で測定できるようにする。
　図６Ａに示す時間－デジタル変換器２６は、リング発振器（リングオシレータ）５１、カウンタ５２、フリップフロップ５５－１、５５－２、・・・、５５－ｋ、第１のエンコーダ（ＥＮＣ１）５６、及び第２のエンコーダ（ＥＮＣ２）５７を有する。リング発振器５１は、ＮＡＮＤ回路５３及び偶数個のインバータ５４を有し、それらが直列に接続されている。ＮＡＮＤ回路５３にはスタート信号ＳＴＡＲＴ及び前段（又は最終段）に接続されたインバータ５４の出力が入力され、ＮＡＮＤ回路５３の出力が次段（又は初段）に接続されたインバータ５４に入力される。カウンタ５２は、リング発振器５１の出力をカウントし、カウント値を第２のエンコーダ５７へ出力する。
　フリップフロップ５５－１、５５－２、・・・、５５－ｋの各々は、データ入力端子（Ｄ）がリング発振器５１の対応する内部ノードｎ１、ｎ２、・・・、ｎｋに接続され、クロック信号入力端子（ＣＫ）にストップ信号ＳＴＯＰが入力される。第１のエンコーダ５６は、フリップフロップ５５－１、５５－２、・・・、５５－ｋの出力端子（Ｑ）からの出力が入力され、それらをエンコードしてエンコード結果を第２のエンコーダ５７へ出力する。第２のエンコーダ５７は、カウンタ５２からのカウント値及び第１のエンコーダ５６からのエンコード結果をエンコードしてデジタル信号ＤＯＵＴ［５：０］に変換し出力する。
　図６Ａに示した時間－デジタル変換器２６は、スタート信号ＳＴＡＲＴがローレベルからハイレベルに遷移すると、リング発振器５１が発振信号を出力する。リング発振器５１が出力する発振信号は、カウンタ５２に入力されてカウントされ、カウント値が第２のエンコーダ５７へ出力される。
　そして、ストップ信号ＳＴＯＰがハイレベルからローレベルに遷移すると、そのときの内部ノードｎ１、ｎ２、・・・、ｎｋの状態（信号レベル）がフリップフロップ５５－１、５５－２、・・・、５５－ｋに取り込まれて第１のエンコーダ５６に出力される。第１のエンコーダ５６は、フリップフロップ５５－１、５５－２、・・・、５５－ｋの出力をエンコードしてエンコード結果を第２のエンコーダ５７へ出力する。カウンタ５２から出力されたカウント値及び第１のエンコーダ５６から出力されたエンコード結果は、第２のエンコーダ５７によってエンコードされてデジタル信号ＤＯＵＴ［５：０］に変換され出力される。
　図６Ａに示した時間－デジタル変換器２６では、リング発振器５１の内部ノードｎ１、ｎ２、・・・、ｎｋの位相情報を用いることにより、図６Ｂに示すようにリング発振器５１におけるＮＡＮＤ回路５３とインバータ５４との間、及びインバータ５４間の信号の伝播時間に相当する小さな時間分解能Δｔでの測定が可能となる。
　図７Ａ～図７Ｃは、第１の実施形態におけるアナログデジタル変換器での誤差補正を説明するための図である。第１の実施形態におけるアナログデジタル変換器では、デジタル信号ＤＯＵＴ［７：０］のうちの上位側の２ビットＤＯＵＴ［７：６］に係るＡＤ変換を行う処理部と、下位側の６ビットＤＯＵＴ［５：０］に係るＡＤ変換を行う処理部とが異なる。
　そのため、上位側の２ビットＤＯＵＴ［７：６］に係るＡＤ変換を行う処理部におけるデジタル値“１”に対応する電位差と、下位側の６ビットＤＯＵＴ［５：０］に係るＡＤ変換を行う処理部におけるデジタル値“６４”（最大値）に対応する電位差とが等しくなければならない。すなわち、電位ＶＢ、Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３、ＶＴの順での隣り合う電位間の電位差が、６４Δｔ（Δｔは時間－デジタル変換器２６の時間分解能）となるようにしなければならない。
　電位ＶＢ、Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３、ＶＴの順での隣り合う電位間の電位差が６４Δｔとなっていれば、アナログ入力信号ＶＩＮに対するデジタル信号ＤＯＵＴは、図７Ａに破線で示したような一定の傾きを有する連続した直線７１で示される値となる。一方、電位ＶＢ、Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３、ＶＴの順での隣り合う電位間の電位差が６４Δｔよりも大きい場合には、アナログ入力信号ＶＩＮに対するデジタル信号ＤＯＵＴは、図７Ａに実線で示したような不連続な直線７２で示される値となってしまう。
　電位ＶＢ、Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３、ＶＴの順での隣り合う電位間の電位差が６４Δｔとなるようにするには、例えば図７Ｂに示すように、スイッチＳＷ７１及び補正制御回路（ＣＡＬ）７３をさらに設けて、ランプ回路２４の電流源ＩＳ１における電流量を調整すれば良い。スイッチＳＷ７１は、入力電位Ｖsamの入力ノードに参照電位Ｖｒｅｆ１を供給するためのスイッチであり、制御信号ＳＣによってオン／オフ制御される。制御信号ＳＣは、制御回路２１が出力するようにしても良いし、補正制御回路７３が出力するようにしても良い。補正制御回路７３は、時間－デジタル変換器２６の出力に基づいて、ランプ回路２４の電流源ＩＳ１における電流量を調整する。
　電流源ＩＳ１における電流量を調整するときの動作について説明する。まず、ＡＤ変換処理のサンプリング動作時に、制御信号ＳＣによってスイッチＳＷ７１をオン（導通）させ、入力電位Ｖsamの入力ノードに参照電位Ｖｒｅｆ１を供給する。なお、クロック信号ＣＫはローレベルとしておき、アナログ入力信号ＶＩＮの入力は行わない。制御信号ＳＣによってスイッチＳＷ７１をオフ（非導通）とさせた後、ＡＤ変換処理の比較動作を開始する。ＡＤ変換処理の比較動作の開始時において、入力電位Ｖsamは参照電位Ｖｒｅｆ１であるので、比較器２３－０の出力信号Ｓ０がハイレベルであり、その他の比較器２３－１～２３－３の出力信号Ｓ１～Ｓ３がハイレベルである。
　その後、ランプ回路２４によって入力電位Ｖsamを一定の速度で低下させていき、入力電位Ｖsamと参照電位ＶＢとが等しくなると、比較器２３－０の出力信号Ｓ０がハイレベルからローレベルに遷移する。これにより、入力電位Ｖsamが参照電位Ｖｒｅｆ１から参照電位ＶＢになるまでの時間差をデジタル値に変換して得られる値が時間－デジタル変換器２６から出力される。補正制御回路７３は、時間－デジタル変換器２６から出力されたデジタル値に基づいて、ランプ回路２４の電流源ＩＳ１における電流量を増減させ調整する。
　本実施形態では、補正制御回路７３は、時間－デジタル変換器２６から出力されたデジタル値が“６４”より大きい場合、入力電位Ｖsamを低下させる速度を速くするように、電流源ＩＳ１における電流量を増加させる。一方、補正制御回路７３は、時間－デジタル変換器２６から出力されたデジタル値が“６４”より小さい場合、入力電位Ｖsamを低下させる速度を遅くするように、電流源ＩＳ１における電流量を減少させる。
　このようにして、図７Ｃに示すように、入力電位Ｖsamが参照電位Ｖｒｅｆ１から参照電位ＶＢになるまでの時間差７４が、６４Δｔとなるようにランプ回路２４の電流源ＩＳ１における電流量を調整する。ランプ回路２４の電流源ＩＳ１における電流量を適切に調整することで、図７Ａにおいて破線の直線７１で示されるような良好なＡＤ変換特性を得ることができる。なお、前述した説明では、入力電位Ｖsamとして参照電位Ｖｒｅｆ１を供給して調整を行うようにしているが、入力電位Ｖsamとして参照電位Ｖｒｅｆ２やＶｒｅｆ３を供給して電位Ｖｒｅｆ１やＶｒｅｆ２になるまでの時間差に基づいてランプ回路２４の電流源ＩＳ１における電流量を調整するようにしても良い。
　第１の実施形態におけるアナログデジタル変換器の動作を、図８を参照して説明する。図８は、第１の実施形態におけるアナログデジタル変換器の動作例を示すタイミングチャートである。
　時刻Ｔ８１～時刻Ｔ８２にて、クロック信号ＣＫがハイレベルとなってトラックアンドホールド回路２２がトラックモードとなり、入力されたアナログ入力信号ＶＩＮをトラックアンドホールド回路２２によりサンプリングする。トラックアンドホールド回路２２によりアナログ入力信号ＶＩＮをサンプリングした後、リセット信号ＲＥＳＥＴを入力して、検出回路２５（その内部のフリップフロップ４１－０～４１－３）をリセットする。なお、検出回路２５のリセット処理は、ランプ回路２４によって入力電位Ｖsamを低下させ始める前まで（本例では時刻Ｔ８３以前）に行えば良い。
　次に、時刻Ｔ８３にて、スタート信号ＳＴＡＲＴをローレベルからハイレベルに遷移させる。スタート信号ＳＴＡＲＴがハイレベルになることで、入力電位Ｖsamがランプ回路２４によって一定の速度で低下していく。また、スタート信号ＳＴＡＲＴがハイレベルになることで、時間－デジタル変換器２６は、スタート信号ＳＴＡＲＴがハイレベルになってからの時間の測定を開始する。
　ランプ回路２４によって入力電位Ｖsamが低下していき、時刻Ｔ８４にて、入力電位Ｖsamと参照電位Ｖｒｅｆ２とが等しくなると、比較器２３－２の出力信号Ｓ２がハイレベルからローレベルに遷移する。比較器２３－２の出力信号Ｓ２がハイレベルからローレベルに遷移したことを受けて、検出回路２５は、ストップ信号ＳＴＯＰをハイレベルからローレベルに遷移させるとともに、デジタル信号ＤＯＵＴ［７：０］のうちの上位側の２ビットＤＯＵＴ［７：６］の値を“１０”に決定し出力する。
　また、ストップ信号ＳＴＯＰがローレベルになることで、時間－デジタル変換器２６は、時間の測定を終了する。そして、時間－デジタル変換器２６は、スタート信号ＳＴＡＲＴがハイレベルになってからストップ信号ＳＴＯＰがローレベルになるまでの時間ｔresを変換して得られたデジタル値を、デジタル信号ＤＯＵＴ［７：０］のうちの下位側の６ビットＤＯＵＴ［５：０］として出力する。その後、時刻Ｔ８５において、再びクロック信号ＣＫがハイレベルとなり、次のＡＤ変換処理が開始される。
　第１の実施形態によれば、並列型ＡＤ変換器とシングルスロープ型ＡＤ変換器とを組み合わせてＡＤ変換を行うことで、シングルスロープ型ＡＤ変換器のビット数を減らすことができ、シングルスロープ型ＡＤ変換器の長所を損なうことなく、高速にＡＤ変換を行うことが可能になる。また、図４Ａに一例を示したように検出回路等はわずかな論理回路で実現することができるので、本実施形態において追加される回路の面積や消費電力は非常に小さく、回路面積や消費電力の増大を抑制することができる。
（第２の実施形態）
　次に、本発明の第２の実施形態について説明する。
　図２Ａに例示した第１の実施形態におけるＡＤ変換器で使用している４つの比較器２３－０～２３－３は、アナログ入力信号に応じた入力電位と参照電位とを常時比較し続けなければならないため、比較を常時行う連続時間比較器と呼ばれる比較器である。連続時間比較器は常時電流を流すため、消費電力が大きい。以下に説明する第２の実施形態におけるＡＤ変換器では、クロック信号に同期して入力信号を取り込み比較する離散時間比較器と呼ばれる比較器を用い、ＡＤ変換器の消費電力の低減を図る。
　図１０は、第２の実施形態におけるＡＤ変換器の構成例を示す図である。図１０には、入力されたアナログ入力信号ＶＩＮを８ビットのデジタル信号ＤＯＵＴ［７：０］に変換するＡＤ変換器を一例として示している。本例においては、デジタル信号ＤＯＵＴ［７：０］のうちの上位側の２ビットＤＯＵＴ［７：６］についてのＡＤ変換処理を並列型ＡＤ変換器で行い、下位側の６ビットＤＯＵＴ［５：０］についてのＡＤ変換処理をシングルスロープ型ＡＤ変換器で行う。
　図１０に例示する第２の実施形態におけるＡＤ変換器は、制御回路１０１、トラックアンドホールド回路１０２、比較器（離散時間比較器）１０３－１、１０３－２、１０３－３、エンコーダ１０４、デジタルアナログ変換器（ＤＡ変換器）１０５、減算器１０６、比較器（連続時間比較器）１０７、ランプ回路１０８、及び時間－デジタル変換器１０９を有する。並列型ＡＤ変換器としての機能を比較器１０３－１～１０３－３及びエンコーダ１０４等によって実現し、シングルスロープ型ＡＤ変換器としての機能を比較器１０７、ランプ回路１０８、及び時間－デジタル変換器１０９等によって実現する。
　制御回路１０１は、アナログ入力信号ＶＩＮからデジタル信号ＤＯＵＴへのＡＤ変換処理を統括的に制御する。例えば、制御回路１０１は、トラックアンドホールド回路１０２の動作を制御するクロック信号ＣＫＡや、比較器１０３－１～１０３－３の動作を制御するクロック信号ＣＫＢや、ランプ回路１０８及び時間－デジタル変換器１０９の動作を制御するスタート信号ＳＴＡＲＴを出力する。
　トラックアンドホールド回路１０２は、クロック信号ＣＫＡによってオン／オフ制御されアナログ入力信号ＶＩＮを伝達するスイッチＳＷ１０１と、スイッチＳＷ１０１を介して伝達されたアナログ入力信号ＶＩＮを保持する保持容量Ｃ１０１とを有する。トラックアンドホールド回路１０２は、クロック信号ＣＫＡがハイレベルのときにスイッチＳＷ１０１がオン（導通）し（トラックモード）、入力されたアナログ入力信号ＶＩＮを出力端に伝達する。また、トラックアンドホールド回路１０２は、クロック信号ＣＫＡがローレベルのときにスイッチＳＷ１０１がオフ（非導通）になり（ホールドモード）、トラックモードにて伝達されたアナログ入力信号ＶＩＮを保持する。
　比較器１０３－１～１０３－３は、クロック信号ＣＫＢに同期して入力信号の取り込み及び比較を行う離散時間比較器である。比較器１０３－１～１０３－３は、クロック信号ＣＫＢがローレベルのときにリセット状態となり、クロック信号ＣＫＢがハイレベルのときに比較動作状態となる。
　比較器１０３－１は、入力電位Ｖsam及び参照電位Ｖｒｅｆ１が入力され、入力電位Ｖsamと参照電位Ｖｒｅｆ１とを比較して比較結果に応じた出力信号Ｓ１０１を出力する。比較器１０３－２は、入力電位Ｖsam及び参照電位Ｖｒｅｆ２が入力され、入力電位Ｖsamと参照電位Ｖｒｅｆ２とを比較して比較結果に応じた出力信号Ｓ１０２を出力する。また、比較器１０３－３は、入力電位Ｖsam及び参照電位Ｖｒｅｆ３が入力され、入力電位Ｖsamと参照電位Ｖｒｅｆ３とを比較して比較結果に応じた出力信号Ｓ１０３を出力する。
　ここで、入力電位Ｖsamは、トラックアンドホールド回路１０２によってサンプリングされたアナログ入力信号ＶＩＮに応じた電位である。参照電位Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３は、例えば、低電位側の基準電圧ＶＢと高電位側の基準電圧ＶＴとの間を、同じ抵抗値を有する複数の抵抗が直列に接続された抵抗ラダー回路で抵抗分圧することで生成され、電位ＶＢ、Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３、ＶＴの順に一定の電位差で電位が高くなる。
　本実施形態における比較器１０３（１０３－１～１０３－３）の構成例を図１１に示す。図１１に示す比較器１０３は、ＮチャネルＭＯＳトランジスタＭＴ１０１、ＭＴ１０２、ＭＴ１０３、ＭＴ１０４、ＭＴ１０７、及びＰチャネルＭＯＳトランジスタＭＴ１０５、ＭＴ１０６、ＭＴ１０８、ＭＴ１０９、ＭＴ１１０、ＭＴ１１１を有する。
　トランジスタＭＴ１０１は、ゲートに入力信号ＩＮＰが供給され、ソースがトランジスタＭＴ１０７のドレインに接続され、ドレインがトランジスタＭＴ１０３のソースに接続される。トランジスタＭＴ１０２は、ゲートに入力信号ＩＮＮが供給され、ソースがトランジスタＭＴ１０７のドレインに接続され、ドレインがトランジスタＭＴ１０４のソースに接続される。本実施形態における比較器１０３では、入力電位Ｖsamが入力信号ＩＮＰとして入力され、参照電位が入力信号ＩＮＮとして入力される。
　トランジスタＭＴ１０３のドレインとトランジスタＭＴ１０５のドレインとが接続され、その接続点の電位が出力信号ＯＵＴＮとして出力される。トランジスタＭＴ１０４のドレインとトランジスタＭＴ１０６のドレインとが接続され、その接続点の電位が出力信号ＯＵＴＰとして出力される。本実施形態における比較器１０３では、出力信号ＯＵＴＰが比較器１０３の出力信号としてエンコーダ１０４へ出力される。
　また、トランジスタＭＴ１０３及びＭＴ１０５のゲートが、トランジスタＭＴ１０４のドレインとトランジスタＭＴ１０６のドレインとの接続点に接続される。トランジスタＭＴ１０４及びＭＴ１０６のゲートが、トランジスタＭＴ１０３のドレインとトランジスタＭＴ１０５のドレインとの接続点に接続される。トランジスタＭＴ１０５及びＭＴ１０６のソースに電源電圧が供給される。
　すなわち、トランジスタＭＴ１０３とＭＴ１０５とがインバータを構成するように接続され、トランジスタＭＴ１０４とＭＴ１０６とがインバータを構成するように接続される。そして、一方のインバータの出力が他方のインバータの入力に接続され、トランジスタＭＴ１０３、ＭＴ１０４、ＭＴ１０５、及びＭＴ１０６によってラッチ回路を構成する。
　トランジスタＭＴ１０７は、ソースが基準電圧に接続され、ゲートにクロック信号ＣＫＢが供給される。トランジスタＭＴ１０８、ＭＴ１０９、ＭＴ１１０、及びＭＴ１１１は、ソースに電源電圧が供給され、ゲートにクロック信号ＣＫＢが供給される。
　トランジスタＭＴ１０８のドレインが、トランジスタＭＴ１０３のドレインとトランジスタＭＴ１０５のドレインとの接続点に接続され、トランジスタＭＴ１０９のドレインが、トランジスタＭＴ１０１のドレインとトランジスタＭＴ１０３のソースとの接続点に接続される。また、トランジスタＭＴ１１０のドレインが、トランジスタＭＴ１０４のドレインとトランジスタＭＴ１０６のドレインとの接続点に接続され、トランジスタＭＴ１１１のドレインが、トランジスタＭＴ１０２のドレインとトランジスタＭＴ１０４のソースとの接続点に接続される。
　図１１に示した比較器は、クロック信号ＣＫＢがローレベルのとき、トランジスタＭＴ１０７がオフし、トランジスタＭＴ１０８～ＭＴ１１１がオンする。これにより、トランジスタＭＴ１０４のドレインとトランジスタＭＴ１０６のドレインとの接続点（出力信号ＯＵＴＰ）、及びトランジスタＭＴ１０３のドレインとトランジスタＭＴ１０５のドレインとの接続点（出力信号ＯＵＴＮ）がハイレベルにリセットされる。また、トランジスタＭＴ１０１のドレインとトランジスタＭＴ１０３のソースとの接続点、及びトランジスタＭＴ１０２のドレインとトランジスタＭＴ１０４のソースとの接続点が、ハイレベルにリセットされる。
　また、図１１に示した比較器は、クロック信号ＣＫＢがハイレベルのとき、トランジスタＭＴ１０７がオンし、トランジスタＭＴ１０８～ＭＴ１１１がオフする。これにより、トランジスタＭＴ１０１、ＭＴ１０２からなる差動増幅回路が動作状態となり、入力信号ＩＮＰ及びＩＮＮの電位差が増幅される。増幅された信号は、トランジスタＭＴ１０３～ＭＴ１０６からなるラッチ回路にラッチされ、入力信号ＩＮＰ及びＩＮＮの大小関係が出力信号ＯＵＴＰ及びＯＵＴＮとして出力される。入力信号ＩＮＰの電位が入力信号ＩＮＮの電位より高い場合、出力信号ＯＵＴＰはハイレベルになり、入力信号ＩＮＰの電位が入力信号ＩＮＮの電位より低い場合、出力信号ＯＵＴＰはローレベルになる。
　したがって、図１０に示した比較器１０３－１～１０３－３の各々は、入力電位Ｖsamと入力される参照電位とを比較した結果、入力電位Ｖsamが参照電位より高いときには出力信号Ｓ１０１～Ｓ１０３をハイレベル（電源電圧ＶＤＤ）とする。一方、入力電位Ｖsamが参照電位以下のときには出力信号Ｓ１０１～Ｓ１０３をローレベル（基準電圧ＶＳＳ）とする。ここで、図１１に示した比較器では出力信号ＯＵＴＰ及びＯＵＴＮの状態が確定した後は回路に電流が流れないため、比較器１０３－１～１０３－３として図１１に示した離散時間比較器を用いることで、連続時間比較器を用いた場合と比較して消費電力を低減することができる。
　エンコーダ１０４は、比較器１０３－１～１０３－３の出力信号Ｓ１０１～Ｓ１０３をエンコードして、デジタル信号ＤＯＵＴ［７：０］のうちの上位側の２ビットＤＯＵＴ［７：６］に変換し出力する。エンコーダ１０４は、出力信号Ｓ１０３がハイレベルである場合、デジタル信号ＤＯＵＴ［７：６］として“１１”を出力し、出力信号Ｓ１０３がローレベルであり出力信号Ｓ１０２がハイレベルである場合、デジタル信号ＤＯＵＴ［７：６］として“１０”を出力する。また、エンコーダ１０４は、出力信号Ｓ１０３及びＳ１０２がローレベルであり出力信号Ｓ１０１がハイレベルである場合、デジタル信号ＤＯＵＴ［７：６］として“０１”を出力し、出力信号Ｓ１０１～Ｓ１０３のすべてがローレベルである場合、デジタル信号ＤＯＵＴ［７：６］として“００”を出力する。
　ＤＡ変換器１０５は、エンコーダ１０４から出力されたデジタル信号ＤＯＵＴ［７：６］をデジタルアナログ変換し、デジタル信号ＤＯＵＴ［７：６］に応じた電位Ｖ１０１を出力する。ＤＡ変換器１０５は、デジタル信号ＤＯＵＴ［７：６］が“００”のとき出力電位Ｖ１０１を電位ＶＢとし、デジタル信号ＤＯＵＴ［７：６］が“０１”であるとき出力電位Ｖ１０１を電位Ｖｒｅｆ１とする。また、ＤＡ変換器１０５は、デジタル信号ＤＯＵＴ［７：６］が“１０”のとき出力電位Ｖ１０１を電位Ｖｒｅｆ２とし、デジタル信号ＤＯＵＴ［７：６］が“１１”のとき出力電位Ｖ１０１を電位Ｖｒｅｆ３とする。
　減算器１０６は、入力電位Ｖsam及びＤＡ変換器１０５からの出力電位Ｖ１０１が入力され、入力電位Ｖsamから出力電位Ｖ１０１を減算した電位（残差成分）Ｖresを出力する。すなわち、減算器１０６は、アナログ入力信号ＶＩＮに応じた入力電位Ｖsamから、比較器１０３－１～１０３－３及びエンコーダ１０４等からなる並列型ＡＤ変換器により決定されたデジタル信号ＤＯＵＴ［７：６］に応じた出力電位Ｖ１０１を減じた電位（残差成分）Ｖresを出力する。つまり、減算器１０６は、入力電位Ｖsamをデジタル信号ＤＯＵＴ［７：０］に変換したときの下位側の６ビットＤＯＵＴ［５：０］に相当する残差成分Ｖresを出力する。
　ランプ回路１０８は、スタート信号ＳＴＡＲＴによってオン／オフ制御されるスイッチＳＷ１０２と、スイッチＳＷ１０２を介して電位（残差成分）Ｖresを供給するノードに接続される電流源ＩＳ１０１とを有する。ランプ回路１０８は、スタート信号ＳＴＡＲＴがハイレベルのときにスイッチＳＷ１０２がオンとなって電流源ＩＳ１０１が電位（残差成分）Ｖresを供給するノードに接続され、電位（残差成分）Ｖresを一定の速度で低下させる。
　比較器１０７は、常時比較し続けることが可能な連続時間比較器であり、図２Ａに例示した第１の実施形態における比較器２３と同様に構成される。比較器１０７は、減算器１０６から出力された電位（残差成分）Ｖres及び参照電位Ｖｒ０が入力され、電位（残差成分）Ｖresと参照電位Ｖｒ０とを比較して比較結果に応じた出力信号を出力する。ＤＡ変換器１０５が前述したようにデジタル信号ＤＯＵＴ［７：６］に応じて電位ＶＢ、Ｖｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３を出力する場合、参照電位Ｖｒ０は０（ゼロ）である。比較器１０７は、電位（残差成分）Ｖresが参照電位Ｖｒ０より高いとき出力信号をハイレベルとし、電位（残差成分）Ｖresがランプ回路１０８によって低下していき、電位（残差成分）Ｖresが参照電位Ｖｒ０と等しくなると出力信号をローレベルとする。
　時間－デジタル変換器１０９は、スタート信号ＳＴＡＲＴがハイレベルに遷移してから比較器１０７の出力信号がローレベルに遷移するまでの時間差を測定し、その時間差をデジタル値に変換することにより、デジタル信号ＤＯＵＴ［７：０］のうちの下位側の６ビットＤＯＵＴ［５：０］の値を決定する。時間－デジタル変換器１０９は、図５及び図６Ａに例示した第１の実施形態における時間－デジタル変換器２６と同様に構成され、比較器１０７の出力信号がストップ信号ＳＴＯＰに対応する。
　スタート信号ＳＴＡＲＴがハイレベルに遷移した時刻は、ランプ回路１０８によって電位（残差成分）Ｖresを低下させ始める時刻に対応するので、時間－デジタル変換器１０９によって測定される時間差は、電位（残差成分）Ｖresを時間に変換したものに相当する。したがって、時間－デジタル変換器１０９によって測定された時間差をデジタル値に変換することにより、デジタル信号ＤＯＵＴ［５：０］の値が得られる。
　第２の実施形態におけるＡＤ変換器は、アナログ入力信号ＶＩＮを８ビットのデジタル信号ＤＯＵＴ［７：０］に変換する際、比較器１０３－１～１０３－３及びエンコーダ１０４等によって構成される並列型ＡＤ変換器によりデジタル信号ＤＯＵＴ［７：０］のうちの上位側の２ビットＤＯＵＴ［７：６］についてのＡＤ変換処理を行う。そして、ＤＡ変換器１０５及び減算器１０６により、アナログ入力信号ＶＩＮから並列型ＡＤ変換器によって決定されたデジタル信号ＤＯＵＴ［７：６］を減じた残差成分Ｖresを発生させる。この残差成分Ｖresを比較器１０７、ランプ回路１０８、及び時間－デジタル変換器１０９等によって構成されるシングルスロープ型ＡＤ変換器によりＡＤ変換し、デジタル信号ＤＯＵＴ［７：０］のうちの下位側の６ビットＤＯＵＴ［５：０］を決定する。
　このように第２の実施形態によれば、第１の実施形態と同様にシングルスロープ型ＡＤ変換器のビット数を減らすことができ、シングルスロープ型ＡＤ変換器の長所を損なうことなく、高速にＡＤ変換を行うことが可能になる。また、並列型ＡＤ変換器を構成する比較器１０３－１～１０３－３に消費電力が小さい離散時間比較器を用いることで、ＡＤ変換器の消費電力を低減することができる。また、残差成分Ｖresを発生させるＤＡ変換器１０５及び減算器１０６の機能を実現する構成として、例えば図１２に示すように容量型ＤＡ変換器を適用することで、容易に構成でき消費電力も小さく抑えることが可能となる。
　図１２は、第２の実施形態におけるアナログデジタル変換器の他の構成例を示す図である。図１２に示すアナログデジタル変換器は、図１０に示したアナログデジタル変換器におけるＤＡ変換器１０５及び減算器１０６を容量型ＤＡ変換器１２１に置き換えたものである。なお、図１２において、図１０に示した構成要素と同一の機能を有する構成要素には同一の符号を付し、重複する説明は省略する。
　容量型ＤＡ変換器１２１は、アナログ入力信号ＶＩＮ及びエンコーダ１０４から出力されたデジタル信号ＤＯＵＴ［７：６］が入力され、アナログ入力信号ＶＩＮからデジタル信号ＤＯＵＴ［７：６］に応じた電位を減算した電位（残差成分）Ｖresを出力する。すなわち、容量型ＤＡ変換器１２１は、デジタル信号ＤＯＵＴ［７：６］が“１１”のときアナログ入力信号ＶＩＮから電位Ｖｒｅｆ３を減算した電位Ｖresを出力し、デジタル信号ＤＯＵＴ［７：６］が“１０”のときアナログ入力信号ＶＩＮから電位Ｖｒｅｆ２を減算した電位Ｖresを出力する。また、容量型ＤＡ変換器１２１は、デジタル信号ＤＯＵＴ［７：６］が“０１”のときアナログ入力信号ＶＩＮから電位Ｖｒｅｆ１を減算した電位Ｖresを出力し、デジタル信号ＤＯＵＴ［７：６］が“００”のときアナログ入力信号ＶＩＮから電位ＶＢを減算した電位Ｖresを出力する。
　図１３は、本実施形態における容量型ＤＡ変換器１２１の構成例を示す図である。容量型ＤＡ変換器１２１は、３つの容量Ｃ１３１、Ｃ１３２、Ｃ１３３及び４つのスイッチＳＷ１３１、ＳＷ１３２、ＳＷ１３３、ＳＷ１３４を有する。容量Ｃ１３１、Ｃ１３２の容量値は等しく、容量値Ｃ１３３の容量値は容量Ｃ１３１、Ｃ１３２の容量値の２倍であるとする。
　容量Ｃ１３１、Ｃ１３２、Ｃ１３３の一方の電極は、出力ノードＯＵＴに接続される。容量Ｃ１３１、Ｃ１３２、Ｃ１３３の一方の電極には、スイッチＳＷ１３４を介してコモン電圧Ｖｃｏｍが供給可能となっている。また、容量Ｃ１３１、Ｃ１３２、Ｃ１３３のそれぞれの他方の電極には、スイッチＳＷ１３１、ＳＷ１３２、ＳＷ１３３を介してアナログ入力信号ＶＩＮ、高電位側の基準電圧ＶＴ、低電位側の基準電圧ＶＢが選択的に供給可能となっている。
　図１３に示す容量型ＤＡ変換器は、トラック期間（クロック信号ＣＫＡがハイレベルの期間）には、容量Ｃ１３１、Ｃ１３２、Ｃ１３３の一方の電極にスイッチＳＷ１３４を介してコモン電圧Ｖｃｏｍが供給され、容量Ｃ１３１、Ｃ１３２、Ｃ１３３の他方の電極にスイッチＳＷ１３１、ＳＷ１３２、ＳＷ１３３を介してアナログ入力信号ＶＩＮが供給される。トラック期間が終了すると、スイッチＳＷ１３１、ＳＷ１３２、ＳＷ１３３、ＳＷ１３４がオフし、トラック期間終了時のアナログ入力信号ＶＩＮが容量Ｃ１３１、Ｃ１３２、Ｃ１３３にサンプリングされ保持される。
　その後、並列型ＡＤ変換器の変換結果である、エンコーダ１０４から出力されたデジタル信号ＤＯＵＴ［７：６］に応じてスイッチＳＷ１３１、ＳＷ１３２、ＳＷ１３３の切り替えを行う。スイッチＳＷ１３１は、デジタル信号ＤＯＵＴ［７：６］にかかわらず、容量Ｃ１３１の他方の電極に低電位側の基準電圧ＶＢを供給するように制御される。
　スイッチＳＷ１３２は、デジタル信号ＤＯＵＴ［６］に応じて制御される。スイッチＳＷ１３２は、デジタル信号ＤＯＵＴ［６］が“１”のとき容量Ｃ１３２の他方の電極に高電位側の基準電圧ＶＴを供給するように制御され、デジタル信号ＤＯＵＴ［６］が“０”のとき容量Ｃ１３２の他方の電極に低電位側の基準電圧ＶＢを供給するように制御される。また、スイッチＳＷ１３３は、デジタル信号ＤＯＵＴ［７］に応じて制御される。スイッチＳＷ１３３は、デジタル信号ＤＯＵＴ［７］が“１”のとき容量Ｃ１３３の他方の電極に高電位側の基準電圧ＶＴを供給するように制御され、デジタル信号ＤＯＵＴ［７］が“０”のとき容量Ｃ１３３の他方の電極に低電位側の基準電圧ＶＢを供給するように制御される。
　このようにデジタル信号ＤＯＵＴ［７：６］に応じてスイッチＳＷ１３１、ＳＷ１３２、ＳＷ１３３の切り替えを行うことで、容量Ｃ１３１、Ｃ１３２、Ｃ１３３に蓄えられている電荷が再配分され、出力ノードＯＵＴにはアナログ入力信号ＶＩＮからデジタル信号ＤＯＵＴ［７：６］に応じた電位を減算した電位が出力される。
　前述したように容量型ＤＡ変換器を用いることで、図１０に示したＤＡ変換器１０５及び減算器１０６の機能を統合することができる。容量型ＤＡ変換器は、図１３に示したように容量とスイッチのみで構成でき、回路の面積や消費電力を低減することが可能となる。また、容量型ＤＡ変換器の出力ノードには残差成分Ｖresが蓄えられた容量が接続されているので、容量型ＤＡ変換器の出力ノードにランプ回路１０８を直接接続するだけでランプ動作が可能となり、回路構成を簡略化できるという利点もある。
　なお、前述した説明では、並列型ＡＤ変換器において上位側の２ビットのＡＤ変換を行い、シングルスロープ型ＡＤ変換器において下位側の６ビットのＡＤ変換を行う例を示したが、本発明はこれに限定されるものではない。出力するデジタル信号のビット数等に応じて、並列型ＡＤ変換器及びシングルスロープ型ＡＤ変換器のビット数は適宜設定可能であり、回路面積や変換速度等を考慮して適切に設定すれば良い。例えば、２p個の比較器を有する並列型ＡＤ変換器とｑビットの変換精度を持つシングルスロープ型ＡＤ変換器とを組み合わせることで、（ｐ＋ｑ）ビットのデジタル信号へのＡＤ変換を行うことが可能である。
　なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
　以上のように、本発明によれば、デジタル信号の上位側の変換を並列型アナログデジタル変換器で行い、下位側の変換をシングルスロープ型アナログデジタル変換器で行うことで、シングルスロープ型アナログデジタル変換器のビット数を減らすことができ、小面積及び低消費電力で、かつ高速にアナログデジタル変換を行うことが可能なアナログデジタル変換器を提供することができる。

Claims (11)

  1. 　入力されるアナログ入力信号をデジタル信号に変換するアナログデジタル変換器であって、
    　前記アナログ入力信号をサンプリングするトラックアンドホールド回路と、
    　サンプリングされた前記アナログ入力信号に応じた入力電位及び互いに異なる参照電位が入力され、前記入力電位と前記参照電位とを比較する複数の比較器を有し、前記複数の比較器の出力に基づいて前記デジタル信号の上位側の所定のビット数の値を決定する並列型アナログデジタル変換器と、
    　サンプリングされた前記アナログ入力信号に応じた前記入力電位を一定の速度で低下させていき、前記並列型アナログデジタル変換器で決定した値に対応する前記参照電位と等しくなるまでの時間をデジタル値に変換して前記デジタル信号の残りの下位側の値を決定するシングルスロープ型アナログデジタル変換器とを有することを特徴とするアナログデジタル変換器。
  2. 　前記シングルスロープ型アナログデジタル変換器は、前記アナログ入力信号に応じた前記入力電位を低下させ始めてから、前記並列型アナログデジタル変換器が有する前記複数の比較器の出力のうちの何れか１つの出力が遷移するまでの時間を、前記参照電位と等しくなるまでの時間とすることを特徴とする請求項１記載のアナログデジタル変換器。
  3. 　入力されるアナログ入力信号をデジタル信号に変換するアナログデジタル変換器であって、
    　前記アナログ入力信号をサンプリングするトラックアンドホールド回路と、
    　サンプリングされた前記アナログ入力信号に応じた入力電位を一定の速度で低下させるランプ回路と、
    　前記入力電位及び互いに異なる参照電位が入力され、前記入力電位と前記参照電位とを比較する複数の比較器と、
    　前記ランプ回路によって前記入力電位を低下させているときに、前記複数の比較器の出力のうちで最も早く遷移した出力を検出し、検出結果に基づいて前記デジタル信号の上位側の所定のビット数の値を決定する検出回路と、
    　前記ランプ回路によって前記入力電位を低下させ始めてから、前記検出回路が前記最も早く遷移した出力を検出するまでの時間をデジタル値に変換して前記デジタル信号の残りの下位側の値を決定する時間－デジタル変換器とを有することを特徴とするアナログデジタル変換器。
  4. 　複数の前記参照電位のうちの第１の参照電位が入力される前記比較器に、前記第１の参照電位とは異なる、前記複数の参照電位のうちの第２の参照電位を、前記入力電位に変えて入力するためのスイッチと、
    　前記比較器に入力される前記第２の参照電位を前記ランプ回路によって一定の速度で低下させていったときの前記時間－デジタル変換器の出力に基づいて、前記ランプ回路により電位を低下させる速度を調整する補正制御回路とを有することを特徴とする請求項３記載のアナログデジタル変換器。
  5. 　前記検出回路は、
    　前記複数の比較器のうちの対応する前記比較器の出力が入力され、入力される前記比較器の出力が遷移したときに出力が遷移する複数の第１のフリップフロップと、
    　前記第１のフリップフロップの出力を用いて前記デジタル信号の上位側の値に係る論理演算を行う演算回路と、
    　前記複数の第１のフリップフロップの出力のうちの何れか１つの出力が遷移したときに前記演算回路の出力を取り込んで保持する複数の第２のフリップフロップとを有することを特徴とする請求項３記載のアナログデジタル変換器。
  6. 　複数の前記参照電位のうちの第１の参照電位が入力される前記比較器に、前記第１の参照電位とは異なる、前記複数の参照電位のうちの第２の参照電位を、前記入力電位に変えて入力するためのスイッチと、
    　前記比較器に入力される前記第２の参照電位を前記ランプ回路によって一定の速度で低下させていったときの前記時間－デジタル変換器の出力に基づいて、前記ランプ回路により電位を低下させる速度を調整する補正制御回路とを有することを特徴とする請求項５記載のアナログデジタル変換器。
  7. 　前記参照電位は、一定の電位差で高くなるように設定されていることを特徴とする請求項１～６の何れか１項に記載のアナログデジタル変換器。
  8. 　入力されるアナログ入力信号をデジタル信号に変換するアナログデジタル変換器であって、
    　前記アナログ入力信号をサンプリングするトラックアンドホールド回路と、
    　サンプリングされた前記アナログ入力信号に応じた入力電位及び互いに異なる第１の参照電位が入力され、前記入力電位と前記第１の参照電位とを比較する複数の第１の比較器と、
    　前記複数の第１の比較器の出力に基づいて前記デジタル信号の上位側の所定のビット数の値を決定するエンコーダと、
    　決定された前記デジタル信号の上位側の値に対応する電位を前記入力電位から減じた残差成分を発生させる残差発生回路と、
    　前記残差成分及び第２の参照電位が入力され、前記残差成分と前記第２の参照電位とを比較する第２の比較器と、
    　前記第２の比較器に入力される前記残差成分を一定の速度で低下させるランプ回路と、
    　前記ランプ回路によって前記残差成分を低下させ始めてから、前記第２の比較器の出力が遷移するまでの時間をデジタル値に変換して前記デジタル信号の残りの下位側の値を決定する時間－デジタル変換器とを有することを特徴とするアナログデジタル変換器。
  9. 　前記第１の比較器は、クロック信号に同期して入力を取り込み比較する離散時間比較器であり、
    　前記第２の比較器は、入力の比較を常時行う連続時間比較器であることを特徴とする請求項８記載のアナログデジタル変換器。
  10. 　前記残差発生回路は、
    　前記エンコーダの出力をデジタルアナログ変換し、決定された前記デジタル信号の上位側の値に対応する電位を出力するデジタルアナログ変換器と、
    　前記入力電位から前記デジタルアナログ変換器が出力する電位を減算する減算器とを有することを特徴とする請求項９記載のアナログデジタル変換器。
  11. 　前記残差発生回路は、
    　前記アナログ入力信号及び前記エンコーダの出力が入力され、前記アナログ入力信号に応じた入力電位から前記デジタル信号の上位側の値に対応する電位を減じた残差成分を出力する容量型デジタルアナログ変換器であることを特徴とする請求項９記載のアナログデジタル変換器。
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