JP2011239214A - A/d変換器 - Google Patents
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Abstract
【課題】高速な参照クロック発振器やアナログ波形発生器を必要とせずに、回路規模や消費電力、高周波ノイズの増大を抑えることのできる単一スロープ型A/D変換器を提供する。
【解決手段】回路構成の簡易な定電流源23を内蔵したS/H回路12を用いることによりアナログ信号Vinの電圧レベルと参照ランプ波Rinの電圧レベルとを比較する。また、遅延素子31−1〜31−15を内蔵した遅延回路・デコーダ16とを用いることにより、時間が経過するのにつれて異なるステップ信号D0〜D15の合成値D[15:0]を基にして、ディジタル出力信号Doutを求める。このため、高速な参照クロック発生器やアナログ波形発生器を用いることなく、単一スロープ型A/D変換処理を行うことができる。
【選択図】図1
【解決手段】回路構成の簡易な定電流源23を内蔵したS/H回路12を用いることによりアナログ信号Vinの電圧レベルと参照ランプ波Rinの電圧レベルとを比較する。また、遅延素子31−1〜31−15を内蔵した遅延回路・デコーダ16とを用いることにより、時間が経過するのにつれて異なるステップ信号D0〜D15の合成値D[15:0]を基にして、ディジタル出力信号Doutを求める。このため、高速な参照クロック発生器やアナログ波形発生器を用いることなく、単一スロープ型A/D変換処理を行うことができる。
【選択図】図1
Description
本発明は、A/D変換器に関し、特に高速な参照クロック発振器やアナログ波形発生器を必要とせずに、アナログ信号からディジタル信号への変換処理を行うA/D変換器に関する。
アナログ入力信号Ainを参照ランプ波等と比較し、その比較結果に基づきアナログ入力信号Ainをnビット(nは1以上の自然数)のディジタル出力信号Doutに変換する単一スロープ型A/D変換器として、例えば特許文献1の単一スロープ型A/D変換器が提案されている。
まず、図6を参照して、従来の単一スロープ型A/D変換器100の構成を説明する。
図6に示す単一スロープ型A/D変換器100は、制御部101、S/H(サンプル/ホールド)回路102、アナログ波形発生器103、比較器104、高速参照クロック発生器105、カウンタ・デコーダ106を備えて構成される。
まず、図6を参照して、従来の単一スロープ型A/D変換器100の構成を説明する。
図6に示す単一スロープ型A/D変換器100は、制御部101、S/H(サンプル/ホールド)回路102、アナログ波形発生器103、比較器104、高速参照クロック発生器105、カウンタ・デコーダ106を備えて構成される。
制御部101は、例えばS/H回路102のサンプリング動作を制御したり、A/D変換を開始したことを各部に通知したりするための動作制御信号を出力する。
S/H回路102は、スイッチング回路により構成され、制御部101から出力された動作制御信号によって動作が制御される。そして、S/H回路102は、アナログ入力信号Ainサンプリングし、一定時間だけその電圧を保持することができ、また保持した電圧をアナログ信号Vinとして出力する。
アナログ波形発生器103は、アナログ波形の一つである参照ランプ波Rinを発生させて出力する。
S/H回路102は、スイッチング回路により構成され、制御部101から出力された動作制御信号によって動作が制御される。そして、S/H回路102は、アナログ入力信号Ainサンプリングし、一定時間だけその電圧を保持することができ、また保持した電圧をアナログ信号Vinとして出力する。
アナログ波形発生器103は、アナログ波形の一つである参照ランプ波Rinを発生させて出力する。
比較器104は、アナログ信号Vinの電圧レベルと、参照ランプ波Rinの電圧レベルとを比較し、参照ランプ波Rinの電圧レベルがアナログ信号Vinの電圧レベルよりも大きい場合には、比較結果信号Coutの電圧レベルをHレベルで出力する。また、それ以外の時は、比較結果信号Coutの電圧レベルをLレベルで出力する。
FCLK(高速参照クロック)発生器105は、データ変換レートよりも十分速い周期をもつ高速参照クロック信号Rclkを発生させて出力する。
カウンタ・デコーダ106は、A/D変換処理を開始してから、比較結果信号CoutがHレベルになるまでのA/D変換処理時間TADにおける高速参照クロック信号Rclkの立ち上がりエッジ数をカウンタ値Cとしてカウントする。さらに、カウンタ・デコーダ106は、カウンタ値Cをデコードし、デコード結果をディジタル出力信号Doutとして出力する。
FCLK(高速参照クロック)発生器105は、データ変換レートよりも十分速い周期をもつ高速参照クロック信号Rclkを発生させて出力する。
カウンタ・デコーダ106は、A/D変換処理を開始してから、比較結果信号CoutがHレベルになるまでのA/D変換処理時間TADにおける高速参照クロック信号Rclkの立ち上がりエッジ数をカウンタ値Cとしてカウントする。さらに、カウンタ・デコーダ106は、カウンタ値Cをデコードし、デコード結果をディジタル出力信号Doutとして出力する。
次に、図7および図8を参照して、単一スロープ型A/D変換器100の動作を説明する。
カウンタ・デコーダ106は、図7に示すように、「1」〜「16」のカウンタ値Cに対応して、「0000」〜「1111」の4桁のディジタル出力信号Doutを出力する。カウンタ・デコーダ106でカウンタされたカウンタ値Cが「1」である場合、カウンタ・デコーダ106から「0000」のディジタル出力信号Doutが出力される。カウンタ値Cが1つ大きくなる毎に、ディジタル出力信号Doutも1つ大きくなる。
カウンタ・デコーダ106は、図7に示すように、「1」〜「16」のカウンタ値Cに対応して、「0000」〜「1111」の4桁のディジタル出力信号Doutを出力する。カウンタ・デコーダ106でカウンタされたカウンタ値Cが「1」である場合、カウンタ・デコーダ106から「0000」のディジタル出力信号Doutが出力される。カウンタ値Cが1つ大きくなる毎に、ディジタル出力信号Doutも1つ大きくなる。
図8(a)はアナログ信号Vinの電圧レベルと参照ランプ波Rinの電圧レベルとを示し、図8(b)は比較結果信号Coutの電圧レベルを示し、図8(c)は高速参照クロック信号Rclkの電圧レベルを示し、図8(d)はカウンタ値Cを示す。
制御部101が、アナログ波形発生器103にA/D変換処理を開始したことを通知すると、アナログ波形発生器103は、参照ランプ波Rinの電圧レベルを徐々に大きくしながら出力する。また、カウンタ・デコーダ106は、FCLK発生器105から出力される高速参照クロック信号Rclkの立ち上がりエッジ数をカウント値Cとして、0からカウントし始める。変換開始時、参照ランプ波Rinの電圧レベルは、アナログ信号Vinの電圧レベルより大きくない。このため、比較器104は、比較結果信号CoutをLレベルで出力する。
制御部101が、アナログ波形発生器103にA/D変換処理を開始したことを通知すると、アナログ波形発生器103は、参照ランプ波Rinの電圧レベルを徐々に大きくしながら出力する。また、カウンタ・デコーダ106は、FCLK発生器105から出力される高速参照クロック信号Rclkの立ち上がりエッジ数をカウント値Cとして、0からカウントし始める。変換開始時、参照ランプ波Rinの電圧レベルは、アナログ信号Vinの電圧レベルより大きくない。このため、比較器104は、比較結果信号CoutをLレベルで出力する。
そして、参照ランプ波Rinの電圧レベルがアナログ信号Vinの電圧レベルよりも大きくなった時点で、比較器104は、比較結果信号CoutをLレベルからHレベルに切り替えて出力する。参照ランプ波Rinの電圧レベルが、アナログ信号Vinの電圧レベルよりも大きくなった時のカウンタ・デコーダ106のカウンタ値Cは「11」である。このため、カウンタ・デコーダ106は、図7に示したように、カウンタ・デコーダ106でカウンタされた「11」のカウンタ値Cに対応する、「1010」のディジタル出力信号Doutを出力する。
上述した特許文献1の従来の単一スロープ型A/D変換器においては、データ変換レートに対して十分に速い周期をもつ高速参照クロック信号を発生させるための高速参照クロック発生器と、参照ランプ波等のアナログ波形を発生させるためのアナログ波形発生器を必要とする。しかしながら、データ変換レートを高くすることによって、より高速な発振器が必要になる。高速な参照クロック発生器を用いると、単一スロープ型A/D変換器の回路規模が大きくなったり、回路設計が煩雑になったりするという問題があった。また、高速な参照クロック発振器から出る高周波によって、単一スロープ型A/D変換器と同一の基板上に配置される他の回路に高周波ノイズを発生させるという問題があった。
さらに、参照クロック発振器に加えて、アナログ波形発生器が必要であるため、回路規模が大きくなるばかりではなく、消費電力の増大を招くという問題があった。
そこで、本発明は、上記の課題に鑑み、高速な参照クロック発振器やアナログ波形発生器を必要とせずに、回路規模や消費電力、高周波ノイズの増大を抑えることのできる単一スロープ型A/D変換器を提供することを目的とする。
さらに、参照クロック発振器に加えて、アナログ波形発生器が必要であるため、回路規模が大きくなるばかりではなく、消費電力の増大を招くという問題があった。
そこで、本発明は、上記の課題に鑑み、高速な参照クロック発振器やアナログ波形発生器を必要とせずに、回路規模や消費電力、高周波ノイズの増大を抑えることのできる単一スロープ型A/D変換器を提供することを目的とする。
本発明に係るA/D変換器は、上記の目的を達成するために、次のように構成される。
本発明に係る第1のA/D変換器は、アナログ入力信号をサンプリングするサンプルホールド手段と、前記サンプルホールド手段によって保持された電荷を放電する放電手段と、前記サンプルホールド手段からの信号の電圧レベルと、基準電圧レベルとを比較する比較手段と、前記サンプルホールド手段によって保持された電荷の放電開始時から所定の遅延時間が経過する毎に、基準となるステップ信号を遅延させて出力する遅延手段と、前記比較手段によって前記アナログ入力信号の電圧レベルと前記基準電圧レベルとが入れ替わった時点における、前記遅延手段から出力されたステップ信号に対応するディジタル出力信号を出力する復号手段と、前記アナログ入力信号のサンプリング動作および前記アナログ入力信号から前記ディジタル出力信号への変換動作を制御する制御手段と、を備えることを特徴とする。
本発明に係る第1のA/D変換器は、アナログ入力信号をサンプリングするサンプルホールド手段と、前記サンプルホールド手段によって保持された電荷を放電する放電手段と、前記サンプルホールド手段からの信号の電圧レベルと、基準電圧レベルとを比較する比較手段と、前記サンプルホールド手段によって保持された電荷の放電開始時から所定の遅延時間が経過する毎に、基準となるステップ信号を遅延させて出力する遅延手段と、前記比較手段によって前記アナログ入力信号の電圧レベルと前記基準電圧レベルとが入れ替わった時点における、前記遅延手段から出力されたステップ信号に対応するディジタル出力信号を出力する復号手段と、前記アナログ入力信号のサンプリング動作および前記アナログ入力信号から前記ディジタル出力信号への変換動作を制御する制御手段と、を備えることを特徴とする。
上記のA/D変換器によれば、サンプルホールド手段がアナログ入力信号をサンプリングし、放電手段がサンプルホールド手段によって保持された電荷を放電し始めると、電荷の減少に伴って、サンプルホールド手段からのアナログ入力信号の電圧レベルが減少し始める。また、遅延手段が、比較手段によって比較されるアナログ入力信号の電圧レベルが、基準電圧レベルより小さくなるまでの間、所定の遅延時間が経過する毎にステップ信号を遅延させて出力する。これにより、高速な参照クロック発生器を用いることなくA/D変換処理を行うことが可能となる。
本発明に係る第2のA/D変換器は、前記遅延手段は、所定の前記遅延時間が経過した時、前記基準となるステップ信号の電圧レベルを変化させて出力する遅延素子を複数個縦列に接続した遅延回路であって、当該複数個の遅延素子からの各ステップ信号を出力することを特徴とする。
上記のA/D変換器によれば、遅延手段が、複数の遅延素子を有しており、複数のステップ信号の電圧レベルを1つずつ例えば低レベルから高レベルにして出力する。これにより、複数のステップ信号の電圧レベルを2進数のディジタル列に置き換え、このディジタル列からアナログ入力信号の電圧レベルに対応するディジタル値を得ることが可能となる。
上記のA/D変換器によれば、遅延手段が、複数の遅延素子を有しており、複数のステップ信号の電圧レベルを1つずつ例えば低レベルから高レベルにして出力する。これにより、複数のステップ信号の電圧レベルを2進数のディジタル列に置き換え、このディジタル列からアナログ入力信号の電圧レベルに対応するディジタル値を得ることが可能となる。
本発明に係る第3のA/D変換器は、前記遅延手段は、前記基準となるステップ信号を任意の前記遅延時間で遅延させて出力することを特徴とする。
上記のA/D変換器によれば、遅延手段が、任意の長さの遅延時間でステップ信号を遅延させて出力する。これにより、遅延時間の長さをより短くし、かつ遅延素子数を増やせば、A/D変換処理の分解能を上げることが可能となる。
上記のA/D変換器によれば、遅延手段が、任意の長さの遅延時間でステップ信号を遅延させて出力する。これにより、遅延時間の長さをより短くし、かつ遅延素子数を増やせば、A/D変換処理の分解能を上げることが可能となる。
本発明に係る第4のA/D変換器は、前記サンプルホールド手段は、充放電可能なサンプリング用キャパシタと、前記サンプリング用キャパシタの入力端子を、前記アナログ入力信号の入力端子と出力端子との間に電気的に接続するためのサンプリング用スイッチング素子と、を有するサンプルホールド回路であることを特徴とする。
上記のA/D変換器によれば、サンプルホールド手段が、従来のA/D変換器と同様のサンプリング動作によって、アナログ入力信号をサンプリングすることが可能となる。
上記のA/D変換器によれば、サンプルホールド手段が、従来のA/D変換器と同様のサンプリング動作によって、アナログ入力信号をサンプリングすることが可能となる。
本発明に係る第5のA/D変換器は、前記放電手段は、定電流を出力する定電流出力回路と、前記サンプルホールド手段によって保持された電荷を放電する時、前記定電流出力回路の出力端子を前記サンプルホールド手段の出力端子に電気的に接続するための放電用スイッチング素子と、を有する放電回路であることを特徴とする。
上記のA/D変換器によれば、放電手段が、回路構成の簡易な定電流出力回路を有しており、サンプルホールド手段によって保持された電荷を放電する。これにより、従来のA/D変換器のアナログ波形発生器から出力される参照ランプ波と同様のアナログ波を得ることが可能となる。
上記のA/D変換器によれば、放電手段が、回路構成の簡易な定電流出力回路を有しており、サンプルホールド手段によって保持された電荷を放電する。これにより、従来のA/D変換器のアナログ波形発生器から出力される参照ランプ波と同様のアナログ波を得ることが可能となる。
本発明に係る第6のA/D変換器は、前記定電流出力回路は、前記定電流を任意の大きさで出力することを特徴とする。
上記のA/D変換器によれば、定電流出力回路が、任意の大きさの定電流を出力する。これにより、定電流の大きさをより大きくしてサンプルされたアナログ信号を放電させるのを速くし、かつ遅延素子の遅延時間の長さをより短くすれば、A/D変換結果を得るまでに必要なA/D変換処理時間を短縮することが可能となる。
上記のA/D変換器によれば、定電流出力回路が、任意の大きさの定電流を出力する。これにより、定電流の大きさをより大きくしてサンプルされたアナログ信号を放電させるのを速くし、かつ遅延素子の遅延時間の長さをより短くすれば、A/D変換結果を得るまでに必要なA/D変換処理時間を短縮することが可能となる。
本発明におけるA/D変換器によれば、高速な参照クロック発生器を用いることなくA/D変換処理を行うことができるため、回路規模や設計の手間、消費電力を大きく削減することができる。同時に、高周波ノイズの発生を抑えることができる。また、単一スロープ型A/D変換器を半導体に集積化する際にも、配置デザインの設計を容易に行うことができ、半導体全体のエリアや消費電力、高周波ノイズを大きく削減することができる。
また、複数のステップ信号の電圧レベルを2進数のディジタル列に置き換え、このディジタル列からアナログ入力信号の電圧レベルに対応するディジタル値を得ることができるため、簡易な回路構成・デザインを実現することができる。
また、ステップ信号を遅延させて出力するときの遅延時間をより短くし、かつ遅延素子数を増やせば、A/D変換処理の分解能を上げることができる。
また、ステップ信号を遅延させて出力するときの遅延時間をより短くし、かつ遅延素子数を増やせば、A/D変換処理の分解能を上げることができる。
また、従来のA/D変換器のアナログ波形発生器を用いることなく、アナログ波形発生器から出力される参照ランプ波と同様のアナログ波を得ることができるため、さらに回路規模や設計の手間、消費電力を大きく削減することができる。同時に、半導体全体のエリアや消費電力を大きく削減することができる。
また、定電流の大きさをより大きくしてサンプルされたアナログ信号を放電させるのを速くし、かつ遅延素子の遅延時間の長さをより短くすれば、A/D変換結果を得るまでに必要なA/D変換処理時間を短縮することができる。
また、定電流の大きさをより大きくしてサンプルされたアナログ信号を放電させるのを速くし、かつ遅延素子の遅延時間の長さをより短くすれば、A/D変換結果を得るまでに必要なA/D変換処理時間を短縮することができる。
以下に、本発明の好適な実施形態を添付図面に基づいて説明する。なお、以下の説明において参照する各図では、他の図と同等の構成要素は同一の符号によって示す。
(単一スロープ型A/D変換器10の回路構成)
まず、図1を参照して、本発明に係るA/D変換器を適用して構成される装置の一例として、単一スロープ型A/D変換器10の回路構成を説明する。
(単一スロープ型A/D変換器10の回路構成)
まず、図1を参照して、本発明に係るA/D変換器を適用して構成される装置の一例として、単一スロープ型A/D変換器10の回路構成を説明する。
図1に示す単一スロープ型A/D変換器10は、従来技術で説明した単一スロープ型A/D変換器100が有する制御部101および比較器104に加えて、S/H回路12、定電圧源13および遅延回路・デコーダ16を備えて構成される。
S/H回路12は、制御部101から出力された動作制御信号φ1,φ2によってサンプリング動作を行い、アナログ入力信号Ainをサンプリングし、アナログ信号Vinとして出力する。但し、S/H回路12は、S/H回路102とその内部の回路構成が異なり、サンプルされた電荷を一定の割合で放電する放電回路の機能を兼ねている。
S/H回路12は、制御部101から出力された動作制御信号φ1,φ2によってサンプリング動作を行い、アナログ入力信号Ainをサンプリングし、アナログ信号Vinとして出力する。但し、S/H回路12は、S/H回路102とその内部の回路構成が異なり、サンプルされた電荷を一定の割合で放電する放電回路の機能を兼ねている。
定電圧源13は、負荷の大きさによらず、一定の電流量である定電流を出力する。
遅延回路・デコーダ16は、A/D変換処理を開始してから、比較結果信号CoutをHレベルになるまでのA/D変換処理時間TADに応じて、内部の複数のステップ信号D0〜D15の信号を遅延させる。さらに、カウンタ・デコーダ16は、複数のステップ信号D0〜D15を合成した合成値D[15:0]をデコードし、A/D変換処理時間TADに応じたディジタル出力信号Doutを出力する。
この単一スロープ型A/D変換器10に入力されたアナログ入力信号Ainは、まずS/H回路12に入力される。
遅延回路・デコーダ16は、A/D変換処理を開始してから、比較結果信号CoutをHレベルになるまでのA/D変換処理時間TADに応じて、内部の複数のステップ信号D0〜D15の信号を遅延させる。さらに、カウンタ・デコーダ16は、複数のステップ信号D0〜D15を合成した合成値D[15:0]をデコードし、A/D変換処理時間TADに応じたディジタル出力信号Doutを出力する。
この単一スロープ型A/D変換器10に入力されたアナログ入力信号Ainは、まずS/H回路12に入力される。
(S/H回路12の回路構成)
続いて、図2を参照して、S/H回路12の回路構成を説明する。
図2に示すS/H回路12は、サンプリング用アナログスイッチング素子21、放電用アナログスイッチング素子22、定電流源23およびサンプリング用キャパシタ24を備えて構成される。
サンプリング用アナログスイッチング素子21は、制御部101から出力される動作制御信号φ1によって、回路を電気的に接続状態または切断状態のいずれか一方に切り替える。サンプリング用アナログスイッチング素子21は、アナログ信号Vinの入力端子と、アナログ信号Vinの出力端子との間に接続される。
続いて、図2を参照して、S/H回路12の回路構成を説明する。
図2に示すS/H回路12は、サンプリング用アナログスイッチング素子21、放電用アナログスイッチング素子22、定電流源23およびサンプリング用キャパシタ24を備えて構成される。
サンプリング用アナログスイッチング素子21は、制御部101から出力される動作制御信号φ1によって、回路を電気的に接続状態または切断状態のいずれか一方に切り替える。サンプリング用アナログスイッチング素子21は、アナログ信号Vinの入力端子と、アナログ信号Vinの出力端子との間に接続される。
放電用アナログスイッチング素子22は、制御部101から出力される動作制御信号φ1によって、回路を電気的に接続状態または切断状態のいずれか一方に切り替える。放電用アナログスイッチング素子22は、サンプリング用アナログスイッチング素子21の出力側と定電流源23との間に接続される。
定電流源23は、サンプリング用アナログスイッチング素子21が電気的に接続状態である時に、一定の電流を出力する。定電流源23の一端は、任意の大きさである基準電圧VCに接続される。
サンプリング用キャパシタ24は、アナログ信号Vinの電圧レベルに対応する電荷を充放電する。サンプリング用キャパシタ24の一端も、定電流源23と同様に、基準電圧VCに接続される。
定電流源23は、サンプリング用アナログスイッチング素子21が電気的に接続状態である時に、一定の電流を出力する。定電流源23の一端は、任意の大きさである基準電圧VCに接続される。
サンプリング用キャパシタ24は、アナログ信号Vinの電圧レベルに対応する電荷を充放電する。サンプリング用キャパシタ24の一端も、定電流源23と同様に、基準電圧VCに接続される。
S/H回路12がサンプリング動作をしている間、サンプリング用アナログスイッチング素子21と放電用アナログスイッチング素子22とが、接続状態になるのと、切断状態になるのとを交互に繰り返す。S/H回路12がアナログ信号Vinをサンプルする動作の時、サンプリング用アナログスイッチング素子21が接続状態となり、放電用アナログスイッチング素子22が切断状態となる。このとき、アナログ信号Vinの電圧レベルは、アナログ入力信号Ainの電圧レベルに依存した大きさになる。このため、サンプリング用キャパシタ24に、アナログ入力信号Ainの電圧レベルに対応する電荷がサンプルされる。
また、アナログ信号Vinをホールドする動作の時、サンプリング用アナログスイッチング素子21が切断状態となり、放電用アナログスイッチング素子22が接続状態となる。このとき、サンプリング用キャパシタ24にサンプルされた電荷が一定の割合で放電されていく。このため、アナログ信号Vinの電圧レベルは、サンプリング用キャパシタ24にサンプルされたアナログ入力信号Ainの電圧レベルに対して、一定の割合で徐々に減少していく。
このS/H回路12でサンプリングされたアナログ信号Vinは、遅延回路・デコーダ16に入力される。
このS/H回路12でサンプリングされたアナログ信号Vinは、遅延回路・デコーダ16に入力される。
(遅延回路・デコーダ16の回路構成)
続いて、図3および図4を参照して、遅延回路・デコーダ16の回路構成を説明する。
図3に示す遅延回路・デコーダ16は、遅延回路部31およびデコーダ部32を備えて構成される。
遅延回路部31は、遅延素子31−1〜31−15から構成される。なお、図3では、遅延素子31−1〜31−15のうちの遅延素子31−3〜31−14を図示せず省略している。遅延素子31−1〜31−15は、全て同一の回路構成であり、入力信号を遅延時間dだけ遅延させて出力する。
続いて、図3および図4を参照して、遅延回路・デコーダ16の回路構成を説明する。
図3に示す遅延回路・デコーダ16は、遅延回路部31およびデコーダ部32を備えて構成される。
遅延回路部31は、遅延素子31−1〜31−15から構成される。なお、図3では、遅延素子31−1〜31−15のうちの遅延素子31−3〜31−14を図示せず省略している。遅延素子31−1〜31−15は、全て同一の回路構成であり、入力信号を遅延時間dだけ遅延させて出力する。
遅延素子31−1〜31−15は、縦一列に接続され、入力信号を遅延時間dだけ遅延させて出力する。デコーダ部32から出力されたステップ信号D0は、まず遅延素子31−1に入力される。遅延素子31−1は、遅延時間dだけ遅延させたステップ信号D1をデコーダ部32に戻す。同時に、遅延素子31−1は、遅延時間dだけ遅延させたステップ信号D1を遅延素子31−2に入力する。遅延素子31−2は、さらに遅延時間dだけ遅延させたステップ信号D2をデコーダ部32と遅延素子31−3とに出力する。
つまり、遅延回路部31は、遅延素子31−1〜31−15に信号が通過する度に信号を遅延時間dだけ遅延させて出力していくことで、時間が経過するのにつれて異なるステップ信号D1〜D15を出力するようになっている。そして、遅延素子31−1〜31−15から出力されたステップ信号D1〜D15は、デコーダ部32に入力される。
デコーダ部32は、制御部101から出力される動作制御信号φ3によって制御され、変換開始時点にLレベルからHレベルに切り替わるステップ信号D0を、遅延素子31−1に出力する。また、遅延素子31−1〜31−15から出力されたステップ信号D1〜D15を入力し、ディジタル出力信号Doutを出力する。デコーダ部32から出力されるディジタル出力信号Doutは、単一スロープ型A/D変換器10のディジタル出力結果となる。
デコーダ部32は、制御部101から出力される動作制御信号φ3によって制御され、変換開始時点にLレベルからHレベルに切り替わるステップ信号D0を、遅延素子31−1に出力する。また、遅延素子31−1〜31−15から出力されたステップ信号D1〜D15を入力し、ディジタル出力信号Doutを出力する。デコーダ部32から出力されるディジタル出力信号Doutは、単一スロープ型A/D変換器10のディジタル出力結果となる。
デコーダ部32は、図4に示すように、遅延素子31−1〜31−15から出力されたステップ信号D0〜D15を合成した「0000000000000001」〜「1111111111111111」の合成値D[15:0]に対応して、「0000」〜「1111」の4桁のディジタル出力信号Doutを出力する。ステップ信号D0〜D15の電圧レベルのLレベルは2進数の「0」に対応し、Hレベルは「1」に対応する。
デコーダ部32で合成されたステップ信号D0〜D15の合成値D[15:0]が「0000000000000001」である場合、デコーダ部32は「0000」のディジタル出力信号Doutを出力する。下位ビット桁から順番に桁が「0」から「1」に変わっていく毎に、2進数のディジタル出力信号Doutも1つ大きくなる。
デコーダ部32で合成されたステップ信号D0〜D15の合成値D[15:0]が「0000000000000001」である場合、デコーダ部32は「0000」のディジタル出力信号Doutを出力する。下位ビット桁から順番に桁が「0」から「1」に変わっていく毎に、2進数のディジタル出力信号Doutも1つ大きくなる。
(単一スロープ型A/D変換器10の全体の動作)
続いて、図5を参照して、単一スロープ型A/D変換器10の全体の動作を説明する。
図5に示すグラフの縦軸は各信号の電圧レベルを示し、横軸は時間を示す。図5(a)はアナログ信号Vinの電圧レベルと参照ランプ波Rinの電圧レベルとを示し、図5(b)は比較結果信号Coutの電圧レベルを示し、図5(c)はステップ信号D0〜D2・D11〜D15の電圧レベルを示す。
続いて、図5を参照して、単一スロープ型A/D変換器10の全体の動作を説明する。
図5に示すグラフの縦軸は各信号の電圧レベルを示し、横軸は時間を示す。図5(a)はアナログ信号Vinの電圧レベルと参照ランプ波Rinの電圧レベルとを示し、図5(b)は比較結果信号Coutの電圧レベルを示し、図5(c)はステップ信号D0〜D2・D11〜D15の電圧レベルを示す。
S/H回路12は、制御部101からA/D変換処理を開始したことが通知されると、アナログ信号Vinを一定の割合で減少させながら出力する。比較器104は、アナログ信号Vinの電圧レベルと、参照ランプ波Rinの電圧レベルとを比較し、比較結果信号Coutを出力する。比較器104は、アナログ信号Vinの電圧レベルが、参照ランプ波Rinの電圧レベルより小さくなった時、比較結果信号Coutの電圧レベルをLレベルからHレベルに変化させて出力する。遅延回路・デコーダ16は、比較結果信号Coutの電圧レベルをLレベルで入力している間、時間の経過と共に変わるステップ信号D0〜D15の合成値D[15:0]を生成している。
変換開始時、アナログ信号Vinの電圧レベルは、参照ランプ波Rinの電圧レベルよりも小さくない。このため、比較器104は、比較結果信号Coutの電圧レベルをLレベルで出力する。また、ステップ信号D0はHレベルであり、遅延素子31−1〜31−15から出力されるステップ信号D1〜D15をLレベルである。よって、ステップ信号D0〜D15の合成値D[15:0]は、「0000000000000001」である。
そして、変換を開始して遅延時間dが経過すると、遅延素子31−1は、ステップ信号D0の電圧レベルをLレベルからHレベルにして出力する。よって、ステップ信号D0〜D15の合成値D[15:0]は、「0000000000000011」である。
さらに遅延時間dの時間が経過すると、遅延素子31−2は、ステップ信号D1の電圧レベルをLレベルからHレベルにして出力する。同様に、遅延時間dの時間が経過する度に、遅延素子31−3〜31−15は、ステップ信号D2〜D15の電圧レベルを順番にLレベルからHレベルにして出力する。よって、ステップ信号D0〜D15の合成値D[15:0]は、遅延時間dの時間が経過する度に、下位ビット桁から順番に桁が「0」から「1」に変わっていく。
さらに遅延時間dの時間が経過すると、遅延素子31−2は、ステップ信号D1の電圧レベルをLレベルからHレベルにして出力する。同様に、遅延時間dの時間が経過する度に、遅延素子31−3〜31−15は、ステップ信号D2〜D15の電圧レベルを順番にLレベルからHレベルにして出力する。よって、ステップ信号D0〜D15の合成値D[15:0]は、遅延時間dの時間が経過する度に、下位ビット桁から順番に桁が「0」から「1」に変わっていく。
そして、参照ランプ波Rinの電圧レベルが、アナログ信号Vinの電圧レベルよりも小さくなると、比較器104は、比較結果信号CoutをLレベルからHレベルに切り替えて出力する。アナログ信号Vinの電圧レベルが、参照ランプ波Rinの電圧レベルよりも小さくなった時点のデコーダ16で生成された合成値D[15:0]は「0000011111111111」である。このため、デコーダ16は、図4に示したように、遅延素子31−1〜31−15から出力された「0000011111111111」のステップ信号D0〜D15の合成値D[15:0]に対応する、「1010」のディジタル出力信号Doutを出力する。この「1010」が、単一スロープ型A/D変換器10に入力されたアナログ入力信号AinをA/D変換処理した結果である。
図6に示した単一スロープ型A/D変換器100においては、カウンタ・デコーダ106がFCLK発生器105から出力された高速参照クロック信号Rclkの立ち上がりエッジ数をカウントし、そのカウンタ値Cを基にしてディジタル出力信号Doutを求めていた。しかしながら、本実施形態に係る単一スロープ型A/D変換器10においては、回路構成の簡易な定電流源23を内蔵したS/H回路12を用いてることにより、アナログ信号Vinの電圧レベルと参照ランプ波Rinの電圧レベルとを比較する。また、遅延素子31−1〜31−15を内蔵した遅延回路・デコーダ16とを用いていることにより、時間が経過するのにつれて異なるステップ信号D0〜D15の合成値D[15:0]を基にして、ディジタル出力信号Doutを求める。このため、単一スロープ型A/D変換器10においては、高速な参照クロック発生器やアナログ波形発生器を用いることなく、単一スロープ型A/D変換処理を行うことができる。
特に、回路構成の簡易な定電流源23を内蔵したS/H回路12を用いることにより、アナログ波形発生器を用いることなく単一スロープ型A/D変換処理を行うことができ、回路規模や設計の手間、消費電力を大きく削減することができる。さらに、遅延素子31−1〜31−15を内蔵した遅延回路・デコーダ16を用いることにより、高速な参照クロック発生器を用いることなく単一スロープ型A/D変換処理を行うことができ、さらに回路規模や設計の手間、消費電力を削減することができる。同時に、高周波ノイズの発生を抑えることができる。
また、単一スロープ型A/D変換器を半導体に集積化する際にも、配置デザインの設計を容易に行うことができる。また、半導体全体のエリアや消費電力、高周波ノイズを大きく削減することができる。
また、単一スロープ型A/D変換器を半導体に集積化する際にも、配置デザインの設計を容易に行うことができる。また、半導体全体のエリアや消費電力、高周波ノイズを大きく削減することができる。
(変形例)
以上の実施形態で説明した単一スロープ型A/D変換器10の回路構成、回路を構成する素子、また図面に示したステップ信号D0〜D15、遅延時間d、基準電圧値等については、一例である。
例えば、遅延素子31−1〜31−15の遅延時間dについては、所望の値に設定して良いものである。このため、遅延時間dをより小さく設定し、かつ遅延素子数を増やすことにより、単一スロープ型A/D変換器10の分解能を上げることができる。また、定電流源23から出力される電流値についても、所望の値に設定して良いものである。このため、電流値をより大きく設定して、アナログ信号Vinを放電するのを速くし、かつ遅延素子の遅延時間の長さをより短くすれば、A/D変換結果を得るまでに必要なA/D変換処理時間TADを短縮することができる。
以上の実施形態で説明した単一スロープ型A/D変換器10の回路構成、回路を構成する素子、また図面に示したステップ信号D0〜D15、遅延時間d、基準電圧値等については、一例である。
例えば、遅延素子31−1〜31−15の遅延時間dについては、所望の値に設定して良いものである。このため、遅延時間dをより小さく設定し、かつ遅延素子数を増やすことにより、単一スロープ型A/D変換器10の分解能を上げることができる。また、定電流源23から出力される電流値についても、所望の値に設定して良いものである。このため、電流値をより大きく設定して、アナログ信号Vinを放電するのを速くし、かつ遅延素子の遅延時間の長さをより短くすれば、A/D変換結果を得るまでに必要なA/D変換処理時間TADを短縮することができる。
この他、遅延回路・デコーダ16については、複数の遅延素子を用いて構成されるものであったが、これ以外にも遅延時間dを付加することができれば別の回路構成であっても良い。例えば、遅延回路・デコーダ16を構成する遅延素子31−1〜31−15の個数は、全部で15個であるが、31個や63個等の2n−1(nは任意の自然数とする。)個の任意の個数であれば良い。また、同一の回路構成のインバータを2段直列に接続しても良い。また、単一スロープ型A/D変換器10は、シングルエンド信号をA/D変換処理するものであったが、全差動信号をA/D変換処理することもできる。
このように、説明された実施形態の単一スロープ型A/D変換器10に限定されるものではなく、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り、様々な形態に変更することができる。
このように、説明された実施形態の単一スロープ型A/D変換器10に限定されるものではなく、特許請求の範囲に示される技術的思想の範囲を逸脱しない限り、様々な形態に変更することができる。
(まとめ)
本実施形態に係る単一スロープ型A/D変換器10は、回路構成の簡易な定電流源23を内蔵したS/H回路12と、遅延素子31−1〜31−15を内蔵した遅延回路・デコーダ16とを用いることにより、高速な参照クロック発生器やアナログ波形発生器を用いることなく、単一スロープ型A/D変換処理を行うことができる。
本実施形態に係る単一スロープ型A/D変換器10は、回路構成の簡易な定電流源23を内蔵したS/H回路12と、遅延素子31−1〜31−15を内蔵した遅延回路・デコーダ16とを用いることにより、高速な参照クロック発生器やアナログ波形発生器を用いることなく、単一スロープ型A/D変換処理を行うことができる。
特に、アナログ信号からディジタル信号への変換を必要とする、ビデオカメラやオーディオ機器等の電子機器のパイプライン型A/Dコンバータとして利用することができる。
10 単一スロープ型A/D変換器
12 S/H回路
13 定電圧源
16 遅延回路・デコーダ
21 サンプリング用アナログスイッチング素子
22 放電用アナログスイッチング素子
23 定電流源
24 サンプリング用キャパシタ
31 遅延回路部
31−1〜31−15 遅延素子
32 デコーダ部
101 制御部
104 比較器
12 S/H回路
13 定電圧源
16 遅延回路・デコーダ
21 サンプリング用アナログスイッチング素子
22 放電用アナログスイッチング素子
23 定電流源
24 サンプリング用キャパシタ
31 遅延回路部
31−1〜31−15 遅延素子
32 デコーダ部
101 制御部
104 比較器
Claims (6)
- アナログ入力信号をサンプリングするサンプルホールド手段と、
前記サンプルホールド手段によって保持された電荷を放電する放電手段と、
前記サンプルホールド手段からの信号の電圧レベルと、基準電圧レベルとを比較する比較手段と、
前記サンプルホールド手段によって保持された電荷の放電開始時から所定の遅延時間が経過する毎に、基準となるステップ信号を遅延させて出力する遅延手段と、
前記比較手段によって前記アナログ入力信号の電圧レベルと前記基準電圧レベルとが入れ替わった時点における、前記遅延手段から出力されたステップ信号に対応するディジタル出力信号を出力する復号手段と、
前記アナログ入力信号のサンプリング動作および前記アナログ入力信号から前記ディジタル出力信号への変換動作を制御する制御手段と、
を備えることを特徴とするA/D変換器。 - 前記遅延手段は、
所定の前記遅延時間が経過した時、前記基準となるステップ信号の電圧レベルを変化させて出力する遅延素子を複数個縦列に接続した遅延回路であって、当該複数個の遅延素子からの各ステップ信号を出力することを特徴とする請求項1記載のA/D変換器。 - 前記遅延手段は、
前記基準となるステップ信号を任意の前記遅延時間で遅延させて出力することを特徴とする請求項1または2記載のA/D変換器。 - 前記サンプルホールド手段は、
充放電可能なサンプリング用キャパシタと、
前記サンプリング用キャパシタの入力端子を、前記アナログ入力信号の入力端子と出力端子との間に電気的に接続するためのサンプリング用スイッチング素子と、
を有するサンプルホールド回路であることを特徴とする請求項1〜3のいずれか1項に記載のA/D変換器。 - 前記放電手段は、
定電流を出力する定電流出力回路と、
前記サンプルホールド手段によって保持された電荷を放電する時、前記定電流出力回路の出力端子を前記サンプルホールド手段の出力端子に電気的に接続するための放電用スイッチング素子と、
を有する放電回路であることを特徴とする請求項1〜4のいずれか1項に記載のA/D変換器。 - 前記定電流出力回路は、前記定電流を任意の大きさで出力することを特徴とする請求項5記載のA/D変換器。
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- 2010-05-11 JP JP2010109363A patent/JP2011239214A/ja active Pending
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